JP5874072B1 - 半導体記憶装置 - Google Patents

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Abstract

半導体記憶装置（１）は、センターパッド領域（１４）を除いて、メモリチップ（１０）の回路面（１１）に対向した位置に設けられた薄膜キャパシタ（３０）を備える。薄膜キャパシタ（３０）は、第１面電極（３１）、常誘電体あるいは強誘電体の薄膜誘電体層（３３）、および第２面電極（３２）を含む。第１面電極は、メモリチップへの一方の極性の電源電圧が供給される第１電源入力部（３１Ｇｉｎ）と、一方の極性の電源電圧をセンターパッド（１３）に出力するためにセンターパッド領域の近傍に設けられた第１電源出力部（３１Ｇｏｕｔ）とを含む。第２面電極は、薄膜誘電体層上に形成され、メモリチップへの他方の極性の電源電圧が供給される第２電源入力部（３２Ｖｉｎ）と、他方の極性の電源電圧をセンターパッドに印加するためにセンターパッド領域の近傍に設けられた第２電源出力部（３２Ｖｏｕｔ）とを含む。

Description

本発明は、半導記憶装置に関し、詳しくは、薄膜バイパスキャパシタを備えた半導体記憶装置に関する。
従来、膜バイパスキャパシタを備えた半導体記憶装置として、例えば、特許文献１に開示された技術が知られている。特許文献１では、メモリチップがセンターパッドを有し、センターパッドと、基板の実装面の反対側の面に形成された基板配線とを、実装基板上に形成された開口部を通してワイヤボンディング方式で接続されている。このメモリチップの接続構成において、メモリチップの隣接領域に薄膜デカップリングキャパシタ（薄膜バイパスキャパシタ）が形成されている。このように、特許文献１では、メモリチップの隣接領域に薄膜バイパスキャパシタを形成することによって、電極構造上の寄生インダクタンスを最小化しようとする技術が開示されている。
特開２００９−５５０４０号公報
しかしながら、近年、半導体記憶装置のクロック周波数が４００ＭＨｚ以上と高く、また、データビット幅の増加に伴い、半導体記憶装置において、電源電圧の安定性と、多ビットＩ／Ｏのインターフェイス時におけるノイズ低減に対する要求が、厳しいものとなっている。
また、センターパッドを有するメモリチップにおいて、センターパッドと外部回路とを接続する構成として、搭載基板の開口部を介してワイヤボンディングで接続する。そして、非昌系金属酸化膜の薄膜層を、パッケージを構成する有機基板の一面に形成した、開口部周辺のバイパス・キャパシタ（即ち電極間の寄生容量程度）では、有機基板に形成可能な容量密度が極めて低く、メモリが高速で書き込み、読み出しを多ビットで行った時、必要とする電荷を至近距離で充分に供給できないと言う不都合を有していた。
そこで、本明細書では、センターパッドを有するメモリチップを備えた半導体記憶装置において、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、メモリチップの搭載基板に外部接続用の開口部を必要としない半導体記憶装置を提供する。
本明細書によって開示される半導体記憶装置は、複数のセンターパッドが形成されたセンターパッド領域を含む回路面と、前記回路面と反対側の面である裏面とを有するメモリチップを備えた半導体記憶装置であって、前記センターパッド領域を除いて、前記回路面に対向した位置に設けられた薄膜キャパシタと、前記薄膜キャパシタに対して、前記メモリチップと反対側に形成された第１絶縁層であって、その上に伝送路が形成された第１絶縁層と、を備え、前記薄膜キャパシタは、前記メモリチップへの一方の極性の電源電圧が供給される第１電源入力部と、供給された前記一方の極性の電源電圧を前記センターパッドに出力するために前記センターパッド領域の近傍に設けられた第１電源出力部とを含む第１面電極と、前記第１電源入力部および第１電源出力部を除く前記第１面電極上に形成された、常誘電体あるいは強誘電体の薄膜誘電体層と、前記薄膜誘電体層上に形成された第２面電極であって、前記メモリチップへの他方の極性の電源電圧が供給される第２電源入力部と、供給された前記他方の極性の電源電圧を前記センターパッドに印加するために前記センターパッド領域の近傍に設けられた第２電源出力部とを含む第２面電極と、を含み、前記伝送路は、前記メモリチップへの信号が供給される信号入力部と、供給された前記信号を前記センターパッドに供給するために前記センターパッド領域の近傍に設けられた信号出力部とを含む。
本構成によれば、薄膜キャパシタは、センターパッド領域を除いて、メモリチップの回路面に対向した位置に設けられる。また、薄膜キャパシタの第１面電極および第２面電極には、電源電圧をセンターパッドに印加するための電源出力部が設けられ、また伝送路には、アドレス信号等の信号をセンターパッドに印加するための信号出力部が設けられている。
そのため、センターパッドを有するメモリチップを備えた半導体記憶装置において、センターパッドに至近距離で、常誘電体或いは高誘電体を用いた容量密度の高い絶縁層を形成し電源系に数ＧＨｚ以上の高周波領域で充分な電荷を与え得る環境を提供し、高周波に於ける電源インピーダンスを下げ、電源ノイズの低減効果を向上させるとともに、メモリチップが搭載される基板に外部接続用の開口部を必要としない半導体記憶装置を提供できる。
上記半導体記憶装置において、前記メモリチップがフェイスアップで搭載される基板と、前記メモリチップの前記回路面上に形成された第２絶縁層と、を備え、前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、前記第１絶縁層は、前記第２電源入力部および第２電源出力部を除く前記第２面電極上に形成され、前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続され、前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続されるようにしてもよい。
本構成によれば、周知のワイヤボンディングによって、薄膜キャパシタおよび伝送路と基板とを、また、薄膜キャパシタおよび伝送路とメモリチップのセンターパッドとを接続することができる。その際、メモリチップが搭載される基板に外部接続用の開口部は、必要とされない。
また、上記半導体記憶装置において、前記メモリチップの前記回路面上に形成された第２絶縁層を備え、前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、前記第１絶縁層は、前記第２電源入力部および第２電源出力部を除く前記第２面電極上に形成され、前記第１電源入力部および前記第２電源入力部には、第１接続バンプが形成され、前記信号入力部には、前記第１接続バンプより高さが前記第１絶縁層の厚さ分だけ低い第２接続バンプが形成され、前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続されるようにしてもよい。
本構成によれば、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、メモリチップが搭載される基板に外部接続用の開口部を必要としない半導体記憶装置を、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を有するＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）として構成できる。
また、上記半導体記憶装置において、前記メモリチップがフェイスアップで載置される金属板と、前記金属板が配置される基板と、前記メモリチップの前記回路面上に形成された第２絶縁層と、前記第１絶縁層上に形成された保護層と、を備え、前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、前記第１絶縁層は、前記第２電源入力部および第２電源出力部を除く前記第２面電極上に形成され、前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続され、前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続され、前記基板、前記メモリチップ、前記第２絶縁層、前記薄膜キャパシタ、前記第１絶縁層、および前記保護層は、この順に積層された記憶ユニットを形成し、当該半導体記憶装置は、積層された少なくとも二段の前記記憶ユニットを備え、最上段の記憶ユニットの保護層の上に、各金属板と熱的に接続される放熱部材が配置されているようにしてもよい。
本構成によれば、メモリチップを含む記憶ユニットを複数段重ねて構成される半導体記憶装置において、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、メモリチップが搭載される基板に外部接続用の開口部を必要としない半導体記憶装置を提供できることに加え、さらに、各メモリチップによって発生する熱を好適に放熱することができる。それによって半導体記憶装置の動作の信頼性を向上させることができる。
その際、前記金属板は、平面視において、前記ワイヤボンディングのワイヤの敷設方向に沿った方向において前記メモリチップの長さより短い長さを有し、前記ワイヤの敷設方向と直交する方向において、前記メモリチップの長さより長い長さを有する矩形の形状を有し、最下段の基板に配置される金属板は、その長手方向の端部に配置され、最下段より上段の基板に配置される金属板と、前記放熱部材とに熱的に接続される熱伝達部を有するようにしてもよい。
本構成によれば、各段の記憶ユニットからの発熱を、熱伝達部を介して放熱部材に伝達し、放熱部材から逃がすことができる。
さらにその際、前記基板には、前記金属板を配置するための開口あるいは肉薄部が形成されているようにしてもよい。
本構成によれば、金属板を基板に簡易に配置できる。
また、上記半導体記憶装置において、前記メモリチップがフェイスダウンの態様で搭載される基板と、前記伝送路上に形成された保護層と、前記メモリチップの前記回路面上に設けられた第２絶縁層と、を備え、前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、前記第１絶縁層は、センターパッド側においては、第１電源出力部および第２電源出力部を露出して前記薄膜キャパシタ上に形成されており、センターパッド側と反対側においては、前記信号入力部が前記保護層上において露出するように、エッチバックされており、前記第２絶縁層は、センターパッド側と反対側においては、前記第１電源入力部および前記第２電源入力部が前記第１絶縁層上において露出するように、エッチバックされており、前記保護層は、センターパッド側においては、前記第２絶縁層上に前記信号出力部を露出し、センターパッド側と反対側においては、前記信号入力部をその上に露出するように形成されており、前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続され、前記メモリチップの前記回路面上に形成された、前記第２絶縁層、前記薄膜キャパシタ、前記第１絶縁層、前記伝送路、および前記保護層は、前記メモリチップが最上段となり、前記保護層が最下段となるように上下を反転して前記基板上に搭載されており、前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、
前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続されているようにしてもよい。
本構成によれば、メモリチップがフェイスダウンの態様で基板に搭載される構成の半導体記憶装置において、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、基板に外部接続用の開口部を必要としない半導体記憶装置を提供できる。また、この構成では、メモリチップの裏面を露出させることができるため、メモリチップの裏面に、ヒートスプレッダ等の放熱部材を設けることができる。
また、上記半導体記憶装置において、基板と、前記基板上に形成された前記第１絶縁層と、前記第１絶縁層上に形成された第２絶縁層と、前記薄膜キャパシタ上に形成された保護膜と、を備え、前記メモリチップは、前記保護膜上にフェイスダウンで搭載され、前記第２絶縁層は、前記伝送路の前記信号入力部を除く前記第１絶縁層上に形成され、前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、前記第１電源出力部は第２絶縁層上に形成された第１電源出力配線を含み、前記第２電源出力部は第２絶縁層上に形成された第２電源出力配線を含み、前記伝送路の信号出力部は、前記第２絶縁層内に形成されたビアと、前記ビアと接続され第２絶縁層上に形成された信号出力配線を含み、前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続され、前記第１電源出力配線、前記第２電源出力配線、および前記信号出力配線と、前記複数のセンターパッドとはバンプによって接続されるようにしてもよい。
本構成によれば、メモリチップがフェイスダウンの態様で基板に搭載される構成の半導体記憶装置において、電源ノイズの低減効果を向上させるとともに、メモリチップが搭載される基板に外部接続用の開口部を必要としない半導体記憶装置を提供できる。この構成では、メモリチップの裏面を露出させることができるため、メモリチップの裏面に、ヒートスプレッダ等の放熱部材を設けることができる。
その際、前記メモリチップの前記裏面上に配置された放熱部材を備えるようにしてもよい。
本構成によれば、メモリチップの発熱を放熱部材によって抑制することができ、それによって半導体記憶装置の動作の信頼性を向上させることができる。
また、上記半導体記憶装置において、前記センターパッド領域の両側に形成されている少なくとも一対の前記薄膜キャパシタを備えるようにしてもよい。
本構成によれば、センターパッド領域によってメモリ領域が分離された構造の半導体記憶装置において、各メモリ領域に対応して薄膜キャパシタを設けることができる。
また、上記半導体記憶装置において、前記第２面電極は、平面視において、前記第１面電極に対応した領域内において、複数に分割されているようにしてもよい。
本構成によれば、１個の共通の第１面電極に対して複数個の薄膜キャパシタを構成することができる。それによって、複数の異なる電源電圧を備えたメモリチップにも対応できる。
本発明の半導体記憶装置によれば、センターパッドを有するメモリチップを備えた半導体記憶装置において、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、メモリチップの搭載基板に外部接続用の開口部を必要としない半導体記憶装置を提供することができる。
実施形態１の半導体記憶装置の概略的な断面図 実施形態１の半導体記憶装置の概略的な部分平面図 薄膜キャパシタの構成を示す概略的な断面図 基板側に係る接続を示す概略的な部分拡大図 センターパッド側に係る接続を示す概略的な部分拡大図 薄膜キャパシタの別の構成例を示す概略的な平面図 薄膜キャパシタの別の構成例を示す概略的な平面図 実施形態２の半導体記憶装置の概略的な断面図 実施形態２の半導体記憶装置の概略的な部分平面図 実施形態３の半導体記憶装置の概略的な断面図 実施形態３の半導体記憶装置の別の概略的な断面図 実施形態３の半導体記憶装置の概略的な部分平面図 実施形態４の半導体記憶装置の概略的な断面図 実施形態４の基板側に係る接続を示す概略的な部分拡大図 実施形態４におけるエッチバックを説明する部分断面図 実施形態４におけるエッチバックを説明する部分断面図 実施形態５の半導体記憶装置の概略的な断面図 実施形態５の半導体記憶装置の概略的な平面図 実施形態５の基板側に係る接続を示す概略的な部分拡大図
＜実施形態１＞
本発明に係る実施形態１を、図１から図７を参照して説明する。
１．半導体記憶装置の構成
本実施形態１の半導体記憶装置１は、図１に示されるように、大きくは、メモリチップ１０、薄膜キャパシタ３０、および中間基板（「基板」の一例）４０を備える。
メモリチップ１０は、複数のセンターパッド１３が形成されたセンターパッド領域１４を含む回路面１１（図２参照）と、回路面１１と反対側の面である裏面１２とを有する。メモリチップ１０は、図１に示されるように、中間基板４０上に、回路面１１を中間基板４０と反対側としてフェイスアップで搭載されている。メモリチップ１０は、例えば、ＤＤＲ３−ＳＤＲＡＭである。なお、メモリチップ１０は、ＤＤＲ３−ＳＤＲＡＭに限られず、センターパッド領域１４を含む回路面１１を有するメモリチップであればよい。
薄膜キャパシタ３０は、図２等に示されるように、センターパッド領域１４を除いて、メモリチップ１０の回路面１１に対向した位置に設けられている。実施形態１では、図２に示されるように、薄膜キャパシタ３０は、センターパッド領域１４の両側に一対、形成されている。そのため、センターパッド領域１４によってメモリ領域が分離された構造の半導体記憶装置において、各メモリ領域に対応して薄膜キャパシタ３０を設けることができる。
各薄膜キャパシタ３０は、センターパッド領域１４に設けられたセンターパッド１３から、例えば、１００μｍ（マイクロメートル）程度、離れた位置に形成されている。薄膜キャパシタ３０は、図３に示されるように、第１面電極３１、薄膜誘電体層３３、および第２面電極３２を含む。
第１面電極３１は、メモリチップ１０へのグランド電圧（ゼロ電位）Ｇｎｄが提供される第１電源入力部３１Ｇｉｎと、グランド電圧Ｇｎｄをセンターパッド１３Ｇに印加するための第１電源出力部３１Ｇｏｕｔとを含む。第１面電極３１は、例えば、スパッタリングによって形成され、２μｍ以上の膜厚を有する銅薄膜によって構成される。
薄膜誘電体層３３は、例えば、１μｍ以下の膜厚を有する、常誘電体（例えば、ＳｒＴｉＯ）あるいは強誘電体（例えば、ＢＳＴ）によって構成される。
第２面電極３２は、薄膜誘電体層３３上に形成され、第１面電極３１と同様に、例えば、スパッタリングによって形成され、２μｍ以上の膜厚を有する銅薄膜によって構成される。第２面電極３２は、メモリチップへ１０の所定の正電圧Ｖｄｄが供給される第２電源入力部３２Ｖｉｎと、所定の正電圧Ｖｄｄをセンターパッド１３Ｖに印加するための第２電源出力部３２Ｖｏｕｔとを含む。
ここで、グランド電圧Ｇｎｄは、メモリチップ１０に印加される一方の極性の電源電圧に相当し、正電圧は、メモリチップ１０に印加される他方の極性の電源電圧に相当する。なお、これに限られず、その逆であってもよい。すなわち、一方の極性の電源電圧を正電圧Ｖｄｄとし、他方の極性の電源電圧をグランド電圧Ｇｎｄとしてもよい。なお、本実施形態では、正電圧Ｖｄｄに係る部材の符号には「Ｖ」の文字を添付し、グランド電圧Ｇｎｄに係る部材の符号には「Ｇ」の文字を添付する。また、電源以外の信号に係る部材には「Ｓ」の文字を添付する。また、特に区別する必要がない場合、符号に「Ｖ」、「Ｇ」および「Ｓ」は添付されない。
中間基板４０は、メモリチップ１０がフェイスアップで搭載される搭載面４１と、搭載面４１と反対側の面である外部接続面４２とを有する。搭載面４１には、メモリチップ１０と接続する複数の接続パッド４３（図４参照）、および配線(図示せず)が形成されている。外部接続面４２には、半導体記憶装置１をマザーボード等に接続するための複数の半田ボール４４、および配線(図示せず)が設けられている。すなわち、外部接続面４２には、ＢＧＡが設けられている。また、中間基板４０の内部には、搭載面４１と外部接続面４２とを接続するビアホール等(図示せず)が設けられている。ここで、中間基板４０は、例えば、有機基板である。なお、外部接続面４２には、ＢＧＡに限られず、ＬＧＡが設けられていてもよい。
さらに、半導体記憶装置１は、第１絶縁層２１と第２絶縁層２２とを備える。第１絶縁層２１は、図１に示されるように、薄膜キャパシタ３０に対してメモリチップ１０と反対側に形成されている。詳細には、図３に示されるように、第１絶縁層２１は、第２電源入力部３２Ｖｉｎおよび第２電源出力部３２Ｖｏｕｔを除く第２面電極３２上に形成されている。第１絶縁層２１上には、伝送路２３が形成されている。第１絶縁層２１は、伝送路２３を並行に保って接着するためのＢＴレジン等の熱硬化樹脂からなる。第１絶縁層２１の層厚は、５０μｍ以上であることが好ましい。
伝送路２３は、メモリチップ１０への信号が供給される信号入力部２３Ｓｉｎと、信号をセンターパッド１３Ｇに供給するための信号出力部２３Ｓｏｕｔとを含む。ここで、第１絶縁層２１上に存在する伝送路２３は、メモリチップ１０の有する全てのパッドに対応した信号の内、電源系（ＶｄｄおよびＧｎｄ）を除く全ての信号の伝送路となる。伝送路２３の特性インピーダンスは、メモリチップ１０が推奨する値に設定されている。
伝送路２３の特性インピーダンスは、第１絶縁層２１の材料の有する比誘電率、伝送路２３の幅、および伝送路２３と薄膜キャパシタ３０の第２面電極３２との距離（第１絶縁層２１の層厚）等によって決定される。例えば、第１絶縁層２１が、比誘電率εｏ＝４．４のＢＴレジンであり、伝送路２３の幅が２５μｍで、その厚みが１０μｍであり、特性インピーダンスとして１００Ωが推奨されている場合、第１絶縁層（ＢＴレジン）２１の層厚は約１２０μｍであり、伝送路２３の配線ピッチは約１００μｍであることが好ましい。
また、第２絶縁層２２はメモリチップ１０の回路面１１上に形成され、第２絶縁層２２上に、薄膜キャパシタ３０の第１面電極３１が形成されている。第２絶縁層２２は、第１絶縁層２１と同様に、ＢＴレジン等の熱硬化樹脂からなる。また、第２絶縁層２２の層厚は、５０μｍ以上であることが好ましい。
図４に示されるように、第１電源入力部３１Ｇｉｎ、第２電源入力部３２Ｖｉｎ、および信号入力部２３Ｓｉｎと、複数の接続パッド４３とは、ワイヤ２４によるワイヤボンディングによって接続されている。また、図５に示されるように、第１電源出力部３１Ｇｏｕｔ、前記第２電源出力部３２Ｖｏｕｔ、および信号出力部２３Ｓｏｕｔと、複数のセンターパッド１３とは、同様に、ワイヤ２５によるワイヤボンディングによって接続されている。
ワイヤ２５は、Ａｕ（金）線、Ａｌ（アルミニウム）線、Ｃｕ（銅）線等である。ワイヤボンディングにおいて、ワイヤボンダーを用いた超音波接合が行われる。本実施形態では、ワイヤ２５はＡｕワイヤである。
なお、通常、メモリチップ１０は、グランドＧＮＤが共通で、異なる電源（正電圧）Ｖｄｄ系（内部回路用、ＤＱ（データ）用等）を有している。そのため、薄膜キャパシタ３０の第１面電極３１をグランド電圧Ｇｎｄ用とした場合、それに対応する正電圧（Ｖｄｄ１、Ｖｄｄ２等）を分離するため、図６に示すように、正電圧に応じて第２面電極３２および薄膜誘電体層３３を分離するようにしてもよい。図６には、３個の薄膜キャパシタ３０に分離された薄膜キャパシタ群３０Ｇが示される。この場合、１個の共通の第１面電極３１に対して複数個の薄膜キャパシタを構成することができる。それによって、複数の異なる電源電圧を備えたメモリチップにも対応できる。
さらに、メモリチップ１０においてグランドＧＮＤが複数、存在する場合、図７に示すように、第１面電極３１を分割して構成してもよい。すなわち、図７には、図６に示される薄膜キャパシタ群３０Ｇを、４個、備え、第１面電極３１が４個に分割された薄膜キャパシタの構成例が示される。
２．半導体記憶装置の作成方法の概要
図３に示されるように、第２絶縁層２２上に薄膜キャパシタ３０の第１面電極３１を形成し、第１面電極３１上に薄膜誘電体層３３を形成し、薄膜誘電体層３３上に第２面電極３２を形成する。次いで、第２面電極３２上に第１絶縁層２１を形成し、第１絶縁層２１上に伝送路２３を形成する。
次いで、図３に示される中間生成物を、メモリチップ１０の回路面１１のセンターパッド領域１４の両側に配置する。次いで、周知の方法によって、メモリチップ１０を、半田ボール４４等が形成された中間基板４０上にフェイスアップでダイボンディングする。
次に、第１電源入力部３１Ｇｉｎ、第２電源入力部３２Ｖｉｎ、および信号入力部２３Ｓｉｎと、複数の接続パッド４３とを、Ａｕワイヤ２４によるワイヤボンディングによって接続する。また、第１電源出力部３１Ｇｏｕｔ、第２電源出力部３２Ｖｏｕｔ、および信号出力部２３Ｓｏｕｔと、複数のセンターパッド１３とを、Ａｕワイヤ２５によるワイヤボンディングによって接続する。
そして、周知のモールド技術を用いて、メモリチップ１０等を、モールド樹脂(図示せず)によって所定の大きさにモールドすることによって、図１に示されるような、半導体記憶装置１が完成する。
３．実施形態１の効果
実施形態１においては、薄膜キャパシタ３０は、センターパッド領域１４を除いて、メモリチップ１０の回路面１１に対向した位置に設けられる。実施形態１では、メモリチップ１０の回路面１１上に形成された第２絶縁層２２上に薄膜キャパシタ３０が形成されている、それによって、薄膜キャパシタ３０と、中間基板４０およびメモリチップ１０のセンターパッド１３との接続距離を最短化できる。すなわち、Ａｕワイヤ２４，２５の長さを最短化できる。そのため、センターパッド１３を有するメモリチップ１０を備えた半導体記憶装置１において、薄膜キャパシタ３０等によって電源ノイズの低減効果を向上させることができる。
言い換えれば、センターパッド１３に至近距離で、常誘電体或いは高誘電体を用いた容量密度の高い薄膜誘電体層３３を形成し、電源系に数ＧＨｚ以上の高周波領域で充分な電荷を与え得る環境を提供し、高周波に於ける電源インピーダンスを下げることができる。それによって、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、メモリチップの搭載基板に外部接続用の開口部を必要としない半導体記憶装置１を提供することができる。
また、薄膜キャパシタ３０の第１面電極３１および第２面電極３２には、電源電圧（Ｇｎｄ，Ｖｄｄ）をセンターパッド１３に印加するための電源出力部（３１Ｇｏｕｔ，３２Ｖｏｕｔ）が設けられる。また伝送路２３には、アドレス信号等の信号をセンターパッド１３に印加するための信号出力部２３Ｓｏｕｔが設けられている。この構成によって、メモリチップ１０が搭載される中間基板４０に外部接続用の開口部を形成することなく、薄膜キャパシタ３０と、中間基板４０およびメモリチップ１０のセンターパッド１３とを、ワイヤボンディングによって接続することができる。
＜実施形態２＞
次に、図８、図９を参照して、実施形態２を説明する。なお、実施形態１と同一の部材には、同一の符号を付しその説明を省略する。そのため、実施形態１との相違点のみ説明する。
実施形態２の半導体記憶装置１Ａは、図８に示されるように、実施形態１の半導体記憶装置１とは、大きくは、中間基板４０を有さない点が異なる。すなわち、実施形態２の半導体記憶装置１Ａは、ＣＳＰとして形成されている。
そのため、薄膜キャパシタ３０および伝送路２３と、外部との接続は半田ボール２６によって行われ、薄膜キャパシタ３０および伝送路２３と、センターパッド１３との接続はＡｕワイヤ２５によるワイヤボンディングによって行われる。
詳しくは、図９に示されるように、第１面電極３１には、薄膜誘電体層３３および第２面電極３２がオーバーラップしない領域が４方向に設けられ、センターパッド１３との接続部分を除く３方向に、半田ボール２６Ｇが搭載可能である領域が設けられている。同様に、第２面電極３２にも、３方向に、半田ボール２６Ｖが搭載可能である領域が設けられている。
また、第１面電極３１の第１電源入力部３１Ｇｉｎには半田ボール（「第１接続バンプ」の一例）２６Ｇが形成され、第２面電極３２の第２電源入力部３２Ｖｉｎには半田ボール（「第１接続バンプ」の一例）２６Ｖが形成されている半田ボール２６Ｇと半田ボール２６Ｖの高さ（直径）は、薄膜誘電体層３３と第２面電極３２の膜厚を加算した値（３μｍ程度）の差が存在するが、ほぼ等しい。
また、伝送路２３の信号入力部２３Ｓｉｎには、半田ボール２６Ｇ，２６Ｖより高さ（直径）が第１絶縁層２１の厚さ分（５０μｍ程度）だけ低い半田ボール２６Ｓ（「第２接続バンプ」の一例）が形成されている。
ここで、半田ボール２６Ｇ，２６Ｖの直径は２００μｍ程度であり、半田ボール２６Ｓの直径は１５０μｍ程度である。また、第１電源入力部３１Ｇｉｎおよび第２電源入力部３２Ｖｉｎは、直径が１５０μｍから２００μｍの、金メッキされたランドであり、信号入力部２３Ｓｉｎは、直径が１００μｍから１５０μｍの、金メッキされたランドである。なお、第２接続バンプは半田ボール２６Ｓに限られず、例えば、金スタッドバンプであってもよい。
このように、実施形態２においては、薄膜キャパシタ３０等によって、高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、メモリチップ１０が搭載される中間基板４０に外部接続用の開口部を必要としない半導体記憶装置１Ａを、ＣＳＰとして構成できる。
＜実施形態３＞
次に、図１０から図１２を参照して、実施形態３を説明する。なお、実施形態１と同一の部材には、同一の符号を付しその説明を省略する。そのため、実施形態１との相違点のみ説明する。
実施形態３では、図１０に示されるように、中間基板４０、メモリチップ１０、第２絶縁層２２、薄膜キャパシタ３０、第１絶縁層２１、および保護層２７によって、この順に積層された記憶ユニット５０が形成されている。そして、半導体記憶装置１Ｂは、積層された少なくとも２段（実施形態３では２段）の記憶ユニット５０Ａ，５０Ｂを備える。
各中間基板４０は、メモリチップ１０がフェイスアップで搭載される放熱金属板（「金属板」の一例）４６を含む。また、各中間基板４０には、放熱金属板４６を配置するための肉薄部４８が形成されている。肉薄部４８によって放熱金属板４６を基板に簡易に配置できる。なお、中間基板４０に放熱金属板４６を配置する方法は、肉薄部４８による方法に限られない。例えば、中間基板４０に開口を設けて放熱金属板４６を配置するようにしてもよい。
放熱金属板４６は、図１２に示されるように、平面視において、ワイヤボンディングのワイヤ２４，２５の敷設方向に沿った方向（図１２の矢印Ｘ方向）において、メモリチップ１０の長さより短い長さを有し、ワイヤの敷設方向と直交する方向（矢印Ｙ方向）において、メモリチップ１０の長さより長い長さを有する矩形の形状を有する。放熱金属板４６は、例えば、１ｍｍ×２ｍｍの平面形状で、厚さは２−３ｍｍの厚さを有する銅板である。
また、図１０に示されるように、最上段の記憶ユニット５０Ｂの保護層２７の上に、各放熱金属板４６，４６Ａと熱的に接続されるヒートスプレッダ（「放熱部材」の一例）４５が配置されている。なお、図１２においては、ヒートスプレッダ４５を除いた平面図が示される。
また、図１１に示されるように、最下段の中間基板４０に配置される放熱金属板４６Ａは、その長手方向（図１２の矢印Ｙ方向）の端部に配置され、最下段より上段の中間基板４０に配置される放熱金属板４６と、ヒートスプレッダ４５とに熱的に接続される熱伝達部４７を有する。本実施形態では熱伝達部４７は、放熱金属板４６Ａと一体形成されている。なお、これに限られず、熱伝達部４７は、放熱金属板４６Ａとは個別に形成されていてもよい。
この熱伝達部４７によって、各放熱金属板４６、４６Ａの熱がヒートスプレッダ４５に伝達される。すなわち、各段の記憶ユニット５０からの発熱を、熱伝達部４７を介してヒートスプレッダ４５に伝達し、ヒートスプレッダ４５から逃がすことができる。なお、放熱金属板４６と熱伝達部４７とは、好適な熱伝導を得るために、Ａｇ（銀）ペーストあるいはシリコングリース等によって接着される。
このように、実施形態３においては、メモリチップ１０を含む記憶ユニット５０を複数段（ここでは２段）重ねて構成される半導体記憶装置１Ｂにおいて、薄膜キャパシタ３０等によって電源ノイズの低減効果を向上させるとともに、メモリチップ１０が搭載される中間基板４０に外部接続用の開口部を必要としない半導体記憶装置を提供できる。さらに、記憶ユニット５０の各メモリチップ１０によって発生する熱を好適に放熱することができる。それによって半導体記憶装置１Ｂの動作の信頼性を向上させることができる。
＜実施形態４＞
次に、図１３から図１６を参照して、実施形態４を説明する。なお、実施形態１と同一の部材には、同一の符号を付しその説明を省略する。そのため、実施形態１との相違点のみ説明する。
実施形態４の半導体記憶装置１Ｃでは、実施形態１から３とは異なり、メモリチップ１０がフェイスダウンの態様で中間基板４０に搭載されている。すなわち、半導体記憶装置１Ｃでは、図１３に示されるように、メモリチップ１０の回路面１１上に設けられた、第２絶縁層２２、薄膜キャパシタ３０、第１絶縁層２１、伝送路２３、および保護層２７は、メモリチップ１０が最上段となり、保護層２７が最下段となるように上下を反転して中間基板４０上に搭載されている。
そのため、薄膜キャパシタ３０および伝送路２３とメモリチップ１０との接続に関して、ワイヤボンディングによって接続されている点は実施形態１と等しいものの、各入力部の配置箇所が、実施形態１と異なる。
すなわち、図１４に示されるように、第１電源入力部３１Ｇｉｎおよび第２電源入力部３２Ｖｉｎは、第１絶縁層２１上に配置されており、信号入力部２３Ｓｉｎは、保護層２７上に配置されている。そして、第１電源入力部３１Ｇｉｎ、第２電源入力部３２Ｖｉｎ、および信号入力部２３Ｓｉｎと、中間基板４０上の複数の接続パッド４３とは、実施形態１と同様に、ワイヤ２４によるワイヤボンディングによって接続されている。
図１４に示すような各入力部の配置箇所を構成する例を、図１５および図１６を参照して説明する。まず、例えば金属基材等を用いて、二点鎖線で示されるエッチバックされる部（図１５参照）を含む第２絶縁層２２、薄膜キャパシタ３０、第１絶縁層２１、伝送路２３、および保護層２７の順に積層された多層薄膜体を形成する。
そして、図１５に示されるように、多層薄膜体を上下反転した状態において、第２絶縁層２２に対して第１電源出力部３１Ｇｏｕｔ等が形成された端部とは反対側の端部に炭酸ガス（ＣＯ２）レーザ光Ｌ１を照射して、二点鎖線で示される第２絶縁層２２の端部をエッチバックして除去するする。
その際、有機材である第２絶縁層２２のみを分解し、銅等の金属製である薄膜キャパシタ３０の第１面電極３１を反射する波長の長い炭酸ガスレーザ光Ｌ１が使用される。それによって、第１絶縁層２１上に第１面電極３１を露出させることができる。
次いで、図１６に示されるように、露出された第１面電極３１に対して、第１電源入力部３１Ｇｉｎとなる部分を除いて、波長の短い紫外線（ＵＶ）レーザ光Ｌ２を所定時間、照射して第１面電極３１をエッチングして、ＳｒＴｉＯ等の常誘電体等からなる薄膜誘電体層３３を露出させる。さらに、露出された薄膜誘電体層３３に対して、第１面電極３１の近傍を除いて、紫外線レーザ光Ｌ２を所定時間、照射して薄膜誘電体層３３をエッチングして、第２面電極３２を露出させる。次いで、露出された第２面電極３２に対して、第２電源入力部３２Ｖｉｎとなる部分を除いて、さらに紫外線レーザ光Ｌ２を所定時間、照射して第２面電極３２をエッチングして除去する。それによって第１絶縁層２１の端部が露出される。
次いで、有機材である露出された第１絶縁層２１の端部に対して、炭酸ガスレーザ光Ｌ１を照射して、第１絶縁層２１の端部をエッチバックして除去する。それによって、保護層２７上に伝送路２３の信号入力部２３Ｓｉｎとなる部分が保護層２７上に露出される。このように入力部に関するエッチバック処理がなされた多層薄膜体は、メモリチップ１０の回路面１１上に貼付けられる。そして、多層薄膜体とメモリチップ１０とのワイヤボンディング処理が行われ、メモリチップ１０をフェイスダウンした状態で、多層薄膜体と中間基板４０とのワイヤボンディング処理が行われる。
その際、薄膜キャパシタ３０とメモリチップ１０との接続方法および各出力部の配置は、共に実施形態１と等しい。すなわち、第１電源出力部３１Ｇｏｕｔ、第２電源出力部３２Ｖｏｕｔ、および信号出力部２３Ｓｏｕｔと、複数のセンターパッド１３とは、図５に示す実施形態１と同様の態様で、Ａｕワイヤ２５によるワイヤボンディングによって接続されている。
すなわち、実施形態４では、第１絶縁層２１は、センターパッド側においては、第１電源出力部３１Ｇｏｕｔおよび第２電源出力部３２Ｖｏｕｔを露出して薄膜キャパシタ３０上に形成されており、センターパッド側と反対側、すなわち、中間基板４０側においては、信号入力部２３Ｓｉｎが保護層２７上において露出するように、エッチバックされている。
また、第２絶縁層２２は、センターパッド側と反対側、すなわち、中間基板４０側においては、第１電源入力部３１Ｇｉｎおよび第２電源入力部３２Ｖｉｎが第１絶縁層２１上において露出するように、エッチバックされている。
また、保護層２７は、センターパッド側においては、第２絶縁層２２上に信号出力部２３Ｓｏｕｔを露出し、センターパッド側と反対側においては、信号入力部２３Ｓｉｎをその上に露出するように形成されている。この構成によって、メモリチップ１０がフェイスダウンの態様で中間基板４０に搭載される構成において、多層薄膜体のセンターパッド側および中間基板４０側において、ワイヤボンディングによる接続が可能となる。
また、このように、メモリチップ１０が最上段において、フェイスダウンの態様で中間基板４０に搭載される構成では、メモリチップ１０の裏面１２が露出されるため、図１３に示されるように、メモリチップ１０の裏面１２上にヒートスプレッダ４５を配置することができる。
実施形態４においては、メモリチップ１０がフェイスダウンの態様で中間基板４０に搭載される構成の半導体記憶装置１Ｃにおいて、薄膜キャパシタ３０等によって高周波インターフェイスに於ける電源ノイズの低減効果を向上させるとともに、中間基板４０に外部接続用の開口部を必要としない半導体記憶装置を提供できる。また、この構成では、メモリチップ１０の裏面１２を露出させることができるため、メモリチップの裏面１２に、ヒートスプレッダ４５等の放熱部材を設けることができる。
すなわち、高速アクセスのメモリインターフェイスでは、メモリチップのジャンクションで発生する発熱を如何に低い熱抵抗でそれによってヒートスプレッダやヒートシンクと接続させ、放熱させるかが重要な課題となっている。そのため、実施形態４においては、高周波インターフェイスに於ける電源ノイズの低減効果を向上させつつ、メモリチップ１０の裏面１２上にヒートスプレッダ４５を配置する構成によって、その課題を簡易に解決できる。なお、エッチバックの方法はレーザ光を用いたものに限られない。例えば、通常のレジストを用いたエッチング溶液による方法、あるいはガスを用いた方法であってもよい。
＜実施形態５＞
次に、図１７から図１９を参照して、実施形態５を説明する。実施形態５の半導体記憶装置１Ｄでは、実施形態４と同様に、メモリチップ１０がフェイスダウンの態様で中間基板４０に搭載される。なお、実施形態１と同一の部材には、同一の符号を付しその説明を省略する。そのため、実施形態１との相違点のみ説明する。
実施形態５は、実施形態４とは、第１電源出力部３１Ｇｏｕｔ、第２電源出力部３２Ｖｏｕｔ、および信号出力部２３Ｓｏｕｔと、複数のセンターパッド１３とが、センターパッド１３に形成されたバンプ１５によって接続されている点が異なる。
すなわち、図１８に示されるように、第１電源出力部３１Ｇｏｕｔは、第２絶縁層２２上に形成された第１電源出力配線３１Ｗを含む。第２電源出力部３２Ｖｏｕｔは、第２絶縁層２２上に形成された第２電源出力配線３２Ｗを含む。また、伝送路２３の信号出力部２３Ｓｏｕｔは、第２絶縁層２２内に形成されたビア２２Ｈと、ビア２２Ｈと接続され第２絶縁層２２上に形成された信号出力配線２３Ｗを含む。
各出力配線２３Ｗ，３１Ｗ，３２Ｗ上には、メモリチップ１０のセンターパッド１３上に形成されたバンプ１５と接続されるランド２３Ｌ，３１Ｌ，３２Ｌが形成されている。バンプ１５は、例えば、Ａｕスタッドバンプあるいはマイクロ半田バンプである。
また、図１７に示されるように、第１絶縁層２１は、実施形態１とは異なり、中間基板４０上に形成され、第２絶縁層２２は、第１絶縁層２１上に形成されている。また、薄膜キャパシタ３０は第２絶縁層２２上に形成され、薄膜キャパシタ３０上に保護層２７が形成されている。そして、メモリチップ１０は、保護層２７上にフェイスダウンで搭載されている。
なお、図１７および図１９に示されるように、第１電源入力部３１Ｇｉｎ、第２電源入力部３２Ｖｉｎ、および信号入力部２３Ｓｉｎと、複数の接続パッド４３とは、実施形態１と同様に、Ａｕワイヤ２４によるワイヤボンディングによって接続されている。
このように、実施形態５においては、実施形態４と同様に、メモリチップ１０がフェイスダウンの態様で基板に搭載される構成の半導体記憶装置において、薄膜キャパシタ３０等によって電源ノイズの低減効果を向上させるとともに、メモリチップ１０が搭載される中間基板４０に外部接続用の開口部を必要としない半導体記憶装置１Ｄを提供できる。この構成では、メモリチップの裏面を露出させることができるため、メモリチップの裏面に、ヒートスプレッダ等の放熱部材を設けることができる。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。
（１）実施形態１においては、薄膜キャパシタ３０が、センターパッド領域１４の両側に対向して１対、形成されている例を示したが、これに限られない。例えば、薄膜キャパシタ３０は、センターパッド領域１４のどちらか一方の側のみに対向して形成されてもよい。あるいは、センターパッド領域１４の両側に対向して２対、形成されてもよい。また、薄膜キャパシタ群３０Ｇの形成態様（分割態様）は、図６および図７に示されたものに限られず、薄膜キャパシタの必要形態に応じて、適宜、分割されればよい。
（２）実施形態４において、ヒートスプレッダ４５を省略してもよい。逆に、実施形態５において、メモリチップ１０の裏面１２上にヒートスプレッダ４５等の放熱部材を設けてもよい。
１…半導体記憶装置、１０…メモリチップ、１１…回路面、１３…センターパッド、１４…センターパッド領域、２０…中間基板、２１…第１絶縁層、２２…第２絶縁層、２３…伝送路、２４，２５…Ａｕワイヤ、２６…半田バンプ、２７…保護層、３０…薄膜キャパシタ、３１…第１面電極、３１Ｇｉｎ…第１電源入力部、３１Ｇｏｕｔ…第１電源出力部、３２…第２面電極、３２Ｖｉｎ…第２電源入力部、３２Ｖｏｕｔ…第２電源出力部、３３…薄膜誘電体層、４０…中間基板、４５…ヒートスプレッダ、４６…放熱金属板、４７…熱伝達部、４８…肉薄部

Claims (11)

  1. 複数のセンターパッドが形成されたセンターパッド領域を含む回路面と、前記回路面と反対側の面である裏面とを有するメモリチップを備えた半導体記憶装置であって、
    前記センターパッド領域を除いて、前記回路面に対向した位置に設けられた薄膜キャパシタと、
    前記薄膜キャパシタに対して、前記メモリチップと反対側に形成された第１絶縁層であって、その上に伝送路が形成された第１絶縁層と、
    を備え、
    前記薄膜キャパシタは、
    前記メモリチップへの一方の極性の電源電圧が供給される第１電源入力部と、供給された前記一方の極性の電源電圧を前記センターパッドに出力するために前記センターパッド領域の近傍に設けられた第１電源出力部とを含む第１面電極と、
    前記第１電源入力部および第１電源出力部を除く前記第１面電極上に形成された、常誘電体あるいは強誘電体の薄膜誘電体層と、
    前記薄膜誘電体層上に形成された第２面電極であって、前記メモリチップへの他方の極性の電源電圧が供給される第２電源入力部と、供給された前記他方の極性の電源電圧を前記センターパッドに印加するために前記センターパッド領域の近傍に設けられた第２電源出力部とを含む第２面電極と、を含み、
    前記伝送路は、前記メモリチップへの信号が供給される信号入力部と、供給された前記信号を前記センターパッドに供給するために前記センターパッド領域の近傍に設けられた信号出力部とを含む、半導体記憶装置。
  2. 請求項１に記載された半導体記憶装置において、
    前記メモリチップがフェイスアップで搭載される基板と、
    前記メモリチップの前記回路面上に形成された第２絶縁層と、
    を備え、
    前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、
    前記第１絶縁層は、前記第２電源入力部および第２電源出力部を除く前記第２面電極上に形成され、
    前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、
    前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続され、
    前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続される、半導体記憶装置。
  3. 請求項１に記載された半導体記憶装置において、
    前記メモリチップの前記回路面上に形成された第２絶縁層を備え、
    前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、
    前記第１絶縁層は、前記第２電源入力部および第２電源出力部を除く前記第２面電極上に形成され、
    前記第１電源入力部および前記第２電源入力部には、第１接続バンプが形成され、
    前記信号入力部には、前記第１接続バンプより高さが前記第１絶縁層の厚さ分だけ低い第２接続バンプが形成され、
    前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続される、半導体記憶装置。
  4. 請求項１に記載された半導体記憶装置において、
    前記メモリチップがフェイスアップで載置される金属板と、
    前記金属板が配置される基板と、
    前記メモリチップの前記回路面上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された保護層と、
    を備え、
    前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、
    前記第１絶縁層は、前記第２電源入力部および第２電源出力部を除く前記第２面電極上に形成され、
    前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、
    前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続され、
    前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続され、
    前記基板、前記メモリチップ、前記第２絶縁層、前記薄膜キャパシタ、前記第１絶縁層、および前記保護層は、この順に積層された記憶ユニットを形成し、
    当該半導体記憶装置は、積層された少なくとも二段の前記記憶ユニットを備え、
    最上段の記憶ユニットの保護層の上に、各金属板と熱的に接続される放熱部材が配置されている、半導体記憶装置。
  5. 請求項４に記載された半導体記憶装置において、
    前記金属板は、平面視において、前記ワイヤボンディングのワイヤの敷設方向に沿った方向において前記メモリチップの長さより短い長さを有し、前記ワイヤの敷設方向と直交する方向において、前記メモリチップの長さより長い長さを有する矩形の形状を有し、
    最下段の基板に配置される金属板は、その長手方向の端部に配置され、最下段より上段の基板に配置される金属板と、前記放熱部材とに熱的に接続される熱伝達部を有する、半導体記憶装置。
  6. 請求項５に記載された半導体記憶装置において、
    前記基板には、前記金属板を配置するための開口あるいは肉薄部が形成されている、半導体記憶装置。
  7. 請求項１に記載された半導体記憶装置において、
    前記メモリチップがフェイスダウンの態様で搭載される基板と、
    前記伝送路上に形成された保護層と、
    前記メモリチップの前記回路面上に設けられた第２絶縁層と、を備え、
    前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、
    前記第１絶縁層は、
    センターパッド側においては、第１電源出力部および第２電源出力部を露出して前記薄膜キャパシタ上に形成されており、
    センターパッド側と反対側においては、前記信号入力部が前記保護層上において露出するように、エッチバックされており、
    前記第２絶縁層は、
    センターパッド側と反対側においては、前記第１電源入力部および前記第２電源入力部が前記第１絶縁層上において露出するように、エッチバックされており、
    前記保護層は、
    センターパッド側においては、前記第２絶縁層上に前記信号出力部を露出し、センターパッド側と反対側においては、前記信号入力部をその上に露出するように形成されており、
    前記第１電源出力部、前記第２電源出力部、および前記信号出力部と、前記複数のセンターパッドとはワイヤボンディングによって接続され、
    前記メモリチップの前記回路面上に形成された、前記第２絶縁層、前記薄膜キャパシタ、前記第１絶縁層、前記伝送路、および前記保護層は、前記メモリチップが最上段となり、前記保護層が最下段となるように上下を反転して前記基板上に搭載されており、
    前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、
    前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続されている、半導体記憶装置。
  8. 請求項１に記載された半導体記憶装置において、
    基板と
    前記基板上に形成された前記第１絶縁層と、
    前記第１絶縁層上に形成された第２絶縁層と、
    前記薄膜キャパシタ上に形成された保護膜と、を備え、
    前記メモリチップは、前記保護膜上にフェイスダウンで搭載され、
    前記第２絶縁層は、前記伝送路の前記信号入力部を除く前記第１絶縁層上に形成され、
    前記薄膜キャパシタの前記第１面電極は、前記第２絶縁層上に形成され、
    前記第１電源出力部は、第２絶縁層上に形成された第１電源出力配線を含み、
    前記第２電源出力部は、第２絶縁層上に形成された第２電源出力配線を含み、
    前記伝送路の信号出力部は、前記第２絶縁層内に形成されたビアと、前記ビアと接続され第２絶縁層上に形成された信号出力配線を含み、
    前記基板は、前記第１電源入力部、前記第２電源入力部、および前記信号入力部と接続される、複数の接続パッドを含み、
    前記第１電源入力部、前記第２電源入力部、および前記信号入力部と、前記複数の接続パッドとはワイヤボンディングによって接続され、
    前記第１電源出力配線、前記第２電源出力配線、および前記信号出力配線と、前記複数のセンターパッドとはバンプによって接続される、半導体記憶装置。
  9. 請求項７または請求項８に記載された半導体記憶装置において、
    前記メモリチップの前記裏面上に配置された放熱部材を備える、半導体記憶装置。
  10. 請求項１から請求項９のいずれか一項に記載された半導体記憶装置において、
    前記センターパッド領域の両側に形成されている少なくとも一対の前記薄膜キャパシタを備える、半導体記憶装置。
  11. 請求項１から請求項１０のいずれか一項に記載された半導体記憶装置において、
    前記第２面電極は、平面視において、前記第１面電極に対応した領域内において、複数に分割されている、半導体記憶装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
KR102512017B1 (ko) 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10672744B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US10593667B2 (en) 2016-10-07 2020-03-17 Xcelsis Corporation 3D chip with shielded clock lines
US10600735B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10600780B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus circuit
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10586786B2 (en) 2016-10-07 2020-03-10 Xcelsis Corporation 3D chip sharing clock interconnect layer
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
US10950688B2 (en) * 2019-02-21 2021-03-16 Kemet Electronics Corporation Packages for power modules with integrated passives
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601691A (ja) * 1983-06-17 1985-01-07 Nec Corp メモリ−カ−ド
JP2002343932A (ja) * 2001-05-17 2002-11-29 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
JP2005150748A (ja) * 2003-11-18 2005-06-09 Samsung Electronics Co Ltd デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
JP2007266182A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2009055040A (ja) * 2007-08-27 2009-03-12 Samsung Electro Mech Co Ltd 半導体メモリパッケージ
JP2009059822A (ja) * 2007-08-30 2009-03-19 Fujitsu Ltd キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP2013546199A (ja) * 2010-12-17 2013-12-26 テッセラ，インコーポレイテッド 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US7511299B1 (en) * 2007-10-02 2009-03-31 Xilinx, Inc. Packaged integrated circuit with raised test points
TWI787503B (zh) * 2010-02-16 2022-12-21 凡 歐貝克 製造３ｄ半導體晶圓的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601691A (ja) * 1983-06-17 1985-01-07 Nec Corp メモリ−カ−ド
JP2002343932A (ja) * 2001-05-17 2002-11-29 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
JP2005150748A (ja) * 2003-11-18 2005-06-09 Samsung Electronics Co Ltd デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
JP2007266182A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2009055040A (ja) * 2007-08-27 2009-03-12 Samsung Electro Mech Co Ltd 半導体メモリパッケージ
JP2009059822A (ja) * 2007-08-30 2009-03-19 Fujitsu Ltd キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP2013546199A (ja) * 2010-12-17 2013-12-26 テッセラ，インコーポレイテッド 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ

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