JP2013546199A - 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ - Google Patents

中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ Download PDF

Info

Publication number
JP2013546199A
JP2013546199A JP2013544471A JP2013544471A JP2013546199A JP 2013546199 A JP2013546199 A JP 2013546199A JP 2013544471 A JP2013544471 A JP 2013544471A JP 2013544471 A JP2013544471 A JP 2013544471A JP 2013546199 A JP2013546199 A JP 2013546199A
Authority
JP
Japan
Prior art keywords
microelectronic
assembly
opening
conductive
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013544471A
Other languages
English (en)
Other versions
JP5827342B2 (ja
JP2013546199A5 (ja
Inventor
ハーバ，ベルガセム
ゾーニ，ワエル
クリスプ，リチャード・デューイット
Original Assignee
テッセラ，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テッセラ，インコーポレイテッド filed Critical テッセラ，インコーポレイテッド
Publication of JP2013546199A publication Critical patent/JP2013546199A/ja
Publication of JP2013546199A5 publication Critical patent/JP2013546199A5/ja
Application granted granted Critical
Publication of JP5827342B2 publication Critical patent/JP5827342B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/49425—Wedge bonds
    • H01L2224/49427—Wedge bonds outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1206—Inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1207—Resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10628—Leaded surface mounted device

Abstract

マイクロ電子アセンブリ７００は、少なくとも１つの開口部７３３と、その上にある導電性要素であって、誘電体要素７３０の第２の面において露出した端子７４０を有する導電性要素とを有する誘電体要素７３０と、裏面と、誘電体要素７３０と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子７１２と、裏面と、第１のマイクロ電子素子７１２の裏面と向かい合っている表面と、該表面において露出し、かつ第１のマイクロ電子素子７１２の縁を越えたところで突出した複数のコンタクトとを有する第２のマイクロ電子素子７１４と、誘電体要素７３０に取り付けられ、第１の開口部７３３と第２の開口部７３９との間に少なくとも部分的に配置され、第１のマイクロ電子素子７１２と第２のマイクロ電子素子７１４との少なくとも一方にある１つ以上のコンタクトと電気的に接続されている導電性プレーン７９０とを備えている。
【選択図】図７

Description

本発明は、積層型マイクロ電子アセンブリ及びこのようなアセンブリを製造する方法と、このようなアセンブリにおいて有用なコンポーネントとに関する。
［関連出願の相互参照］
本出願は、２０１１年９月３０日発行の韓国特許第１０−１０６１５３１号に基づく優先権を主張するものであり、その開示内容は、引用することにより本明細書の一部を成すものとする。
半導体チップは、一般に、個々のパッケージングされたユニットとして提供される。標準的なチップは平坦な矩形本体を有し、その広い表面にはチップの内部回路に接続されるコンタクトがある。通常、個々の各チップは、パッケージ内に設けられ、次にそのパッケージは、プリント回路基板等の回路パネルに取り付けられ、チップのコンタクトが回路パネルの導体に接続される。従来の設計の多くにおいては、チップパッケージは、チップ自体の面積より大幅に広い回路パネルの面積を占有する。本開示において、表面を有するフラットチップに関して、「チップの面積」は、表面の面積を指すものと理解するべきである。「フリップチップ」設計では、チップの表面はパッケージ基板の面と対向し、すなわち、チップキャリア及びチップ上のコンタクトは、はんだボール又は他の接続素子によりチップキャリアのコンタクトに直接結合される。そして、チップキャリアを、チップの表面の上に重なる端子を介して回路パネルに結合することができる。「フリップチップ」設計は、比較的小型の構成を可能とし、各チップは、例えば、引用することにより本明細書の一部をなすものとする本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号と、同第５，１４８，２６６号と、同第５，６７９，９７７号の実施形態に開示されているように、チップの表面の面積に等しいか又はそれよりわずかに広い回路パネルの面積を占有する。
ある特定の革新的な設置方法によれば、従来のフリップチップ結合に近いか又はそれに等しい小型化がもたらされる。チップ自体の面積に等しいか又はそれよりわずかに広い回路パネルの面積に単一チップを収容することができるパッケージを、一般に「チップサイズパッケージ」と呼ぶ。
マイクロ電子アセンブリにより占有される回路パネルの平面領域を最小限にすることに加えて、回路パネルの平面に対して垂直な高さ又は寸法全体が小さいチップパッケージを製造することも望ましい。このような薄いマイクロ電子パッケージにより、隣接する構造体に近接してパッケージが設けられている回路パネルの配置が可能になり、これにより、回路パネルを組み込んだ製品の全体的なサイズがもたらされる。単一パッケージ又はモジュールで複数のチップを提供するさまざまな提案がなされている。従来の「マルチチップモジュール」では、チップは単一パッケージ基板上に横に並べて取り付けられ、次にそのパッケージ基板が回路パネルに取り付けられる。この手法によれば、チップが占有する回路パネルの全体的な面積の限られた縮小しかもたらされない。全体的な面積は、モジュールの個々のチップの総表面積より依然として大きい。
複数のチップを「積層体」構成で、すなわち複数のチップが重なり合って配置される構成でパッケージングすることも提案されている。積層型の構成では、幾つかのチップを、チップの総面積より小さい面積の回路パネルに取り付けることができる。ある特定の積層型チップ構成は、例えば、引用することにより本明細書の一部をなすものとする上記米国特許第５，６７９，９７７号及び同第５，１４８，２６５号と、同第５，３４７，１５９号の或る特定の実施形態に開示されている。同様に、引用することにより本明細書の一部をなすものとする米国特許第４，９４１，０３３号は、チップが積み重なって、チップに関連した、いわゆる「配線フィルム」上の導体によって相互に接続される構成を開示している。
本技術分野におけるこれらの試みにも関らず、コンタクトが実質的にチップの中心領域に位置するチップ用のマルチチップパッケージの場合には、更なる改良が望まれている。幾つかのメモリチップ等の或る特定の半導体チップは、一般に、１列又は２列のコンタクトがチップの中心軸に実質的に沿って位置するように作られる。
本開示内容はマイクロ電子アセンブリに関する。一実施形態では、マイクロ電子アセンブリは、少なくとも１つの開口部と、その上にある導電性要素であって、誘電体要素の第２の面において露出した端子を有する導電性要素とを有する誘電体要素と、裏面と、前記誘電体要素と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面と、該表面において露出し、かつ前記第１のマイクロ電子素子の縁（edge）を越えたところで突出している複数のコンタクトとを有する第２のマイクロ電子素子と、誘電体要素に取り付けられ、かつ第１の開口部と第２の開口部との間に少なくとも部分的に配置され、第１のマイクロ電子素子と第２のマイクロ電子素子との少なくとも一方にある１つ以上のコンタクトと電気的に接続されている導電性プレーン（conductive plane、平面的導体）とを備えている。導電性プレーン全体を第１の開口部と第２の開口部との間に配置することができる。導電性プレーンは電源プレーン又はグラウンドプレーンとすることができる。導電性電位プレーンの一部は、第１の開口部及び第２の開口部の外縁を越えた場所にまで延びていてもよい。この導電性プレーンは、互いに間隔を置いた少なくとも２つのプレーン部分を含むことができる。２つのプレーン部分は、第１のマイクロ電子素子と第２のマイクロ電子素子との少なくとも一方にある少なくとも幾つかの電源コンタクトに電気的に接続された電源プレーン部分と、第１のマイクロ電子素子又は第２のマイクロ電子素子のうちの１つ以上のコンタクトに電気的に接続されたグラウンドプレーン部分とを含むことができる。導電性プレーンは、第１のマイクロ電子素子の１つ以上のコンタクトに電気的に接続することができる。導電性プレーンは、第２のマイクロ電子素子の１つ以上のコンタクトに電気的に接続することができる。
別の実施の形態では、マイクロ電子アセンブリが、対向する第１の面及び第２の面と、該両面間に延びている第１の開口部及び第２の開口部とを有する誘電体要素であって、その上に複数の導電性要素を更に有する誘電体要素と、裏面と、前記誘電体要素と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面と、該表面において露出し、かつ前記第１のマイクロ電子素子の縁を越えたところで突出している複数のコンタクトとを有する第２のマイクロ電子素子と、前記マイクロ電子素子のうちの１つ以上に接続され、前記第１の開口部又は前記第２の開口部のうちの１つ以上を通じて前記誘電体要素上の前記導電性要素のうちの幾つかへと延びている信号リード線と、前記第１の開口部を通じて延びており、前記第１のマイクロ電子素子のコンタクトに接続される１つ以上のジャンパリード線であって、１つ以上の該ジャンパリード線が前記第２の開口部の上に架かり、かつ前記誘電体要素上の導電性要素に接続されている、１つ以上のジャンパリード線とを備えている。
更に別の実施の形態では、前記マイクロ電子アセンブリは、対向する第１の面及び第２の面と、該両面間に延びている第１の開口部及び第２の開口部とを有する誘電体要素であって、その上に複数の導電性要素を更に有する誘電体要素と、裏面と、前記誘電体要素と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面と、該表面において露出し、前記第１のマイクロ電子素子の縁を越えたところで突出している複数のコンタクトとを有する第２のマイクロ電子素子と、前記マイクロ電子素子のうちの１つ以上に接続され、前記第１の開口部又は前記第２の開口部のうちの１つ以上を通じて前記誘電体要素上の前記導電性要素のうちの幾つかへと延びている信号リード線と、前記第１の開口部又は前記第２の開口部のうちの少なくとも一方の上に架かり、前記誘電体要素上の導電素子に接続される１つ以上のジャンパリード線とを備えている。前記マイクロ電子アセンブリは、前記第１の開口部内に配置され、前記信号リード線及び前記１つ以上のジャンパリード線を覆う封止材（encapsulant）を更に備えていてもよい。前記ジャンパリード線は、前記第１の開口部の一方の側にある導電性要素から、前記第１の開口部を越え、前記第１の開口部と前記第２の開口部との間にある前記第２の面の部分を越え、前記第２の開口部を通じて、前記マイクロ電子素子のうちの１つへと延びている延長されたジャンパリード線を更に備えていてもよい。前記第１の開口部及び前記第２の開口部は細長い形状であり、互いに実質的に平行に延びているものとすることができる。前記誘電体要素上の前記導電性要素は、前記誘電体要素の前記第２の面において露出させることのできる端子を有している。
更なる実施の形態では、前記マイクロ電子アセンブリは、対向する第１の面及び第２の面と、該両面間に延びている１つ以上の開口部とを有する誘電体要素であって、その上に導電性要素を更に有する誘電体要素と、裏面と、前記誘電体要素の前記第１の面と向かい合っている表面と、第１の縁と、前記表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面とを有する第２のマイクロ電子素子であって、該第２のマイクロ電子素子の該表面の突出した部分が前記第１のマイクロ電子素子の前記第１の縁を越えたところで延び、該突出した部分が前記誘電体要素の前記第１の面から間隔を置いて位置し、前記表面の前記突出した部分において露出している複数のコンタクトを有する第２のマイクロ電子素子と、前記マイクロ電子素子のコンタクトから少なくとも１つの前記開口部を通じて前記導電性要素のうちの少なくとも幾つかへと延びているリード線と、前記第２のマイクロ電子素子の表面の前記突出した部分と、前記誘電体要素の前記第１の面との間に配置された第１の受動構成要素とを備えている。前記マイクロ電子アセンブリは、前記誘電体アセンブリの前記第２の面において、かつ前記２つの開口部間において露出した第２の受動構成要素を更に備えていてもよい。前記マイクロ電子アセンブリは、第１の受動構成要素から前記マイクロ電子アセンブリのうちの１つのコンタクトまで延びているリード線を更に備えていてもよい。前記誘電体要素は前記第２の面上に露出した複数の端子を含むことができ、各端子は回路基板に電気的に接続される。はんだボールが各端子を前記回路基板に接続することができる。銅ピラーが各端子を前記回路基板に接続することができる。各端子は前記第１のマイクロ電子素子に接続することができる。各端子は前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子に接続することができる。
本発明の一実施形態による積層型マイクロ電子アセンブリの立断面図である。 図１の積層型アセンブリの底面図である。 本発明の一実施形態におけるマイクロ電子アセンブリの一変形形態における結合素子間の接続を示す部分断面図である。 本発明の一実施形態におけるマイクロ電子アセンブリの一変形形態における結合素子間の接続を示す部分断面図である。 本発明の一実施形態におけるマイクロ電子アセンブリの一変形形態における結合素子間の接続を示す部分断面図である。 本発明の一実施形態におけるマイクロ電子アセンブリの一変形形態における結合素子間の接続を示す部分断面図である。 本発明の別の実施形態による積層型マイクロ電子アセンブリの立断面図である。 本発明の別の実施形態による積層型マイクロ電子アセンブリの立断面図である。 図４の積層型アセンブリの底面図である。 積層型マイクロ電子アセンブリの別の実施形態の概略的な断面図である。 積層型マイクロ電子アセンブリの更に別の実施形態の概略的な断面図である。 図７の積層型マイクロ電子アセンブリの底面図である。 本発明の別の実施形態による積層型マイクロ電子アセンブリの底面図である。 積層型マイクロ電子アセンブリの別の実施形態の概略的な断面図である。 図１０の積層型マイクロ電子アセンブリの底面図である。 本発明の別の実施形態による積層型マイクロ電子アセンブリの底面図である。 本発明の一実施形態によるシステムの概略図である。 回路基板に電気的に結合される積層型マイクロ電子アセンブリの一実施形態の概略的な断面図である。
図１を参照すると、本発明の一実施形態による積層型マイクロ電子アセンブリ１０は、第１のマイクロ電子素子１２と第２のマイクロ電子素子１４とを備えている。幾つかの実施形態では、第１のマイクロ電子素子１２及び第２のマイクロ電子素子１４を、半導体チップ、ウェハ等とすることができる。
第１のマイクロ電子素子１２は、表面１６と、表面から離れて位置する裏面１８と、表面と裏面との間に延びている第１の縁（edge）２７及び第２の縁（edge）２９とを有している。第１のマイクロ電子素子１２の表面１６は、第１の端部領域１５及び第２の端部領域１７と、第１の端部領域１５と第２の端部領域１７との間に位置する中心領域１３とを備えている。第１の端部領域１５は、中心領域１３と第１の縁２７との間に広がっており、第２の端部領域１７は、中心領域１３と第２の縁２９との間に広がっている。第１のマイクロ電子素子１２の表面１６において、電気的コンタクト２０が露出している。本開示においては、導電性要素が構造体の表面「において露出している」という表現は、その導電性要素が、該表面に垂直な方向において、該構造体の外側から表面に向かって移動する仮想的な点と接触できることを意味する。したがって、構造体の表面において露出している端子又は他の導電性要素は、このような表面から突出することができるか、このような表面と同一平面とすることができるか、又はこのような表面に対して凹状であり、構造体の孔若しくは窪みを通して露出することができる。第１のマイクロ電子素子１２のコンタクト２０は、中心領域１３内の表面１６において露出している。例えば、コンタクト２０を、第１の面１６の中心に隣接した１つ又は２つの平行な列として配置することができる。
第２のマイクロ電子素子１４は、表面２２と、表面から離れて位置する裏面２４と、表面と裏面との間に延びている第１の縁（edge）３５及び第２の縁（edge）３７とを有している。第２のマイクロ電子素子１４の表面２２は、第１の端部領域２１及び第２の端部領域２３と、第１の端部領域２１と第２の端部領域２３との間に位置する中心領域１９とを備えている。第１の端部領域２１は、中心領域１９と第１の縁３５との間に広がっており、第２の端部領域２３は、中心領域１９と第２の縁３７との間に広がっている。第２のマイクロ電子素子１４の表面２２において電気的コンタクト２６が露出している。第２のマイクロ電子素子１４のコンタクト２６は、中心領域１９内の表面２２において露出している。例えば、コンタクト２６を、第１の面２２の中心に隣接した１つ又は２つの平行な列として配置することができる。
図１に示しているように、第１のマイクロ電子素子１２及び第２のマイクロ電子素子１４は、互いに関連して積み重ねられている。幾つかの実施形態では、第２のマイクロ電子素子１４の表面２２と、第１のマイクロ電子素子１２の裏面１８とが、互いに向かい合っている。第２のマイクロ電子素子１４の第２の端部領域２３の少なくとも一部が、第１のマイクロ電子素子１２の第２の端部領域１７の少なくとも一部と重なっている。第２のマイクロ電子素子１４の中心領域１９の少なくとも一部が、第１のマイクロ電子素子１２の第２の縁２９を越えたところ（beyond）で突出している。したがって、第２のマイクロ電子素子１４のコンタクト２６は、第１のマイクロ電子素子１２の第２の縁２９を越えた位置に、つまり第２の縁２９の外側に置かれている。
マイクロ電子アセンブリ１０は、対向している（oppositely-facing）第１の面３２及び第２の面３４を有する誘電体要素３０を更に備えている。図１には、１つの誘電体要素３０しか示していないが、マイクロ電子アセンブリ１０は、２つ以上の誘電体要素を備えていてもよい。誘電体要素３０の第１の面３２において、１つ以上の導電性要素又は端子３６が露出している。少なくとも幾つかの端子３６を、第１のマイクロ電子素子１２及び／又は第２のマイクロ電子素子１４に対して移動可能とすることができる。
誘電体要素３０は、１つ以上の開口部を更に備えることができる。図１に示す実施形態では、誘電体要素３０は、第１のマイクロ電子素子１２の中心領域１３と実質的に位置合せされた第１の開口部３３と、第２のマイクロ電子素子１４の中心領域１９と実質的に位置合せされた第２の開口部３９とを備えており、それにより、コンタクト２０及び２６に対するアクセスが可能である。
図１に示すように、誘電体要素３０は、第１のマイクロ電子素子１２の第１の縁２７及び第２のマイクロ電子素子１４の第１の縁３５を越えて広がっているものとすることができる。誘電体要素３０の第２の面３４を、第１のマイクロ電子素子１２の表面１６と並べて置くことができる。誘電体要素３０は、任意の適切な誘電体材料から部分的に又は全体的に作ることができる。例えば、誘電体要素３０は、ポリイミド、ＢＴ樹脂、又はテープ自動結合（tape automated bonding）（「ＴＡＢ」）テープを作るために一般に使用される他の誘電体材料の層等の可撓性材料の層を含むことができる。あるいは、誘電体要素３０は、Ｆｒ−４基板又はＦｒ−５基板等、繊維補強エポキシの厚い層等の比較的剛性の板状材料を含むことができる。用いる材料に関らず、誘電体要素３０は、誘電体材料の単層又は複数の層を含むことができる。
誘電体要素３０はまた、第１の面３２において露出している導電性要素４０と導電性トレース４２とを備えることができる。導電性トレース４２は、導電性要素４０を端子３６に電気的に接続する。
接着剤層等のスペーサ層３１を、第２のマイクロ電子素子１４の第１の端部領域２１と誘電体要素３０の一部との間に配置することができる。スペーサ層３１が接着剤を含む場合には、接着剤は、第２のマイクロ電子素子１４を誘電体要素３０に取り付けるすることができる。第２のマイクロ電子素子１４の第２の端部領域２３と第１のマイクロ電子素子１２の第２の端部領域１７との間に、別のスペーサ層６０を配置することができる。このスペーサ層６０は、第１のマイクロ電子素子１２及び第２のマイクロ電子素子１４を合わせて結合する接着剤を含むことができる。この場合、スペーサ層６０を、ダイアタッチ（die-attach）接着剤から部分的に又は全体的に作ることができ、シリコーンエラストマ等の低弾性率材料から構成することができる。しかし、２つのマイクロ電子素子１２及び１４が同じ材料から形成された従来の半導体チップである場合には、マイクロ電子素子が、温度変化に応じて一斉に膨張し収縮する傾向があるため、スペーサ層６０を、高弾性率接着剤又ははんだの薄層から全体的に又は部分的に作ることができる。用いる材料に関らず、スペーサ層３１及び６０のそれぞれは、単層又は複数の層を含むことができる。
図１及び図２に示しているように、電気的接続部又はリード線７０が、第１のマイクロ電子素子１２のコンタクト２０を幾つかの導電性要素４０に電気的に接続する。電気的接続７０は、複数のワイヤボンド（wire bond）７２、７４を含むことができる。ワイヤボンド７２、７４は、第１の開口部３３を通じて延びており、互いに対して実質的に平行となるように方向づけされている。ワイヤボンド７２及び７４のそれぞれは、コンタクト２０を、誘電体要素の対応する導電性要素４０に電気的に接続する。本実施形態による多重ワイヤボンド構造は、接続されたコンタクト間を電流が流れるための追加の経路を提供することにより、ワイヤボンド接続のインダクタンスを実質的に低下させることができる。
別の電気的接続部又はリード線５０が、第２のマイクロ電子素子１４のコンタクト２６を幾つかの導電性要素４０に電気的に接続する。電気的接続部５０は複数のワイヤボンド５２、５４を含むことができる。ワイヤボンド５２、５４は、第２の開口部３９を通じて延びており、互いに対して実質的に平行となるように方向づけされている。ワイヤボンド５２及び５４のそれぞれが、コンタクト２６を誘電体要素３０の対応する素子４０に電気的に接続する。本実施形態による多重ボンドワイヤ構造は、接続されたコンタクト間を電流が流れるための追加の経路を提供することにより、ワイヤボンド接続のインダクタンスを実質的に低下させることができる。
図２Ａに示すように、電気的接続部７０において、第１のボンドワイヤ５２はチップコンタクト２０と冶金学的に接合される端部５２Ａと、導電性要素４０と冶金学的に接合される別の端部（図示せず）とを有することができる。例えば、ボンドワイヤは、超音波エネルギー、熱又はその両方を用いてコンタクトに溶接し、コンタクトとの冶金学的接合又は結合を形成することのできる金等の金属を含むことができる。対照的に、第２のボンドワイヤ５４は、第１のボンドワイヤ５２の端部５２Ａに冶金学的に結合される一方の端部５４Ａと、第１のボンドワイヤ５２の端部に冶金学的に結合される他方の端部（図示せず）とを有することができる。
第２のボンドワイヤ５４は、第１のボンドワイヤ５２が冶金学的に結合される導電性要素１４０に接触する必要はない。代わりに、特定の実施形態では、第２のボンドワイヤ５４の端部５４Ａは、第２のボンドワイヤが第２のボンドワイヤの少なくとも１つの端部においてコンタクトと接触しないようにして、第１のボンドワイヤ５２の端部５２Ａに冶金学的に結合することができ、いずれの端部においてもコンタクトと接触させないこともできる。
各ボンドワイヤ５２、５４の端部５２Ａ、５４Ａはワイヤボンディングプロセスにおいて形成されるボールを含むことができる。ワイヤボンディングツールは通常、ツールのスプールから先端まで、金ワイヤの先端を進めることによって動作する。処理の一例において、ツールが第１のコンタクト、例えば、チップコンタクト２０において第１のワイヤボンドを形成するための所定の位置にあるとき、そのツールは、ワイヤの先端が溶融してボールを形成するまで、ワイヤに超音波エネルギー、熱又はその両方を加えることができる。その後、加熱されたボールはコンタクトの表面と冶金学的に結合する。その後、ワイヤボンディングツールの先端が第１のコンタクトから離れるように動くとき、ボールはコンタクトに結合されたままとなり、その間、そのコンタクトと第２のコンタクトとの間のボンドワイヤの長さが繰り出される。その後、ワイヤボンディングツールは、ワイヤの第２の端部を第２のコンタクトに取り付けることができ、その端部において第２のコンタクトとの冶金学的な接合を形成する。
その後、上記のプロセスを、幾分異なるように繰り返して、第２のボンドワイヤを形成することができる。この場合、ワイヤボンディングツールを所定の位置に動かすことができ、その後、ワイヤボンディングツールを用いてワイヤの先端を加熱してボールを形成することができ、そして、ボールは、第２のボンドワイヤの端部５４Ａを第１のボンドワイヤの端部５２Ａに冶金学的に接合する。その後、ワイヤボンディングツールは、ボンドワイヤの他端を第１のボンドワイヤの第２の端部に取り付けることができ、その端部において少なくとも第１のボンドワイヤとの冶金学的接合部を形成する。
導電性要素５２、５４のうちの幾つかは信号、すなわち経時的に変化し、通常は情報を伝達する電圧又は電流を搬送することができる。例えば、限定はしないが、経時的に変化し、状態、変化、測定値、クロック若しくはタイミング入力、又は制御若しくはフィードバック入力を表す電圧又は電流が、信号の幾つかの例である。導電性要素５２、５４のうちの他の導電性要素は、グラウンド又は電源電圧への接続を与えることができる。グラウンド又は電源電圧への接続は通常、回路の動作対象の周波数にわたって経時的に少なくとも極めて安定している電圧を与える。それぞれのコンタクトペア間の二重ワイヤボンド接続又は多重ワイヤボンド接続は、それらの接続がグラウンド又は電源電圧への接続であるときに特に有益な場合がある。一例では、二重ワイヤ接続７２、７４及び５２、５４は、それぞれのマイクロ電子素子１２、１４を誘電体要素３０上のグラウンド端子に接続することができる。同様に、二重ワイヤ接続７２Ａ、７４Ａ及び５２Ａ、５４Ａは、それぞれのマイクロ電子素子を誘電体要素上の電源端子に接続することができる（図示していない回路パネルを通して電源に更に相互接続される）。グラウンド端子又は電源端子へのこれらの接続においてワイヤボンドの数を増やすと、グラウンド及び電源回路内のインダクタンスを低減することができ、それにより、システム内のノイズを低減するのを助けることができる。
この実施形態による、多重ボンドワイヤ構造及び方法の別の考えられる利点は、ボンドワイヤを、チップ又は基板上のボンドパッドのようなコンタクトに取り付けるための面積が制限される場合に、インダクタンスを下げることである。チップの中には、特に高いコンタクト密度及びファインピッチを有するものもある。そのようなチップ上のボンドパッドの面積は、極めて限られている。第２のボンドワイヤが、第１のボンドワイヤの端部に取り付けられるものの、それ自体がコンタクトと接触しない端部を有する構造は、ボンドパッドのサイズの拡大が必要なく、二重ボンドワイヤ構造又は多重ボンドワイヤ構造を達成することができる。したがって、図２Ａに関して説明したような多重ボンドワイヤ構造は、ファインピッチで配列されるコンタクト、又は面積の小さいコンタクトへのワイヤボンド接続を形成する場合であっても達成することができる。
さらに、高密度の幾つかのマイクロ電子素子は、大きな入力速度及び出力速度、すなわち信号がチップ上に、又はチップから送られる高い周波数も有する。十分に高い周波数では、接続のインダクタンスが著しく増加する可能性がある。この実施形態による多重ボンドワイヤ構造は、接続されたコンタクト間に電流が流れるための付加的な経路を与えることによって、グラウンド、電源又は信号送信に用いられるワイヤボンド接続のインダクタンスを著しく小さくすることができる。
図２Ｂは、第１のボンドワイヤ５１と第２のボンドワイヤ５３との間の、その端部における接続を示している。図４に示すように、ボンドワイヤの第１の端部において、ボール５１Ａ及び５３Ａを互いに冶金学的に接合することができるが、第２のワイヤ５３のボールはコンタクト２０と接触しないことになる。第２のコンタクト４０におけるボンドワイヤの第２の端部５１Ｂ、５３Ｂでは、第２の端部５１Ｂ、５３Ｂにおいて形成されるボールを有することなくワイヤ間に電気的接続を形成することができる。この場合、コンタクト２０、４０のうちの一方は、チップの表面において露出するチップコンタクトとすることができ、コンタクト２０、４０のうちの他方は基板の表面において露出する基板コンタクトとすることができる。図２Ｂにおいて更に示されるように、第２のワイヤボンドの第２の端部５３Ｂは、５１Ｂにおいて第１のボンドワイヤと接合され、第２のボンドワイヤはコンタクト４０と接触していない。
図２Ｃは、そのような実施形態（図２Ｂ）の変形形態を示している。この実施形態において、第１のボンドワイヤ５５が、第１のコンタクト２０に接合されるボール端部５５Ａを有する。第２のボンドワイヤ５７のワイヤ端部５７Ｂは、第１のコンタクト２０の上方で第１のボンドワイヤのボール端部５５Ａに冶金学的に接合される。さらに、第２のコンタクト４０では、第２のボンドワイヤ５７のボール端部５７Ａが、第１のボンドワイヤ５５のワイヤ端部５５Ｂに冶金学的に接合される。必要に応じて、コンタクトのペア間に電流が流れるための並列の電気経路を与えるようにするために、このようにして他のボンドワイヤに冶金学的に接合される更に多くの数のボンドワイヤを用いることができる。
図２Ｄは、ボンドワイヤに代えてボンドリボン４１が用いられる電気的接続を示しており、ボンドリボン４１は、コンタクトのうちの１つ（例えば、コンタクト２０）に冶金学的に接合される第１の端部４３を有する。ボンドワイヤ４１は、別のコンタクト４０に冶金学的に接合される中央部分４５を有し、ボンドリボンの第１の端部４３に接合される第２の端部４７を有する。ボンドリボンの第１の端部４３と第２の端部４７との間の接合部は、第１の端部が接合されるコンタクト２０に第２の端部４７が接触しないようにすることができる。あるいは、１つの変形形態（図示せず）では、第２の端部４７は、第１の端部４３が接合される同じコンタクト２０と接触するか、又は直接接合することができる。コンタクトのうちの１つ、例えば、コンタクト２０、４０のうちの１つは基板コンタクトとすることができ、コンタクト２０、４０のうちの他方のコンタクトはチップコンタクトとすることができる。代替的には、コンタクト２０、４０の両方を、基板の表面上に露出する基板コンタクトとすることができるか、又は両方のコンタクト２０、４０をチップの表面上に露出するチップコンタクトとすることができる。
図１に更に示すように、マイクロ電子アセンブリ１０は、第１の封止材（encapsulant）８０及び第２の封止材８２も含むことができる。第１の封止材８０は、電気的接続部７０と、誘電体要素３０の第１の開口部３３とを覆う。第２の封止材８２は、電気的接続部７０と、誘電体要素３０の第２の開口部３９とを覆う。
マイクロ電子アセンブリ１０は、はんだボール８１のような複数の接合ユニットを更に含むことができる。はんだボール８１は端子３６に取り付けられ、それゆえ、素子４０、リード線５０及び７０、並びにコンタクト２０及び２６のうちの少なくとも幾つかに電気的に相互接続される。
図３に示しているように、第１の開口部５３３と第２の開口部５３９との間の誘電体要素５３０の第１の面５３２に、複数の受動回路素子、すなわち「受動素子（passive）」５９０Ａを配置するか又は取り付けることができる。受動素子５９０Ａはコンデンサ、抵抗器、インダクタ等とすることができる。１つ又は複数の受動素子は、誘電体要素上の１つ又は複数の導電性要素と、又は一方若しくは両方のマイクロ電子素子の１つ以上のコンタクト５２０、５２６と電気的に相互接続することができる。１つ以上の受動素子は、マイクロ電子素子コンタクト５２０又は５２６と、かつ誘電体要素のコンタクト５４０と電気的に相互接続することができる。それとは別に、又はそれに加えて、誘電体要素５３０の第２の面５３４と、第２のマイクロ電子素子５１４の表面５２２との間に複数の受動素子５９０Ｂを配置することができる。これらの受動素子５９０Ｂは、受動素子５９０Ａの場合と同様に、マイクロ電子素子５１２、５１４のうちのいずれか１つ若しくは全てに、又は誘電体要素５３０に電気的に相互接続することができる。特定の実施形態では、受動素子５９０Ａ又は５９０Ｂのうちの少なくとも幾つかはデカップリングコンデンサ（decoupling capacitor）であり、一例では、マイクロ電子素子５１２若しくは５１４、誘電体要素５３０又は両方の「電源」コンタクトに接続することができ、そのコンタクトを通して電源からの電力がマイクロ電子素子に入力される。
図４〜図６は、図１に示した実施形態の変形形態を示している。この変形形態では、誘電体要素６３０は複数の開口部を含む。図５は４つの開口部を有する誘電体要素６３０を示しているが、誘電体要素６３０は、それよりも多くの又は少ない開口部を含んでいてもよい。図５に示した具体的な実施形態では、誘電体要素６３０は２つの開口部６３３ａ及び６３３ｂを含み、それらの開口部は積層型マイクロ電子アセンブリ６００の第１の方向６６２において互いに実質的に位置合わせすることができる。開口部６３３ａ及び６３３ｂは類似の形状及び寸法を有することができるか、又は異なる寸法若しくは形状を有することができる。例えば、図１３に示す開口部６３３ａ及び６３３ｂはそれぞれ、実質的に長方形の断面と、実質的に類似の寸法とを有する。開口部の形状に関係なく、開口部６３３ａ及び６３３ｂ内で、第１のマイクロ電子素子６１２のコンタクト６２０が露出している。
誘電体要素６３０は、開口部６３９ａ及び６３９ｂを更に有することができ、第２のマイクロ電子素子６１４のコンタクト６２６がそれらの開口部内で露出することができる。開口部６３９ａ及び６３９ｂも互いに実質的に位置合わせすることができる。図５に示した実施形態では、開口部６３９ａは開口部６３９ｂよりも大きく、いずれの開口部も実質的に長方形の形状を有する。
積層型マイクロ電子アセンブリ６００は、複数のトレースを有している。１つの具体的な実施形態では、導電性トレース６４２ａが開口部６３３ａと６３３ｂとの間の誘電体要素の面６３２に沿った方向に延びているものとすることができる。一実施形態では、トレース６４２ａは誘電体要素６３０の場所６３６まで延びた長さを有することができ、それらの場所は、トレースの長さの方向において開口部６３３ａの縁６６４ａ、６６４ｂを越えている。図５に示しているように、誘電体要素６３０の端子６３６等の導電性構造をトレース６４２ａによって相互に接続することができる。別のトレース６４２ｂを開口部６３９ａと６３９ｂとの間に配置することができ、開口部６３９ａ及び６３９ｂの縁６６８ａ、６６８ｂを越えた場所まで延びた長さを有することができる。誘電体要素６３０の端子６３６等の他の導電性構造をトレース６４２ｂによって相互に接続することができる。
積層型マイクロ電子アセンブリ６００は、信号を送信する複数の導電性要素、例えば、信号リード線を有し、信号リード線はワイヤボンド又は他の適切な構造とすることができる。図４に示す実施形態では、信号リード線６５２は開口部６３３ａを通って延びており、第１のマイクロ電子素子６１４のコンタクト６２０と、開口部６３３ａに隣接する基板コンタクト６５２とを電気的に接続する。別の信号リード線６５４が開口部６３３ａを通って延びており、第１のマイクロ電子素子６１２のコンタクト６２０と、開口部６３３ａに隣接する基板コンタクト６４０とを相互接続する。図５に示されるように、別の信号リード線６５６が、第１のマイクロ電子素子のコンタクト６２０と、開口部６３９ａに隣接する基板コンタクト６４０とを電気的に接続する。信号リード線６５６は開口部６３９ａの幅を越えて延びている。
第２のマイクロ電子素子６１４のコンタクト６２６に接続される信号リード線６７２は、開口部６３３ｂの幅を越えて延びており、開口部６３３ｂの遠方の縁を越えて基板コンタクト６４０に電気的に接続されている。別の信号リード線６７４が開口部６３９ａを通って延びており、第２のマイクロ電子素子６１４のコンタクト６２６と、開口部６３９ｂに隣接する誘電体要素の中央部分内の基板コンタクト６４０とを相互接続する。同様に、信号リード線６７６は開口部６３９ａを通って延びており、第２のマイクロ電子素子６１４のコンタクト６２６と、開口部６３９ｂに隣接する基板コンタクト６４０とを電気的に接続する。
図５及び図６に示すように、積層型マイクロ電子アセンブリ６００は、開口部６３９ａの幅を越えて延び、開口部６３９の両側に配置された２つの基板コンタクト６４０を相互接続する信号リード線６７８を更に含むことができる。別の信号リード線６７９が開口部６３３ａ又は６３３ｂの幅を越えて延び、そのような開口部６３３ａ又は６３３ｂの両側に位置する２つの基板コンタクト６４０を相互接続する。封止材により、全ての信号リード線及び開口部６３３ａ、６３３ｂ、６３９ａ及び６３９ｂを覆うことができる。
図７及び図８は、図１に示した実施形態の変形形態を示している。この変形形態では、積層型マイクロ電子アセンブリ７００は、誘電体要素７３０の第１の面７３２上に配置された導電性グラウンド及び／又は電源プレーン７９０（すなわち、基準電位に接続するための金属プレーン）を有している。あるいは、導電性プレーン（conductive plane）７９０は、誘電体要素７３０の第２の面７３４上に配置することもできる。開口部７３３を通じて延びている１つ以上のワイヤボンド７５２は、第１のマイクロ電子素子７１２のコンタクト７２０をグラウンド及び／又は電源プレーン３９０と電気的に接続することができる。封止材７８０が開口部７３３を覆うことができる。同様に、開口部７３９を通じて延びている１つ以上のワイヤボンド７６２は、第２のマイクロ電子素子７１４のコンタクト７２６をグラウンド及び／又は電源プレーン７９０と電気的に接続することができる。封止材７８２が開口部７３９を覆うことができる。グラウンド及び／又は電源プレーン７９０は、誘電体要素７３０の２つの開口部７３３と７３９との間に配置することができる。プレーン７９０の少なくとも一部は、封止材７８０及び７８２にまで延びていてもよい。一実施形態では、導電性グラウンド及び／又は電源プレーン７９０は、図８に示すようなモノリシック構造とすることができる。
マイクロ電子アセンブリ７００は、導電性プレーン７９０に電気的に接続された受動素子７９２を更に有していてもよい。詳細には、受動素子７９２は、導電性プレーン７９０に取り付けられる電極を有することができる。受動素子７９２は、１つ以上のコンデンサ、抵抗器、インダクタ等とすることができる。例えば、受動素子７９２は、一定の出力電圧を実効的に保持するための１つ以上のデカップリングコンデンサとすることができる。１つの具体的な実施形態では、デカップリングコンデンサは、導電性プレーン７９０に取り付けられる電極と、導電性プレーンから離れて露出した電極とを有することができる。デカップリングコンデンサは、電気エネルギーを蓄積することができ、突然電圧が降下した場合には、一定の出力電圧を保持するために必要な電流にエネルギーを与えることができる。
マイクロ電子アセンブリ７００は、それに加えて、又はその代わりに、一方の電極が導電性プレーン７９０に接続され、別の電極が基板上の導電性パッド７９５に接続された受動素子７９３を有していてもよい。トレース７９７が、パッド７９５から延びて、端子７４０に接続されることができる。例えば、端子７４０は、導電性プレーンがグラウンドに接続されるグラウンドプレーンとして用いられる際に、電源に接続するために用いることができる。あるいは、パッド７９５又はトレース７９７は、別の金属層へのビアに、又は導電性プレーンが配置された面７３２から離れた誘電体要素の面上の導電性機構に接続されることができる。
図９に示すように、グラウンド及び／又は電源プレーン７９０は、誘電体材料８３０の面に沿って間隔を置いた２つ以上の別々のプレーン部分とすることができる。電源プレーン部分又はグラウンドプレーン部分のうちの１つ以上が、図９において上述したように、第１のマイクロ電子素子又は第２のマイクロ電子素子の１つ以上のコンタクトと、誘電体材料上の１つ以上のコンタクトとを相互接続するために露出することができる。図９に示した実施形態では、グラウンド及び／又は電源プレーン７９０は、２つの別々の部分７９０Ａ及び７９０Ｂを有している。部分７９０Ａ及び７９０Ｂのうちの一方を電源プレーン部分とすることができ、他方をグラウンドプレーン部分とすることができる。別の例では、両方の部分７９０Ａ、７９０Ｂが、例えば、同じ又は異なる電圧にある２つ以上の電源入力と接続するための電源プレーン部分とすることができる。別の例では、両方の部分７９０Ａ及び７９０Ｂをグラウンドプレーン部分とすることができる。
図９に更に示しているように、二重ワイヤボンド７５２Ａ及び７５２Ｂが、第１のマイクロ電子素子７１２又は第２のマイクロ電子素子７１４のコンタクト７２０と、グラウンド及び／又は電源プレーン７９０との間を接続することができる。二重ワイヤボンドは、図２Ａ〜図２Ｄを参照して説明したように構成することができる。ワイヤボンド７５２Ａ及び７５２Ｂは、グラウンド及び／又は電源プレーン７９０の異なった場所において接続することができる。あるいは、ワイヤボンド７５１Ａ及び７５１Ｂは、グラウンド及び／又は電源プレーン７９０の単一の場所において接続することができる。
図１０及び図１１は、図７及び図８に示した実施形態の変形形態を示している。この変形形態では、積層型マイクロ電子アセンブリ８００は、誘電体要素８３０上の中央に位置する導電性グラウンド及び／又は電源プレーン８９０（すなわち、電位プレーン）を有している。グラウンド及び／又は電源プレーン８９０は、具体的には、誘電体要素８３０の第１の面８３２に取り付けられている。グラウンド及び／又は電源プレーン８９０の中央部分８９２が、誘電体要素８３０の開口部８３３と８３９との間に配置されている。グラウンド及び／又は電源プレーン８９０は、中央部分８９２に隣接する第１の端部８９４及び第２の端部８９６をも有している。グラウンド及び／又は電源プレーンの第１の端部８９４及び第２の端部８９６は、開口部８３３及び８３９の境界を越えて延びている。したがって、グラウンド及び／又は電源プレーン８９０は、開口部８３３及び８３９を取り囲むことができる。１つ以上のワイヤボンド８５２が、グラウンド又は電源プレーン８９０を、第１のマイクロ電子素子８１２の１つ以上のコンタクト８２０へと電気的に接続することができる。同様に、１つ以上のワイヤボンド８７２が、グラウンド又は電源プレーン８９０を、第２のマイクロ電子素子８１４の１つ以上のコンタクト８２６へと電気的に接続することができる。図１１に示しているように、グラウンド又は電源プレーン８９０をモノリシック構造とすることができる。
マイクロ電子アセンブリ８００は、１つ以上の受動素子８７１及び８７３を有していてもよい。受動素子８７１は、一方の電極が導電性プレーン８９０に取り付けられ、別の電極がパッド８７３に接続されたコンデンサとすることができる。パッドは、図７を参照して既に説明したように更に電気的に接続することができる。
受動素子８７３は、第１のパッド８８３に電気的に接続された１つの電極と、第２のパッド８８５に電気的に接続された別の電極とを有することができる。第１のトレース８８９が、第１のパッド８８３を導電性プレーン８９０と導通可能に接続することができる。第２のトレース８９１が、第２のパッド８８５を、誘電体要素上の端子と、ワイヤボンド（図示せず）などを通してマイクロ電子素子に更に接続されるコンタクトとのいずれか又は両方に接続することができる。
グラウンド又は電源プレーンは、図１２に示しているように、誘電体要素８３０の面に沿って互いに間隔を置いて位置する別個のプレーン部分とすることができる。図１２に示した実施形態では、グラウンド又は電源プレーン８９０は、互いに間隔を置いて位置する２つの別個のプレーン部分８９０Ａ及び８９０Ｂを有しており、１つのプレーン部分は電源に接続するための電源プレーンであり、別のプレーン部分は、例えば、それらのプレーン部分とアセンブリに接続されることになる回路パネル（図示せず）との間の電気的接続を通してグラウンドに接続するためのグラウンドプレーンである。本実施形態では、受動素子８９５はコンデンサとすることができる。そのような場合、受動素子８９５は、コンデンサ電極が電源プレーンとグラウンドプレーンとの間に電気的に接続されるように、プレーン部分８９０Ａ（例えば、電源）に取り付けられる電極と、プレーン部分８９０Ｂ（例えば、グラウンド）に取り付けられる別の電極とを有することができる。
上述したマイクロ電子アセンブリを、図１３に示しているように、さまざまな電子システムの構築に利用することができる。例えば、本発明の更なる実施形態によるシステム１１００は、他の電子コンポーネント１１０８及び１１１０とともに、上述したようなマイクロ電子アセンブリ１１０６を備えている。図示した例では、コンポーネント１１０８は半導体チップであり、コンポーネント１１１０はディスプレイスクリーンであるが、他の任意のコンポーネントを使用することもできる。当然ながら、例示を明確にするために図１３には２つの追加のコンポーネントしか示していないが、本システムは、任意の数のこうしたコンポーネントを備えることができる。マイクロ電子アセンブリ１１０６を、上述したアセンブリのうちの任意のものとすることができる。更なる変形例では、任意の数のこのようなマイクロ電子アセンブリを使用することができる。マイクロ電子アセンブリ１１０６並びにコンポーネント１１０８及び１１１０は、破線で概略的に示した共通ハウジング９０１に設けられ、所望の回路を形成するために必要に応じて互いに電気的に相互接続される。図示した例示的なシステムでは、システムは、フレキシブルプリント回路基板等の回路パネル１１０２を備えており、この回路パネルは、コンポーネントを互いに相互接続する複数の導体１１０４を備えており、それらのうちの１つのみを図１３に示している。しかし、これは単に例示的なものであり、電気的接続を行うために任意の適切な構造を使用することができる。ハウジング９０１は、例えば携帯電話又は携帯情報端末において使用可能なタイプの携帯型ハウジングとして示されており、スクリーン１１１０は、ハウジングの表面において露出している。構造体１１０６が、撮像チップ等の感光素子を備えている場合には、構造体に光を向けるためにレンズ１１１１又は他の光学素子をも設けることができる。この場合もまた、図１３に示す簡略化したシステムは単に例示的なものであり、デスクトップコンピュータ、ルータ等、固定構造体として一般にみなされるシステムを含む他のシステムを、上述した構造体を用いて製造することができる。
図１４に示しているように、上記のマイクロ電子アセンブリのいずれかを回路パネル又は回路基板１２００に電気的に接続することができる。例えば、マイクロ電子アセンブリ１０は、はんだボール８１又は銅ピラー等の複数の接合部を含むことができる。はんだボール８１は、マイクロ電子アセンブリ１０を回路パネル１２００に電気的に接続する。図１４には、マイクロ電子アセンブリ１０を回路パネル１２００に接続するはんだボール８１のみを示しているが、任意の導電性要素が回路パネル１２００とマイクロ電子アセンブリ１０とを相互接続できると考えられる。１つ以上の導電性要素又は端子１２０２が、回路パネル１２００の第１の面１２０４において露出している。回路パネル１２００の第１の面１２０４は、はんだボール８１に面している。はんだボール８１が端子１２０２に取り付けられ、それゆえ、回路パネル１２００内の回路のうちの少なくとも幾つかに電気的に相互接続される。
本発明について、特定の実施形態を参照しながら本明細書にて説明してきたが、これらの実施形態は本発明の原理及び応用形態を例示しているにすぎないことを理解されたい。それゆえ、添付の特許請求の範囲によって定められるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができることと、他の構成を考案することができることとを理解されたい。
種々の従属請求項及びそれら従属請求項に記載の特徴は、独立請求項において提示されたものとは異なる方法において組み合わせることができることを理解されたい。また、個々の実施形態との関連で説明された特徴は、記述される実施形態のうちの他の実施形態と共用できることも理解されよう。

Claims (60)

  1. 対向する第１の面及び第２の面と、該両面間に延びている第１の開口部及び第２の開口部とを有する誘電体要素であって、その上に複数の導電性要素を更に有する誘電体要素と、
    裏面と、前記誘電体要素と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、
    裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面と、該表面において露出し、かつ前記第１のマイクロ電子素子の縁を越えたところで突出している複数のコンタクトとを有する第２のマイクロ電子素子と、
    １つ以上の前記マイクロ電子素子に接続され、前記第１の開口部を通じて前記誘電体要素上の前記導電性要素のうちの幾つかへと延びている信号リード線と、
    前記誘電体要素に取り付けられ、前記第１の開口部と前記第２の開口部との間に少なくとも部分的に配置され、前記第１のマイクロ電子素子と前記第２のマイクロ電子素子との少なくとも一方にある１つ以上のコンタクトと電気的に接続される導電性プレーンと
    を備えたマイクロ電子アセンブリ。
  2. 前記導電性プレーン全体が、前記第１の開口部と前記第２の開口部との間に配置されている、請求項１に記載のマイクロ電子アセンブリ。
  3. 前記導電性プレーンが電源プレーンである、請求項１に記載のマイクロ電子アセンブリ。
  4. 前記導電性プレーンがグラウンドプレーンである、請求項１に記載のマイクロ電子アセンブリ。
  5. 前記導電性プレーンの一部が、前記第１の開口部及び前記第２の開口部の外縁を越えた位置にまで延びている、請求項１に記載のマイクロ電子アセンブリ。
  6. 前記導電性プレーンが、互いに間隔を置いて位置する少なくとも２つのプレーン部分を有している、請求項１に記載のマイクロ電子アセンブリ。
  7. 前記少なくとも２つのプレーン部分が、
    前記第１のマイクロ電子素子と前記第２のマイクロ電子素子との少なくとも一方にある少なくとも幾つかの電源コンタクトに電気的に接続される電源プレーン部分と、
    前記第１のマイクロ電子素子又は前記第２のマイクロ電子素子にある１つ以上のコンタクトに電気的に接続されるグラウンドプレーン部分と
    を有している、請求項６に記載のマイクロ電子アセンブリ。
  8. 前記導電性プレーンが、前記第１のマイクロ電子素子の１つ以上のコンタクトに電気的に接続されている、請求項１に記載のマイクロ電子アセンブリ。
  9. 前記導電性プレーンが、前記第２のマイクロ電子素子の１つ以上のコンタクトに電気的に接続されている、請求項１に記載のマイクロ電子アセンブリ。
  10. 前記導電性プレーンと、前記第１のマイクロ電子素子と前記第２のマイクロ電子素子との少なくとも一方にあるコンタクトとの間に接続された二重ワイヤボンドを更に備えている請求項１に記載のマイクロ電子アセンブリ。
  11. 前記誘電体アセンブリの前記第２の面において、かつ前記第１の開口部と前記第２の開口部との間において露出した少なくとも１つの受動構成要素を更に備えている請求項１に記載のマイクロ電子アセンブリ。
  12. 少なくとも１つの前記受動構成要素が、前記第１のマイクロ電子素子に電気的に接続されている、請求項１１に記載のマイクロ電子アセンブリ。
  13. 少なくとも１つの前記受動構成要素が、前記第１のマイクロ電子素子及び前記第２のマイクロ電子素子に電気的に接続されている、請求項１２に記載のマイクロ電子アセンブリ。
  14. 少なくとも１つの前記受動構成要素が、前記導電性プレーンに取り付けられ、かつ電気的に接続された電極を有している、請求項１１に記載のマイクロ電子アセンブリ。
  15. 少なくとも１つの前記受動構成要素が、前記導電性プレーンから離れた第２の電極を有するコンデンサである、請求項１４に記載のマイクロ電子アセンブリ。
  16. 少なくとも１つの前記受動構成要素が少なくとも１つのコンデンサを含み、該コンデンサは、電源又はグラウンドに接続するための導電性端子に接続される電極を有する、請求項１１に記載のマイクロ電子アセンブリ。
  17. 前記導電性プレーンが第１の導電性プレーンであり、
    電源及びグラウンドにそれぞれ接続するための、前記誘電体要素の前記第２の面の上にある第２の導電性プレーンと、
    前記第１の導電性プレーン及び前記第２の導電性プレーンにそれぞれ電気的に接続される第１の電極及び第２の電極を有する少なくとも１つの前記受動構成要素と
    を更に備えている請求項１１に記載のマイクロ電子アセンブリ。
  18. 少なくとも１つの前記受動構成要素がコンデンサである、請求項１７に記載のマイクロ電子アセンブリ。
  19. 前記信号リード線がワイヤボンドである、請求項１に記載のマイクロ電子アセンブリ。
  20. 前記信号リード線がリード線ボンドである、請求項１１に記載のマイクロ電子アセンブリ。
  21. 請求項１に記載のアセンブリと、該アセンブリに電気的に接続される１つ以上の他の電子構成要素とを備えたシステム。
  22. 請求項１１に記載のアセンブリと、該アセンブリに電気的に接続される１つ以上の他の電子構成要素とを備えたシステム。
  23. ハウジングを更に備え、前記アセンブリ及び前記他の電子構成要素が前記ハウジングに取り付けられている、請求項２１に記載のシステム。
  24. ハウジングを更に備え、前記アセンブリ及び前記他の電子構成要素が前記ハウジングに取り付けられている、請求項２２に記載のシステム。
  25. 対向する第１の面及び第２の面と、該両面間に延びている第１の開口部及び第２の開口部とを有する誘電体要素であって、その上に複数の導電性要素を更に有する誘電体要素と、
    裏面と、前記誘電体要素と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、
    裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面と、該表面において露出し、かつ前記第１のマイクロ電子素子の縁を越えたところで突出している複数のコンタクトとを有する第２のマイクロ電子素子と、
    １つ以上の前記マイクロ電子素子に接続され、前記第１の開口部と前記第２の開口部とのうちの１つ以上を通じて前記誘電体要素上の前記導電性要素のうちの幾つかへと延びている信号リード線と、
    前記第１の開口部を通じて延びており、前記第１のマイクロ電子素子のコンタクトに接続され、前記第２の開口部の上に架かり、前記誘電体要素上の導電性要素へと接続されている１つ以上のジャンパリード線と
    を備えたマイクロ電子アセンブリ。
  26. 前記信号リード線がワイヤボンドである、請求項２５に記載のマイクロ電子アセンブリ。
  27. 前記ジャンパリード線がワイヤボンドである、請求項２５に記載のマイクロ電子アセンブリ。
  28. 請求項２５に記載のアセンブリを備え、該アセンブリに電気的に接続される１つ以上の他の電子構成要素を更に備えたシステム。
  29. ハウジングを更に備え、前記アセンブリ及び前記他の電子構成要素が前記ハウジングに取り付けられている、請求項２８に記載のシステム。
  30. 前記第１の開口部の一方の側にある導電性要素から、前記第１の開口部を越え、前記第１の開口部と前記第２の開口部との間にある前記第２の面の部分を越え、前記第２の開口部を通じて前記マイクロ電子素子のうちの１つにまで延びている第２のジャンパリード線を更に備えた請求項２５に記載のマイクロ電子アセンブリ。
  31. 対向する第１の面及び第２の面と、該両面間に延びている第１の開口部及び第２の開口部とを有する誘電体要素であって、その上に複数の導電性要素を更に有する誘電体要素と、
    裏面と、前記誘電体要素と向かい合っている表面と、該表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、
    裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面と、該表面において露出し、かつ前記第１のマイクロ電子素子の縁を越えたところで突出している複数のコンタクトとを有する第２のマイクロ電子素子と、
    前記マイクロ電子素子のうちの１つ以上に接続され、前記第１の開口部と前記第２の開口部とのうちの１つ以上を通じて前記誘電体要素上の前記導電性要素のうちの幾つかへと延びている信号リード線と、
    前記第１の開口部及び前記第２の開口部の上に架かり、前記誘電体要素上の導電性要素に接続されている１つ以上のジャンパリード線と
    を備えたマイクロ電子アセンブリ。
  32. 前記第１の開口部内に設けられ、前記信号リード線及び１つ以上の前記ジャンパリード線を覆う封止材を更に有する請求項３１に記載のマイクロ電子アセンブリ。
  33. 前記第１の開口部の一方の側にある導電性要素から、前記第１の開口部を越え、前記第１の開口部と前記第２の開口部との間にある前記第２の面の部分を越え、前記第２の開口部を通じて前記マイクロ電子素子のうちの１つへと延びる第２のジャンパリード線を更に備えた請求項３１に記載のマイクロ電子アセンブリ。
  34. 前記第１の開口部及び前記第２の開口部が細長い形状であり、互いに実質的に平行に延びている、請求項３３に記載のマイクロ電子アセンブリ。
  35. 前記誘電体要素上の前記導電性要素が、前記誘電体要素の前記第２の面において露出した端子を有している、請求項３１に記載のマイクロ電子アセンブリ。
  36. 前記信号リード線がワイヤボンドである、請求項３１に記載のマイクロ電子アセンブリ。
  37. 前記ジャンパリード線がワイヤボンドである、請求項３１に記載のマイクロ電子アセンブリ。
  38. 請求項３１に記載のアセンブリを備え、該アセンブリに電気的に接続される１つ以上の他の電子構成要素を更に備えているシステム。
  39. ハウジングを更に備え、前記アセンブリ及び前記他の電子構成要素が前記ハウジングに取り付けられている、請求項３８に記載のシステム。
  40. 対向する第１の面及び第２の面と、該両面間に延びている１つ以上の開口部とを有する誘電体要素であって、その上に導電性要素を更に有する誘電体要素と、
    裏面と、前記誘電体要素の前記第１の面と向かい合っている表面と、第１の縁と、前記表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、
    裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面とを有する第２のマイクロ電子素子であって、該第２のマイクロ電子素子の表面において突出した部分が前記第１のマイクロ電子素子の前記第１の縁を越えたところで延びており、該突出した部分が前記誘電体要素の前記第１の面とは間隔を置いて位置し、前記表面の前記突出した部分において露出している複数のコンタクトを有する第２のマイクロ電子素子と、
    前記マイクロ電子素子のコンタクトから少なくとも１つの前記開口部を通じて前記導電性要素のうちの少なくとも幾つかへと延びているリード線と、
    前記第２のマイクロ電子素子の表面の前記突出した部分と、前記誘電体要素の前記第１の面との間に設けられた第１の受動構成要素と
    を備えたマイクロ電子アセンブリ。
  41. 前記１つ以上の開口部が２つの開口部であり、前記誘電体アセンブリの前記第２の面において、かつ前記２つの開口部間において露出した第２の受動構成要素を更に備えている請求項４０に記載のマイクロ電子アセンブリ。
  42. 第１の受動構成要素から前記マイクロ電子アセンブリのうちの１つにあるコンタクトへと延びるリード線を更に備えている請求項４０に記載のマイクロ電子アセンブリ。
  43. 回路パネルを更に備え、前記誘電体要素が、前記第２の面において露出し、かつ前記回路パネルに電気的に接続される複数の端子を有している、請求項４０に記載のマイクロ電子アセンブリ。
  44. はんだボールにより各端子が前記回路基板に接続される、請求項４３に記載のマイクロ電子アセンブリ。
  45. 銅ピラーにより各端子が前記回路基板に接続される、請求項４３に記載のマイクロ電子アセンブリ。
  46. 前記リード線がワイヤボンドである、請求項４０に記載のマイクロ電子アセンブリ。
  47. 請求項４０に記載のアセンブリを備え、該アセンブリに電気的に接続される１つ以上の他の電子構成要素を更に備えたシステム。
  48. ハウジングを更に備え、前記アセンブリ及び前記他の電子構成要素が前記ハウジングに取り付けられている、請求項４７に記載のシステム。
  49. 対向する第１の面及び第２の面と、該両面間に延び、かつ互いに間隔を置いた第１の開口部及び第２の開口部とを有する誘電体要素であって、その上に導電性要素を更に有する誘電体要素と、
    裏面と、前記誘電体要素の前記第１の面と向かい合っている表面と、第１の縁と、前記表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、
    裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面とを有する第２のマイクロ電子素子であって、該第２のマイクロ電子素子の表面において突出した部分が前記第１のマイクロ電子素子の前記第１の縁を越えたところで延びており、該突出した部分が前記誘電体要素の前記第１の面から間隔を置いて位置し、前記表面の前記突出した部分において露出している複数のコンタクトを有する第２のマイクロ電子素子と、
    前記マイクロ電子素子のコンタクトから前記第１の開口部及び前記第２の開口部を通じて前記導電性要素のうちの少なくとも幾つかへと延びているリード線と、
    前記誘電体アセンブリの前記第２の面において露出し、かつ前記第１の開口部と前記第２の開口部との間にある少なくとも１つの受動構成要素と
    を備えたマイクロ電子アセンブリ。
  50. 少なくとも１つの前記受動構成要素が、前記第１のマイクロ電子素子に電気的に接続されている、請求項４９に記載のマイクロ電子アセンブリ。
  51. 少なくとも１つの前記受動構成要素が、前記第１のマイクロ電子素子及び第２のマイクロ電子素子に電気的に接続されている、請求項５０に記載のマイクロ電子アセンブリ。
  52. 前記誘電体要素の前記第２の面を覆う導電性プレーンを更に備え、少なくとも１つの受動構成要素が、前記導電性プレーンに取り付けられ、かつ電気的に接続された電極を有する、請求項４９に記載のマイクロ電子アセンブリ。
  53. 少なくとも１つの前記受動構成要素が、前記導電性プレーンから離れた第２の電極を有するコンデンサである、請求項５２に記載のマイクロ電子アセンブリ。
  54. 少なくとも１つの前記受動構成要素が少なくとも１つのコンデンサを含み、該コンデンサは、電源又はグラウンドに接続するための導電性端子に接続される電極を有している、請求項４９に記載のマイクロ電子アセンブリ。
  55. 電源及びグラウンドのそれぞれに接続するための、前記誘電体要素の前記第２の面を覆う第１の導電性プレーン及び第２の導電性プレーンを更に備え、
    少なくとも１つの前記受動構成要素が、前記第１の導電性プレーン及び前記第２の導電性プレーンにそれぞれ電気的に接続された第１の電極及び第２の電極を有している、請求項４９に記載のマイクロ電子アセンブリ。
  56. 少なくとも１つの前記受動構成要素がコンデンサである、請求項５５に記載のマイクロ電子アセンブリ。
  57. 前記リード線がワイヤボンドである、請求項４９に記載のマイクロ電子アセンブリ。
  58. 請求項４９に記載のアセンブリと、該アセンブリに電気的に接続された１つ以上の他の電子構成要素とを備えているシステム。
  59. ハウジングを更に備え、前記アセンブリ及び前記他の電子構成要素が前記ハウジングに取り付けられている、請求項５８に記載のシステム。
  60. 対向する第１の面及び第２の面と、該両面間に延びている１つ以上の開口部とを有する誘電体要素であって、その上に導電性要素を更に有する誘電体要素と、
    裏面と、前記誘電体要素の前記第１の面と向かい合っている表面と、第１の縁と、前記表面において露出した複数のコンタクトとを有する第１のマイクロ電子素子と、
    裏面と、前記第１のマイクロ電子素子の裏面と向かい合っている表面とを有する第２のマイクロ電子素子であって、該第２のマイクロ電子素子の表面において突出した部分が前記第１のマイクロ電子素子の前記第１の縁を越えたところで延びており、該突出した部分が前記誘電体要素の前記第１の面から間隔を置いて位置し、前記表面の前記突出した部分において露出している複数のコンタクトを有する第２のマイクロ電子素子と、
    前記マイクロ電子素子のコンタクトから少なくとも１つの前記開口部を通じて前記導電性要素のうちの少なくとも幾つかへと延びているリード線と、
    前記誘電体要素に取り付けられ、かつ前記第１の開口部と前記第２の開口部との間に少なくとも部分的に配置され、前記第１のマイクロ電子素子と前記第２のマイクロ電子素子との少なくとも一方にある１つ以上のコンタクトと電気的に接続されている導電性プレーンと、
    前記第２のマイクロ電子素子の表面の前記突出した部分と、前記誘電体要素の前記第１の面との間に設けられた第１の受動構成要素と
    前記誘電体アセンブリの前記第２の面において前記２つの開口部間に露出した第２の受動構成要素と、
    前記第１の受動構成要素から前記マイクロ電子素子のうちの１つにあるコンタクトへと延びているリード線と、
    回路パネルであって、前記誘電体要素が、前記第２の面において露出し、かつ該回路パネルに電気的に接続されている複数の端子を有している、回路パネルと
    を備えたマイクロ電子アセンブリ。
JP2013544471A 2010-12-17 2011-10-21 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ Expired - Fee Related JP5827342B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020100129888A KR101061531B1 (ko) 2010-12-17 2010-12-17 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
KR10-2010-0129888 2010-12-17
PCT/US2011/057294 WO2012082227A2 (en) 2010-12-17 2011-10-21 Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution

Publications (3)

Publication Number Publication Date
JP2013546199A true JP2013546199A (ja) 2013-12-26
JP2013546199A5 JP2013546199A5 (ja) 2014-12-04
JP5827342B2 JP5827342B2 (ja) 2015-12-02

Family

ID=44956823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013544471A Expired - Fee Related JP5827342B2 (ja) 2010-12-17 2011-10-21 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ

Country Status (7)

Country Link
US (3) US8466564B2 (ja)
JP (1) JP5827342B2 (ja)
KR (1) KR101061531B1 (ja)
CN (1) CN103384913A (ja)
BR (1) BR112013015117A2 (ja)
TW (1) TWI528522B (ja)
WO (1) WO2012082227A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5874072B1 (ja) * 2015-06-02 2016-03-01 株式会社野田スクリーン 半導体記憶装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101061531B1 (ko) 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
KR101894825B1 (ko) 2011-10-03 2018-10-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
CN104718619A (zh) * 2012-08-02 2015-06-17 泰塞拉公司 用于两个或更多个裸片的多裸片倒装堆叠
US9368477B2 (en) * 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9165906B2 (en) * 2012-12-10 2015-10-20 Invensas Corporation High performance package on package
US8946901B2 (en) * 2013-01-22 2015-02-03 Invensas Corporation Microelectronic package and method of manufacture thereof
KR20140130921A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US8975735B2 (en) * 2013-08-08 2015-03-10 Infineon Technologies Ag Redistribution board, electronic component and module
JP2015065553A (ja) * 2013-09-25 2015-04-09 株式会社東芝 接続部材、半導体デバイスおよび積層構造体
US9397071B2 (en) * 2013-12-11 2016-07-19 Intel Corporation High density interconnection of microelectronic devices
CN103974545B (zh) * 2014-05-20 2017-04-12 浪潮(北京)电子信息产业有限公司 一种设置过孔的方法和装置
KR20160006330A (ko) * 2014-07-08 2016-01-19 삼성전자주식회사 반도체 패키지
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9812424B2 (en) * 2015-12-18 2017-11-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a ball bond
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
CN114900953A (zh) * 2022-04-19 2022-08-12 微智医疗器械有限公司 多个电子元件与电路板的连接方法、组件及电子设备

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719748A (en) * 1995-06-28 1998-02-17 Honeywell Inc. Semiconductor package with a bridge for chip area connection
JPH1174449A (ja) * 1997-06-23 1999-03-16 T I F:Kk メモリモジュール
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6414396B1 (en) * 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
JP2004063767A (ja) * 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
US20050116358A1 (en) * 2003-11-12 2005-06-02 Tessera,Inc. Stacked microelectronic assemblies with central contacts
US20060138650A1 (en) * 2004-12-28 2006-06-29 Freescale Semiconductor, Inc. Integrated circuit packaging device and method for matching impedance
KR20060120365A (ko) * 2005-05-19 2006-11-27 삼성테크윈 주식회사 반도체 칩 적층 패키지
JP2009055040A (ja) * 2007-08-27 2009-03-12 Samsung Electro Mech Co Ltd 半導体メモリパッケージ
US20090073664A1 (en) * 2007-09-18 2009-03-19 Research In Motion Limited Decoupling capacitor assembly, integrated circuit/decoupling capacitor assembly and method for fabricating same
JP2010501118A (ja) * 2006-08-16 2010-01-14 テッセラ，インコーポレイテッド マイクロエレクトロニクスパッケージ

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
KR100321883B1 (ko) * 1993-11-12 2002-06-20 구사마 사부로 반도체소자의실장구조및실장방법과,액정표시장치
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6414391B1 (en) 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
TW409377B (en) 1999-05-21 2000-10-21 Siliconware Precision Industries Co Ltd Small scale ball grid array package
TW447059B (en) 2000-04-28 2001-07-21 Siliconware Precision Industries Co Ltd Multi-chip module integrated circuit package
JP2002033441A (ja) 2000-07-14 2002-01-31 Mitsubishi Electric Corp 半導体装置
JP2002076252A (ja) 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
WO2002079758A1 (en) 2001-03-29 2002-10-10 Circadiant Systems, Inc. Error function analysis of optical components with uncertainty ranges
SG106054A1 (en) 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
TW523887B (en) 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
SG121705A1 (en) * 2002-02-21 2006-05-26 United Test & Assembly Ct Ltd Semiconductor package
US20030194240A1 (en) 2002-04-10 2003-10-16 Mollenauer Linn Frederick Jitter compensation method and apparatus
TW557556B (en) 2002-09-10 2003-10-11 Siliconware Precision Industries Co Ltd Window-type multi-chip semiconductor package
SG148877A1 (en) 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
DE10339770B4 (de) * 2003-08-27 2007-08-30 Infineon Technologies Ag Verfahren zum Herstellen einer FBGA-Anordnung
JP3880572B2 (ja) 2003-10-31 2007-02-14 沖電気工業株式会社 半導体チップ及び半導体装置
KR100688501B1 (ko) 2004-09-10 2007-03-02 삼성전자주식회사 미러링 구조를 갖는 스택 ｂｏｃ 패키지 및 이를 장착한양면 실장형 메모리 모듈
JP2006211309A (ja) 2005-01-28 2006-08-10 Nippon Telegr & Teleph Corp <Ntt> 光リミッタアンプ
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
SG130061A1 (en) * 2005-08-24 2007-03-20 Micron Technology Inc Microelectronic devices and microelectronic support devices, and associated assemblies and methods
KR100690247B1 (ko) 2006-01-16 2007-03-12 삼성전자주식회사 이중 봉합된 반도체 패키지 및 그의 제조 방법
KR100780691B1 (ko) 2006-03-29 2007-11-30 주식회사 하이닉스반도체 폴딩 칩 플래나 스택 패키지
JP5485496B2 (ja) 2006-12-18 2014-05-07 株式会社アドバンテスト 半導体試験装置
US7791896B1 (en) * 2007-06-20 2010-09-07 Teradata Us, Inc. Providing an embedded capacitor in a circuit board
JP2009038142A (ja) 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
JP5381089B2 (ja) 2008-12-25 2014-01-08 富士通株式会社 光信号処理装置
KR100950511B1 (ko) * 2009-09-22 2010-03-30 테세라 리써치 엘엘씨 와이어 본딩 및 도전성 기준 소자에 의해 제어되는 임피던스를 포함하는 마이크로전자 어셈블리
KR100935854B1 (ko) * 2009-09-22 2010-01-08 테세라 리써치 엘엘씨 와이어 본딩 및 기준 와이어 본딩에 의해 제어되는 임피던스를 가진 마이크로전자 어셈블리
US8553420B2 (en) * 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101118711B1 (ko) 2010-12-17 2012-03-12 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
KR101061531B1 (ko) * 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719748A (en) * 1995-06-28 1998-02-17 Honeywell Inc. Semiconductor package with a bridge for chip area connection
JPH1174449A (ja) * 1997-06-23 1999-03-16 T I F:Kk メモリモジュール
US6414396B1 (en) * 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP2004063767A (ja) * 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
US20050116358A1 (en) * 2003-11-12 2005-06-02 Tessera,Inc. Stacked microelectronic assemblies with central contacts
US20060138650A1 (en) * 2004-12-28 2006-06-29 Freescale Semiconductor, Inc. Integrated circuit packaging device and method for matching impedance
KR20060120365A (ko) * 2005-05-19 2006-11-27 삼성테크윈 주식회사 반도체 칩 적층 패키지
JP2010501118A (ja) * 2006-08-16 2010-01-14 テッセラ，インコーポレイテッド マイクロエレクトロニクスパッケージ
JP2009055040A (ja) * 2007-08-27 2009-03-12 Samsung Electro Mech Co Ltd 半導体メモリパッケージ
US20090073664A1 (en) * 2007-09-18 2009-03-19 Research In Motion Limited Decoupling capacitor assembly, integrated circuit/decoupling capacitor assembly and method for fabricating same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5874072B1 (ja) * 2015-06-02 2016-03-01 株式会社野田スクリーン 半導体記憶装置
TWI548061B (zh) * 2015-06-02 2016-09-01 Noda Screen Co Ltd Semiconductor memory device

Also Published As

Publication number Publication date
US8466564B2 (en) 2013-06-18
US20120153435A1 (en) 2012-06-21
US8885356B2 (en) 2014-11-11
US20120155042A1 (en) 2012-06-21
US20150043181A1 (en) 2015-02-12
TW201234556A (en) 2012-08-16
TWI528522B (zh) 2016-04-01
JP5827342B2 (ja) 2015-12-02
BR112013015117A2 (pt) 2016-09-20
KR101061531B1 (ko) 2011-09-01
WO2012082227A2 (en) 2012-06-21
CN103384913A (zh) 2013-11-06
WO2012082227A3 (en) 2012-10-04

Similar Documents

Publication Publication Date Title
JP5827342B2 (ja) 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ
US9461015B2 (en) Enhanced stacked microelectronic assemblies with central contacts
US9806017B2 (en) Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US9312239B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US7763964B2 (en) Semiconductor device and semiconductor module using the same
KR20050052356A (ko) 반도체장치 및 그 제조방법
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
JPWO2005122257A1 (ja) コンデンサを内蔵した半導体装置及びその製造方法
US6911721B2 (en) Semiconductor device, method for manufacturing semiconductor device and electronic equipment
KR101088353B1 (ko) 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
KR20120068664A (ko) 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141016

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141016

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20141016

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20150120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150925

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151015

R150 Certificate of patent or registration of utility model

Ref document number: 5827342

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees