KR20060120365A - 반도체 칩 적층 패키지 - Google Patents

반도체 칩 적층 패키지 Download PDF

Info

Publication number
KR20060120365A
KR20060120365A KR1020050042172A KR20050042172A KR20060120365A KR 20060120365 A KR20060120365 A KR 20060120365A KR 1020050042172 A KR1020050042172 A KR 1020050042172A KR 20050042172 A KR20050042172 A KR 20050042172A KR 20060120365 A KR20060120365 A KR 20060120365A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip
package
substrate
semiconductor
Prior art date
Application number
KR1020050042172A
Other languages
English (en)
Other versions
KR101070913B1 (ko
Inventor
장창수
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020050042172A priority Critical patent/KR101070913B1/ko
Publication of KR20060120365A publication Critical patent/KR20060120365A/ko
Application granted granted Critical
Publication of KR101070913B1 publication Critical patent/KR101070913B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 구현된 반도체 칩 적층 패키지에 관한 것이다. 본 발명에 의한 반도체 칩 적층 패키지는, 칩 패드가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 형성되는 것으로; 디바이스 홀이 형성되는 기판, 상기 기판 위에 수평 방향으로 상호 이격되고, 상기 디바이스 홀에 칩 패드가 위치되도록 배치되는 제1층 반도체 칩들, 및 상기 반도체 칩들 위에 적층되는 적어도 하나 이상의 제2층 반도체 칩을 구비하고; 상기 디바이스홀과 상기 칩 패드부가 절연물질로 충진된 것을 특징으로 한다.

Description

반도체 칩 적층 패키지{Stacked die package}
도 1은 종래기술에 따른 적층 패키지의 한 예를 나타내는 단면도이다.
도 2는 종래기술에 따른 칩 적층 볼 그리드 어레이 패키지를 나타내는 단면도이다.
도 3은 본 발명에 따른 바람직한 일 실시예로서, 센터 패드형 반도체 칩들을 2층으로 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다.
도 4는 도 3의 반도체 칩 적층 패키지에 대하여, 제2층 반도체 칩의 크기가 제1층 반도체 칩이 차지하는 영역보다 작은 실시예를 개략적으로 도시한 단면도이다.
도 5는 본 발명에 따른 바람직한 다른 실시예로서, 센터 패드형 반도체 칩들을 2층으로 적층하고, 그 위에 주변부 패드형 반도체 칩을 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다.
도 6은 도 3 내지 도 5의 반도체 칩 적층 패키지에서, 기판을 도시한 평면도이다.
도 7은 본 발명에 따른 바람직한 다른 실시예로서, 센터 패드형 반도체 칩들 위에 주변부 패드형 반도체 칩을 2층으로 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다.
도 8은 도 7의 반도체 칩 적층 패키지에 대하여, 제2층 반도체 칩의 크기가 제1층 반도체 칩이 차지하는 영역보다 작은 실시예를 개략적으로 도시한 단면도이다.
도 9는 본 발명에 따른 바람직한 다른 실시예로서, 센터 패드형 반도체 칩들 위에 주변부 패드형 반도체 칩들을 2층으로 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다.
도 10은 도 7 내지 도 9의 반도체 칩 적층 패키지에서, 기판을 도시한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600: 반도체 칩 적층 패키지,
110, 410: 기판, 111, 112, 411: 디바이스 홀,
120, 130, 230, 380, 430, 530, 680: 반도체 칩,
141, 142, 343, 442, 542, 643: 본딩 와이어,
150: 패키지 몰드, 160: 솔더 볼,
170: 접착층.
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 구현된 반도체 칩 적층 패키지에 관한 것이다.
반도체 산업에서 집적회로 칩에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 아울러, 전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 반도체 패키지를 실장하기 위한 노력들이 계속되고 있다. 이러한 노력의 일환으로 제안된 것이 소위 적층 패키지(stack package)이다.
적층 패키지는 동일한 크기 및 동일한 기능의 메모리 칩을 적층하여 메모리 용량을 증대시키거나, 서로 다른 크기와 기능을 가지는 여러 유형의 반도체 칩을 하나의 패키지에 조립하여 제품의 성능과 효율성을 최대화하기 위한 것이다. 적층 패키지는 적용하고자 하는 제품, 제조 회사 등에 따라 그 종류가 매우 다양하다. 종래기술에 따른 적층 패키지의 한가지 예가 도 1에 도시되어 있다.
도 1에 도시된 적층 패키지(10)는 개별 패키지(11, 12)를 적층한 패키지 적층식으로서, TSOP(thin small outline package) 유형이다. 도 1의 적층 패키지(10)에 있어서, 각각의 개별 패키지(11, 12)는 하나씩의 반도체 칩(13)을 내장하며 LOC(lead-on-chip) 리드 프레임(lead frame)을 사용한다. 리드 프레임의 내부 리드(14)는 반도체 칩(13)의 상면에 접착 테이프(15)로 접착되고 금 와이어(16)에 의하여 전기적으로 연결된다. 적층된 개별 패키지(11, 12)들은 별도의 연결용 리드(17)를 사용하여 서로 전기적으로 연결된다. 이 때, 연결용 리드(17)는 각 리드 프레임의 외부 리드(18)와 접합되며, 적층 패키지(10)의 외부접속 단자가 된다.
하지만, 이러한 유형의 적층 패키지(10)는 패키지의 실장 면적이 넓고 높이 가 높아 소형화, 박형화를 요구하는 정보통신기기 등의 시스템에 적용하기가 곤란하다. 또한, 리드 프레임(14, 17, 18)을 이용하기 때문에 고속 소자 제품에 부적합하며, 실장 지점으로부터 하부 패키지(11)의 반도체 칩(13)까지의 경로보다 상부 패키지(12)의 반도체 칩(14)까지의 경로가 길기 때문에 전기적 특성의 차이를 보인다.
따라서, 반도체 패키지의 표면실장 면적을 최소화하고 또한 전기접속 길이를 최소화하여 전기적 특성을 향상시킬 목적으로 솔더 볼(solder ball)을 외부접속 단자로 사용하는 볼 그리드 어레이(ball grid array; BGA) 패키지가 제안되었다. 기본적으로 볼 그리드 어레이 패키지의 형태를 따르면서 패키지 내부에 반도체 칩을 적층한 소위 '칩 적층 볼 그리드 어레이 패키지'가 도 2에 도시되어 있다.
도 2에 도시된 바와 같이, 칩 적층 볼 그리드 어레이 패키지(20)는 패키지 몰드(27) 내부에 개별 반도체 칩(23, 24)들을 적층한 칩 적층식으로서, 리드 프레임 대신에 인쇄회로기판(21)과 솔더 볼(28)을 이용한다. 배선(22)이 형성된 인쇄회로기판(21) 위에 접착제(25)를 사용하여 하부 반도체 칩(23)이 접착되며, 하부 반도체 칩(23) 위에 상부 반도체 칩(24)이 접착된다. 각 반도체 칩(23, 24)은 금 와이어(26)에 의하여 인쇄회로기판(21)의 배선(22)과 전기적으로 연결되며, 인쇄회로기판(21) 하면에는 솔더 볼(28)들이 형성되어 배선(22)과 전기적으로 연결되며, 패키지(20)의 외부접속 단자가 된다.
하지만, 이러한 유형의 칩 적층 볼 그리드 어레이 패키지(20)는 소위 '주변부 패드(peripheral pad)형 반도체 칩' 밖에 사용할 수 없다. 디램(DRAM)과 같은 반도체 칩의 활성면(active surface)에는 외부와의 입출력을 담당하는 다수의 칩 패드(23a, 24a; chip pad)들이 형성되는데, 이 칩 패드(23a, 24a)들이 칩 활성면의 가장자리에 형성된 것이 바로 주변부 패드형 반도체 칩(23, 24)이다.
한편, 최근에는 고속 소자의 구현에 보다 유리하기 때문에 칩 패드들이 칩 활성면의 중앙을 따라 형성된 소위 '센터 패드형 반도체 칩'이 보편화되어 있지만, 도 2에 도시된 종래의 칩 적층 볼 그리드 어레이 패키지(20)는 칩 적층의 곤란함과 금 와이어의 길이가 길어지는 문제 때문에 이러한 센터 패드형 반도체 칩을 사용할 수 없다는 단점을 안고 있다.
또한, 이러한 패키지(20) 유형은 열응력이 패키지의 상부쪽으로 집중되어 패키지 뒤틀림(warpage) 현상이 발생할 수 있다. 따라서, 종래기술에서는 한 개의 센터 패드형 반도체 칩만을 이용하여 볼 그리드 어레이 패키지를 구현하고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 구현된 반도체 칩 적층 패키지를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 칩 적층 패키지는, 칩 패드가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 형성되는 것으로; 디바이스 홀이 형성되는 기판, 상기 기 판 위에 수평 방향으로 상호 이격되고, 상기 디바이스 홀에 칩 패드가 위치되도록 배치되는 제1층 반도체 칩들, 및 상기 반도체 칩들 위에 적층되는 적어도 하나 이상의 제2층 반도체 칩을 구비하고; 상기 디바이스홀과 상기 칩 패드부가 절연물질로 충진된 것을 특징으로 한다.
상기 제2층 반도체 칩이, 칩 패드가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩인 것이 바람직하다.
상기 제2층 반도체 칩이, 상기 제2층 반도체 칩의 칩 패드가 형성된 면이 상기 기판을 향하고, 상기 칩 패드가 상기 기판에 형성된 디바이스 홀 위에 위치되도록 록 배치되는 것이 바람직하다.
본 발명에 따르면, 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 반도체 칩 적층 패키지를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 바람직한 일 실시예로서, 센터 패드형 반도체 칩들을 2층으로 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다. 도 6은 도 3의 반도체 칩 적층 패키지에서, 기판을 도시한 평면도이다.
도면을 참조하면, 본 발명에 따른 반도체 칩 적층 패키지(100)는 칩 패드(121, 131)가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩(120, 130)을 적층하여 형성되는 것으로, 기판(110); 제1층 반도체 칩들(120); 및 제2층 반도체 칩(130)을 구비한다.
상기 기판(110)에는 적어도 하나 이상의 디바이스 홀(111, 112)이 형성된다. 상기 제1층 반도체 칩들(120)은 기판(110) 위에 수평 방향으로 상호 이격되고, 디바이스 홀(111) 위에 칩 패드가 위치되도록 배치된다. 상기 제2층 반도체 칩(130)은 상기 제1층 반도체 칩들(120) 위에 적층된다.
상기 기판(110)의 한쪽 면 위에 반도체 칩들이 적층되므로 접힐 필요가 없어, 본 발명에 따른 반도체 칩 적층 패키지는 통상의 평면 타입의 기판에도 적용될 수 있으므로, 기존의 공정에 의하여 구현될 수 있어 이를 위한 새로운 장비의 개발이 필요 없다. 따라서, 적용이 간단하고 그 비용에서도 유리한 효과를 얻을 수 있다.
상기 제1층 반도체 칩들(120)이 칩 패드(121)를 통하여 기판(110)과 본딩 와이어(141)에 의하여 전기적으로 연결된다. 즉, 제1층 반도체 칩(120)들과 기판(110)은 와이어 본딩에 의하여 연결되는 것이 바람직한데, 이때 사용되는 본딩 와이어(141)로는 작업성 및 전기적 특성이 우수한 금 와이어가 적용될 수 있다. 다만, 본 발명에서의 본딩 와이어는 이에 한정되지 아니하고, 다양한 종류의 와이어가 적용될 수 있다.
상기 반도체 칩들(120, 130)과 상기 본딩 와이어를 감싸도록 패키지 몰드(150)가 형성되어, 반도체 칩들(120, 130)과 상기 본딩 와이어를 보호한다. 이때, 디바이스홀(111)과 칩 패드부(121)가 절연물질로 충진된다.
상기 기판(110)의 하면에는 솔더 볼(160)들이 형성되어 기판(110)에 형성된 배선과 전기적으로 연결된다. 즉, 본 실시예의 적층 반도체 패키지(100)에서는 반 도체 패키지의 표면실장 면적을 최소화하고 또한 전기접속 길이를 최소화하여 전기적 특성을 향상시킬 목적으로 솔더 볼(solder ball)을 외부접속 단자로 사용하는 볼 그리드 어레이(ball grid array; BGA) 타입의 패키지가 제안된다.
여기서, 본 실시예의 적층 반도체 패키지(100)는 솔더 볼 타입을 중심으로 기술되나, 본 발명은 이에 한정되지 아니하고 도 1에 도시된 경우에서와 같이 리드 프레임에 의하여 외부와 전기적으로 연결되는 경우에도 본 발명에 따른 적층 반도체 패키지가 적용될 수 있다.
상기 기판(110)과 제1층 반도체 칩들(120) 사이 및 제1층 반도체 칩들(120)과 제2 반도체 칩들(130) 사이를 상호 접착시키는 접착층(170)이 형성된다. 상기 제2층 반도체 칩(130)은, 칩 패드(131)가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩인 것이 바람직하다.
상기 제2층 반도체 칩(130)은, 제2층 반도체 칩(130)의 칩 패드(131)가 형성된 면이 기판(110)을 향하고, 칩 패드(131)가 기판(110)에 형성된 디바이스 홀(112) 위에 위치되도록 록 배치된다. 상기 제2층 반도체 칩들(130)이 칩 패드(131)를 통하여 기판(110)과 본딩 와이어(142)에 의하여 전기적으로 연결된다.
이처럼, 제1층 반도체 칩(120)을 기판(110)을 기준으로 수평방향으로 늘여 놓아 그 위에 적층되는 제2층 반도체 칩(130)으로 센터 패드형 반도체 칩이 사용되는 경우에도 디바이스 홀(112)을 통하여 충분한 와이어 본딩 공간을 확보할 수 있다.
본 실시예에는 반도체 칩들이 2층으로 적층된 적층 반도체 패키지가 도시되 었으나, 본 발명은 이에 한정되지 아니하고 3층 이상으로 적층될 수 있다. 이를 위하여, 상기 제2층 반도체 칩(130)은, 2 이상의 반도체 칩들이 적층되어 이루어질 수 있다.
본 발명에 다른 반도체 칩 적층 패키지(100)는 센터 패드형 메모리 디바이스 패키지에도 적용 가능하며, 메모리가 포함되는 적층 패키지 또는 시스템 인 패키지(system in package; SIP)뿐만 아니라, 센터 패드형의 비메모리 디바이스 패키지, 및 이러한 디바이스가 적용되는 적층 패키지 또는 SIP 등에 적용 가능하다.
도 4에는 도 3의 반도체 칩 적층 패키지에 대하여, 제2층 반도체 칩(230)의 크기가 제1층 반도체 칩(120)이 차지하는 영역보다 작은 실시예로서의 반도체 칩 적층 패키지(200)가 도시되어 있으며, 도 6에는 도 4의 반도체 칩 적층 패키지(200)에 적용되는 기판(110)의 일면이 도시되어 있다. 도 4에는 도 3에 도시된 반도체 칩 적층 패키지(100)의 구성요소와 동일한 기능을 수행하는 동일한 구성요소에 대해서는 동일한 참조번호가 사용되고 그 자세한 설명은 생략된다.
도 5에는 본 발명에 따른 바람직한 다른 실시예로서, 센터 패드형 반도체 칩들(120, 130)이 2층으로 적층되고, 그 위에 주변부 패드형 반도체 칩(380)이 적층되어, 3층으로 적층된 반도체 칩 적층 패키지(300)가 개략적으로 도시되어 있으며, 도 6에는 도 5의 반도체 칩 적층 패키지(300)에 적용되는 기판(110)의 일면이 도시되어 있다.
본 실시예에서는 반도체 칩 적층 패키지(300)의 최상층 반도체 칩(380)으로 주변부 패드형 반도체 칩(380)이 적층되고, 그 상면에 칩 패드(381)가 형성되고, 반도체 칩(380)이 칩 패드(381)를 통하여 기판(110)과 본딩 와이어(343)에 의하여 전기적으로 접속된다.
본 발명에 따른 반도체 칩 적층 패키지에 의하면, 도 3 내지 도 5에 도시된 원리에 의하여 센터 패드형 반도체 칩과 주변부 패드형 반도체 칩이 효율적으로 적용되도록 하면서, 수평 및 수직 방향으로 배치하여, 2층뿐만 아니라 3층 이상으로 반도체 칩을 적층하여, 다층으로 적층된 반도체 칩 적층 패키지가 형성될 수 있을 것이다.
도 7은 본 발명에 따른 바람직한 다른 실시예로서, 센터 패드형 반도체 칩들 위에 주변부 패드형 반도체 칩을 2층으로 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다. 도 8은 도 7의 반도체 칩 적층 패키지에 대하여, 제2층 반도체 칩의 크기가 제1층 반도체 칩이 차지하는 영역보다 작은 실시예를 개략적으로 도시한 단면도이다. 도 9는 본 발명에 따른 바람직한 다른 실시예로서, 센터 패드형 반도체 칩들 위에 주변부 패드형 반도체 칩들을 2층으로 적층한 반도체 칩 적층 패키지를 개략적으로 도시한 단면도이다. 도 10은 도 7 내지 도 9의 반도체 칩 적층 패키지에서, 기판을 도시한 평면도이다.
도 7 내지 도 10에 도시된 실시예에는 제1층 반도체 칩들(120)로는 센터 패드형 반도체 칩이 사용되고, 그 위에 제2층 또는 제3층 반도체 칩들(430, 530, 680)로 주변부 패드형 반도체 칩들이 적층되어 형성되는 반도체 칩 적층 패키지들(400, 500, 600)이 도시되어 있다. 이처럼, 센터 패드형 반도체 칩들과 주변부 패드형 반도체 칩들이 효율적으로 사용되어, 다층의 반도체 칩 적층 패키지 형성이 더욱 용이하게 될 수 있다. 다만, 각각의 실시예에서, 본 실시예의 경우에는 도 3 내지 도 6에 도시된 실시예에서와는 달리 제1층을 형성하는 반도체 칩들 사이에 그 상층의 반도체 칩들을 위한 와어어 본딩을 위한 공간이 별도로 필요 없으므로, 그 공간을 최소화시키거나, 그 공간을 없애고 1층을 형성하는 각각의 반도체 칩들이 상호 접촉되도록 할 수도 있을 것이다.
도 7 내지 도 10에 도시된 반도체 칩 적층 패키지(400)에서, 도 3에 도시된 구성요소와 동일한 기능을 수행하는 동일한 구성요소에 대해서는 동일한 참조번호 내지는 유사한 참조번호를 사용하고 이들에 대한 자세한 설명은 생략한다.
본 실시예들에서는 반도체 칩 적층 패키지(400, 500, 600)의 제2층 또는 제3층 반도체 칩(430, 530, 680)으로 주변부 패드형 반도체 칩이 적층되고, 그 상면에 칩 패드(431, 531, 381)가 형성되고, 반도체 칩이 칩 패드(431, 531, 381)를 통하여 기판(410)과 본딩 와이어(3442, 542, 643)에 의하여 전기적으로 접속된다.
본 발명에 따른 반도체 칩 적층 패키지에 의하면, 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 반도체 칩 적층 패키지를 구현할 수 있다.
또한, 2 이상의 센터 패드형 반도체 칩을 패키징하는 데 있어서, 와이어 본딩 공간을 확보할 수 있다.
또한, 반도체 칩을 복수 층으로 적층하는 것이 용이하므로, 일정한 공간을 차지하는 하나의 반도체 칩 패키지 안에 더 많은 반도체 칩을 패키징할 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예 시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (6)

  1. 칩 패드가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩을 포함한 2 이상의 반도체 칩을 적층하여 형성되는 것으로;
    디바이스 홀이 형성되는 기판, 상기 기판 위에 수평 방향으로 상호 이격되고, 상기 디바이스 홀에 칩 패드가 위치되도록 배치되는 제1층 반도체 칩들, 및 상기 반도체 칩들 위에 적층되는 적어도 하나 이상의 제2층 반도체 칩을 구비하고;
    상기 디바이스홀과 상기 칩 패드부가 절연물질로 충진된 것을 특징으로 하는 반도체 칩 적층 패키지.
  2. 제1항에 있어서,
    상기 제1층 반도체 칩들이 상기 칩 패드를 통하여 상기 기판과 본딩 와이어에 의하여 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  3. 제1항에 있어서,
    상기 기판의 하면에는 솔더 볼들이 형성되어 상기 기판에 형성된 배선과 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  4. 제1항에 있어서,
    상기 제2층 반도체 칩이, 칩 패드가 일 면의 중앙부에 형성되는 센터 패드형 반도체 칩인 것을 특징으로 하는 반도체 칩 적층 패키지.
  5. 제4항에 있어서,
    상기 제2층 반도체 칩이, 상기 제2층 반도체 칩의 칩 패드가 형성된 면이 상기 기판을 향하고, 상기 칩 패드가 상기 기판에 형성된 디바이스 홀 위에 위치되도록 배치되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  6. 제4항에 있어서,
    상기 제2층 반도체 칩 위에 적층되는 칩 패드가 상면의 가장자리에 형성된 주변부 패드형인 제3층 반도체 칩을 더 구비하는 것을 특징으로 하는 반도체 칩 적층 패키지.
KR1020050042172A 2005-05-19 2005-05-19 반도체 칩 적층 패키지 KR101070913B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050042172A KR101070913B1 (ko) 2005-05-19 2005-05-19 반도체 칩 적층 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050042172A KR101070913B1 (ko) 2005-05-19 2005-05-19 반도체 칩 적층 패키지

Publications (2)

Publication Number Publication Date
KR20060120365A true KR20060120365A (ko) 2006-11-27
KR101070913B1 KR101070913B1 (ko) 2011-10-06

Family

ID=37706629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050042172A KR101070913B1 (ko) 2005-05-19 2005-05-19 반도체 칩 적층 패키지

Country Status (1)

Country Link
KR (1) KR101070913B1 (ko)

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851108B1 (ko) * 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US8254155B1 (en) 2011-10-03 2012-08-28 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
WO2012082227A3 (en) * 2010-12-17 2012-10-04 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013028745A1 (en) * 2011-08-23 2013-02-28 Marvell World Trade Ltd. Packaging dram and soc in an ic package
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
EP2630657A1 (en) * 2010-10-19 2013-08-28 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8670261B2 (en) 2011-10-03 2014-03-11 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US8787032B2 (en) 2010-12-17 2014-07-22 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8981547B2 (en) 2011-10-03 2015-03-17 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9565383B2 (en) 2010-01-08 2017-02-07 Sony Corporation Semiconductor device, solid-state image sensor and camera system
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
EP4123695A4 (en) * 2020-03-25 2023-12-06 Huawei Technologies Co., Ltd. STACKED CASE FOR MEMORY CHIP AND ELECTRONIC DEVICE

Cited By (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851108B1 (ko) * 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US9236350B2 (en) 2008-09-23 2016-01-12 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
US9641777B2 (en) 2010-01-08 2017-05-02 Sony Corporation Semiconductor device, solid-state image sensor and camera system
US9565383B2 (en) 2010-01-08 2017-02-07 Sony Corporation Semiconductor device, solid-state image sensor and camera system
US8941999B2 (en) 2010-10-19 2015-01-27 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US9312239B2 (en) 2010-10-19 2016-04-12 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
EP2630657A1 (en) * 2010-10-19 2013-08-28 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
JP2013546199A (ja) * 2010-12-17 2013-12-26 テッセラ，インコーポレイテッド 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ
US9461015B2 (en) 2010-12-17 2016-10-04 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts
WO2012082227A3 (en) * 2010-12-17 2012-10-04 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US8885356B2 (en) 2010-12-17 2014-11-11 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US8787032B2 (en) 2010-12-17 2014-07-22 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts
US8466564B2 (en) 2010-12-17 2013-06-18 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US9437579B2 (en) 2011-04-21 2016-09-06 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US9640515B2 (en) 2011-04-21 2017-05-02 Tessera, Inc. Multiple die stacking for two or more die
US9806017B2 (en) 2011-04-21 2017-10-31 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US10622289B2 (en) 2011-04-21 2020-04-14 Tessera, Inc. Stacked chip-on-board module with edge connector
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US9312244B2 (en) 2011-04-21 2016-04-12 Tessera, Inc. Multiple die stacking for two or more die
US9735093B2 (en) 2011-04-21 2017-08-15 Tessera, Inc. Stacked chip-on-board module with edge connector
US9281266B2 (en) 2011-04-21 2016-03-08 Tessera, Inc. Stacked chip-on-board module with edge connector
US9281295B2 (en) 2011-04-21 2016-03-08 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8436458B2 (en) 2011-04-21 2013-05-07 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US9093291B2 (en) 2011-04-21 2015-07-28 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US9287216B2 (en) 2011-07-12 2016-03-15 Invensas Corporation Memory module in a package
US8759982B2 (en) 2011-07-12 2014-06-24 Tessera, Inc. Deskewed multi-die packages
US9508629B2 (en) 2011-07-12 2016-11-29 Invensas Corporation Memory module in a package
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
KR20140060317A (ko) * 2011-08-23 2014-05-19 마벨 월드 트레이드 리미티드 Ic 패키지에 dram 및 soc 패키징
CN103843136A (zh) * 2011-08-23 2014-06-04 马维尔国际贸易有限公司 在ic封装中封装dram和soc
CN103843136B (zh) * 2011-08-23 2018-11-09 马维尔国际贸易有限公司 在ic封装中封装dram和soc
WO2013028745A1 (en) * 2011-08-23 2013-02-28 Marvell World Trade Ltd. Packaging dram and soc in an ic package
JP2014529898A (ja) * 2011-08-23 2014-11-13 マーベル ワールド トレード リミテッド Ｉｃパッケージ内へのｄｒａｍ及びｓｏｃのパッケージング
US8896126B2 (en) 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
US8981547B2 (en) 2011-10-03 2015-03-17 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9423824B2 (en) 2011-10-03 2016-08-23 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US10692842B2 (en) 2011-10-03 2020-06-23 Invensas Corporation Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows
US10643977B2 (en) 2011-10-03 2020-05-05 Invensas Corporation Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
US8254155B1 (en) 2011-10-03 2012-08-28 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8278764B1 (en) 2011-10-03 2012-10-02 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8670261B2 (en) 2011-10-03 2014-03-11 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US10090280B2 (en) 2011-10-03 2018-10-02 Invensas Corporation Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US10032752B2 (en) 2011-10-03 2018-07-24 Invensas Corporation Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
US9214455B2 (en) 2011-10-03 2015-12-15 Invensas Corporation Stub minimization with terminal grids offset from center of package
US9224431B2 (en) 2011-10-03 2015-12-29 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9281271B2 (en) 2011-10-03 2016-03-08 Invensas Corporation Stub minimization using duplicate sets of signal terminals having modulo-x symmetry in assemblies without wirebonds to package substrate
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US9287195B2 (en) 2011-10-03 2016-03-15 Invensas Corporation Stub minimization using duplicate sets of terminals having modulo-x symmetry for wirebond assemblies without windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8629545B2 (en) 2011-10-03 2014-01-14 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9679838B2 (en) 2011-10-03 2017-06-13 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9373565B2 (en) 2011-10-03 2016-06-21 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9377824B2 (en) 2011-10-03 2016-06-28 Invensas Corporation Microelectronic assembly including memory packages connected to circuit panel, the memory packages having stub minimization for wirebond assemblies without windows
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US9679876B2 (en) 2011-10-03 2017-06-13 Invensas Corporation Microelectronic package having at least two microelectronic elements that are horizontally spaced apart from each other
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US9496243B2 (en) 2011-10-03 2016-11-15 Invensas Corporation Microelectronic assembly with opposing microelectronic packages each having terminals with signal assignments that mirror each other with respect to a central axis
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US9515053B2 (en) 2011-10-03 2016-12-06 Invensas Corporation Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis
US9530458B2 (en) 2011-10-03 2016-12-27 Invensas Corporation Stub minimization using duplicate sets of signal terminals
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9460758B2 (en) 2013-06-11 2016-10-04 Invensas Corporation Single package dual channel memory with co-support
US9293444B2 (en) 2013-10-25 2016-03-22 Invensas Corporation Co-support for XFD packaging
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US10026467B2 (en) 2015-11-09 2018-07-17 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9928883B2 (en) 2016-05-06 2018-03-27 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
EP4123695A4 (en) * 2020-03-25 2023-12-06 Huawei Technologies Co., Ltd. STACKED CASE FOR MEMORY CHIP AND ELECTRONIC DEVICE

Also Published As

Publication number Publication date
KR101070913B1 (ko) 2011-10-06

Similar Documents

Publication Publication Date Title
KR101070913B1 (ko) 반도체 칩 적층 패키지
KR100753415B1 (ko) 스택 패키지
KR100621991B1 (ko) 칩 스케일 적층 패키지
US7719094B2 (en) Semiconductor package and manufacturing method thereof
US6703713B1 (en) Window-type multi-chip semiconductor package
US20090243073A1 (en) Stacked integrated circuit package system
US20090243072A1 (en) Stacked integrated circuit package system
US20070052082A1 (en) Multi-chip package structure
JP2005209882A (ja) 半導体パッケージ及び半導体装置
JP2007134426A (ja) マルチチップモジュール
KR100808582B1 (ko) 칩 적층 패키지
KR20090043945A (ko) 스택 패키지
KR100994209B1 (ko) 반도체 적층 패키지
KR100650769B1 (ko) 적층형 패키지
KR100826976B1 (ko) 플래나 스택 패키지
KR20060133800A (ko) 칩 스택 패키지
KR20080084300A (ko) 스택 패키지
KR20080074662A (ko) 스택 패키지
US20040183190A1 (en) Multi-chips stacked package
KR20060068971A (ko) 적층 패키지
KR100650770B1 (ko) 플립 칩 더블 다이 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20070088058A (ko) 멀티 칩 패키지
KR20070088046A (ko) 멀티 칩 패키지
KR20020082543A (ko) 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee