JP2005209882A - 半導体パッケージ及び半導体装置 - Google Patents

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Abstract

【課題】マルチチップ化した半導体集積回路の機能向上、小型化、システム化を図るパッケージ構造を提供する。
【解決手段】表面に複数のテスト用端子１２と複数の外部接続用端子１３とが配置され、裏面に複数の内部接続用端子１４が配置された基板１１と、表面に内部回路と接続した複数の表面端子１６が形成された半導体チップ１５を用意し、この半導体チップの裏面を前記基板の裏面に接合し、半導体チップの表面端子を基板の所望の内部接続用端子に接続したうえ、封止部材１８により半導体チップを基板の裏面に封止してカプセル化された半導体パッケージ１０を構成する。また、外部接続端子が形成され基板の上に搭載された他の半導体チップに、前記のカプセル化された半導体パッケージを接合したうえ封止してマルチチップ構造にする。
【選択図】図１

Description

この発明はカプセル化された半導体パッケージ及びこの半導体パッケージを組込んだ半導体装置に関するものである。
現在用いられている半導体デバイスの機能向上、小型化、システム化は、複数のＩＣチップを直接、垂直方向に積み重ね、インターポーザー基板に直接ワイヤボンディングするマルチチップパッケージがメモリ品種を中心に用いられている。（例えば、特許文献１、２参照）。
特開２００２−２３１８８５号公報 特開２００２−２１７３６７号公報
上述のような従来の方式は、チップ搭載面が単一のため、一般にデバイスの組合せの汎用性が低い。また、複数チップを組み立て完成後に電気検査を行なうため、不良品の発生ロスが多く、製造コストダウンが難しい。また、ワイヤリングの内部引き回しの自由度が低いので、多層構造インターポーザー基板が必要となり、基板コストのアップ、パッケージの嵩高化など大型化する課題がある。
この発明はこのような従来の課題を解決するためになされたもので、予め検査されカプセル化された半導体パッケージを用い、これを例えば他の高機能の半導体チップと組みあわせることにより、半導体集積回路装置の機能向上、小型化、システム化を図るパッケージ構造を提供しようとするものである。
上記のような課題を解決するため、本発明では先ずカプセル化された半導体パッケージを提供する。すなわち、この発明による半導体パッケージは、
表面に複数のテスト用端子と複数の外部接続用端子とが配置され、裏面に複数の内部接続用端子が配置され、前記内部接続用端子が所望の前記テスト用端子及び又は外部接続用端子と内部接続された基板と、
表面に内部回路と接続した複数の表面端子が形成され、裏面が前記基板の前記裏面に対向するように配置された少なくとも一つの半導体チップと、
前記半導体チップの前記表面端子を前記基板の所望の前記内部接続用端子に接続する配線と、
前記半導体チップを前記基板の前記裏面に封止する封止部材とを備えたものである。
また、この発明による半導体装置は、上記のカプセル化された半導体パッケージを他の機能を有する他の半導体チップなどと組み合わせてマルチチップ化した半導体装置を提供するものである。すなわち、この発明の半導体装置は、
主表面に複数の接続用主端子が配置され、裏面に複数の外部接続用主端子が配置され、前記接続用主端子が所望の前記外部接続用主端子と内部接続された主基板と、
主表面に内部回路と接続した複数の表面端子が形成され、裏面が前記主基板の前記表面に対向するように配置された少なくとも一つの主半導体チップと、
前記主半導体チップの前記表面にその封止部材が対向するように配置された少なくとも一つの本発明によるカプセル化された半導体パッケージと、
前記主半導体チップの前記表面端子と、前記半導体パッケージの前記外部接続用端子とを前記主基板の所望の前記接続用主端子に接続する配線と、
前記主半導体チップ及び前記半導体パッケージを前記主基板の前記表面に封止する主封止部材とを備えたものである。
本発明のその他の特徴あるいは変形は、以下に詳細に説明する。
本発明によれば、予め検査されカプセル化された半導体パッケージを、機能している専用システムＬＳＩなど他の半導体チップに接続することで、機能の違うチップを組み合わせて動作させることができ、システム化が容易に図れる。
また、予め検査されカプセル化された半導体パッケージを使用することで、これと組み合わせる他の半導体チップが良品にも拘わらず使えないというような、つれ不良をなくすことができる。したがって、検査負荷を最小とし、製造ロスを防止することができる。
また、ベアチップでなく、カプセル化された半導体パッケージを用いるので、外部引き出し、テスト、ハンドリングが容易になり、良品選別も容易になる。
以下にこの発明の実施の形態について図面を参照して詳細に説明する。なお、各図で同一または相当する部分には同一符号を付して場合により説明を簡略ないし省略する。
実施の形態１．
図１は、この発明の実施の形態１によるカプセル化した半導体パッケージの構造を示す図で、（ａ）図は平面図、（ｂ）図は断面図を示す。
図１の半導体パッケージ１０において、インターポーザー又はインターポーザー基板とも称される基板１１の表面には、複数のテスト用端子１２と複数の外部接続用端子１３とが配置され、その裏面には複数の内部接続用端子１４が配置されている。内部接続用端子１４は所望のテスト用端子１２と内部接続されている。また内部接続用端子１４は所望の外部接続用端子１３とも内部接続されている。通常は一つのテスト用端子１２と一つの外部接続用端子１３とは対応しており互に電気的接続された状態にあるが、対応した外部接続端子１３がないテスト用端子１２があってもよい。
この基板１１の裏面側には半導体チップ１５がその裏面側を対向させるように配置されており、半導体チップ１５の表面にはその内部回路と接続された複数の表面端子１６が形成されている。基板１１と半導体チップ１５とは接着層で接着してもよい。
そして、配線１７により半導体チップ１５の表面端子１６と基板１１の所望の内部接続用端子１４とが接続されている。
そして、封止部材１８により、半導体チップ１５と配線１７とが基板１１の裏面側に封止されている。
ここでそれぞれ端子と称したものは、通常はワイヤリング用パッドないしボンディングパッドとして導電性薄膜で形成されているものである。また、配線と称したものは、通常はボンディング接続されるワイヤリングである。また、封止部材と称したものは、通常は封止用の樹脂である。また、半導体チップ１５は通常は接着層を介して基板１１に接合されている。
以上のように、半導体チップ１５の表面端子１６と基板１１の内部接続用端子１４との間に配線１７により所望の接続がされ、また、基板１１の内部接続用端子１４と外部接続用端子１３との間に所望の内部接続がされているので、外部から基板１１の外部接続端子１３を介して半導体チップ１５に所定の動作をさせることができる。
また、半導体チップ１５の表面端子１６と基板１１の内部接続用端子１４との間に配線１７により所望の接続がされ、さらに、基板１１の内部接続用端子１４とテスト用端子１２との間の所望に内部接続がされているので、外部から基板１１のテスト用端子１２を介して半導体チップ１５の所定の動作をテストすることができる。
次に、図１（ａ）の基板１１の表面図に示すとおり、基板１１の表面において、複数のテスト用端子１２の配置領域と複数の外部接続用端子１３の配置領域とは分離されている。具体的には、外部接続用端子１３の配置領域は基板１１の周辺部に配置され、テスト用端子１２の配置領域は基板１１の前記周辺部を除く内側部に配置されている。
次に、図１（ｂ）の基板１１の断面図から分かるとおり、基板１１の裏面において、内部接続用端子１４は基板１１の周辺部に配置されている。そして、基板１１の内部接続用端子１４の配置領域より内側に、言い換えれば中心部に半導体チップ１５が配置されている。
次に、図１（ｂ）の基板１１の断面図から分かるとおり、基板１１の裏面に封止部材１６が一定の厚みで形成されており、この半導体パッケージ１０は全体として一定厚みの矩形体を呈している。
以上説明したように、この半導体パッケージ１０は、外部接続用端子１３により外部製品と電気的に接続される。
そして、基板１１において、内部接続用端子１４、テスト用端子１２、外部接続用端子１３は電気的に接続され、かつ、半導体チップ１５と外部製品の入出力が対応するように設計されている。
半導体チップ１５は配線１７、内部接続用端子１４、テスト用端子１２、外部接続用端子１３を介して外部製品と電気的に接続され、外部から電源、信号を受け、その動作結果を出力する。
この半導体パッケージ１０は、組み立て後テスト用端子１２を用いて電気特性を計測され、良品不良品を判定される。良品判定された製品は外部接続用端子１３を介して外部製品と接続され所定の動作をおこなう。
以上の構造を他の表現で次のように説明できる。
この実施の形態の半導体パッケージ１０は、半導体チップ（ＩＣチップ）とほぼ同じサイズのインターポーザー基板１１の裏面に、この半導体チップの裏面をダイ付けし、半導体チップ表面の表面端子１６（ボンディング電極）とインターポーザー基板１１の裏面上に配線された内部接続用端子１４（ワイヤボンディング用の電極）との間を金属配線１７でワイヤボンディングし、半導体チップ１５の表面と側面を絶縁性の封止部材１８（モールド樹脂）にて保護したものである。
また、インターポーザー基板１１の裏面に複数配置された導電性の内部接続用端子１４（ワイヤボンディング用の電極）は、基板１１の断面を通じて基板１１の表面に配線され、インターポーザー基板１１の表面の導電性のテスト用端子１２（テスト用電極）に導通するとともに、基板１１の表面の周囲に配置されたワイヤボンディング用の外部接続用端子１３（外部引出端子）に導通している。
さらに、基板１１の表面の中央部に引き回されたテスト用端子１２（テスト用の電極端子）と、基板１１の表面の周囲に配置された、他の外部デバイスとの接続用の外部接続用端子１３（外部引出電極）とが分離されている。
そして、基板１１のテスト用端子１２（テスト用の電極端子）を用いて予め内蔵した半導体チップ１５（ＩＣチップ）の機能を検査することにより、良品のみを選別することができる。
また、この実施の形態の半導体パッケージ１０では、図１（ａ）に示すとおり、基板１１の表面において、複数のテスト用端子１２の配置領域と複数の外部接続用端子１３の配置領域とが分離して配置することができる。テスト用端子１２が別に設けられず、外部接続用端子１３をテスト用にも使用するような従来のタイプでは、外部接続用端子１３がテスト時に損傷を受ける可能性があるが、この実施の形態の半導体パッケージ１０では、たとえテスト用端子１２が損傷を受けても、外部接続用端子１３は損傷なく保護される。
また、この実施の形態のように基板１１を用いれば、テスト用端子１２の配置領域を十分に確保することができる。したがって、複数のテスト用端子１２の配列を自由に選択することができる。また、個々のテスト用端子１２の大きさを外部接続用端子１３より大きくすることもできるので、テスト用端子にはテスト時に大きな電力が加えられることがあっても、損傷を受けにくいメリットがある。
また、テスト用端子の大きさ、形状を、外部接続用端子の大きさ、形状とは異なって必要な大きさ、形状に設定することができる。
以上説明したように、この実施の形態では、他の高機能半導体チップと組み合わせてマルチチップ化するべき半導体チップをベアチップのままとしないで、予め本実施の形態で説明したようなカプセル化した半導体パッケージを用意する。このカプセル化した半導体パッケージはチップと同程度の大きさで小さく形成できる。本願発明者らは、これをチップカプセルないしチップサイズカプセルと愛称している。
ベアチップを用いてマルチチップ化する場合には、ハンドリングが困難であるが、この実施の形態のようにカプセル化すると、外部引き出し、テスト、ハンドリングが容易になり、良品選別も容易になり、ベアチップの欠点を解決することができる。
そして、予め検査されカプセル化された半導体パッケージを使用することで、後に説明するように、既に機能している専用システムＬＳＩなど他のチップにそのまま接続することで、容易に機能の違うチップが動作するマルチチップモジュールとしてシステム化することが容易に図れる。
実施の形態２．
図２は、この発明の実施の形態２による半導体装置２０の構造を示す断面図である。この半導体装置２０は、実施の形態１で説明したカプセル化された半導体パッケージ１０を他の集積回路装置等の半導体チップの上に積層してマルチチップのパッケージ製品としたものである。
図２に示す半導体装置２０において、インターポーザーあるいはインターポーザー基板とも称される主基板２１の主表面（断面図でみて上方側）には複数の接続用主端子２２が配置され、その裏面には複数の外部接続用主端子２３が配置されている。そして、接続用主端子２２は所望の外部接続用主端子２３と内部接続されている。
主基板２１の表面には、主半導体チップ２４がその裏面（断面図でみて下方側）を対向させて配置されており、主半導体チップ２４の主表面（断面図でみて上方側）には内部に形成された回路と接続された複数の表面端子２５が形成されている。
主半導体チップ２４の主表面には、実施の形態で説明した半導体パッケージ１０がその封止部材１８を主半導体チップ２４の主表面に対向させるように配置され、固定材２６で固定されている。
配線２７ａが、主半導体チップ２４の表面端子２５と主基板２１の所望の接続用主端子２２とを接続し、配線２７ｂが、半導体パッケージ１０の外部接続用端子１３と主基板２１の所望の接続用主端子２２とを接続している。
また、主封止部材２８が、主半導体チップ２４及び半導体パッケージ１０を主基板２１の主表面に封止している。
ここで主基板２１の接続用主端子２２と主半導体チップ２４の表面端子２５は、通常はワイヤリング用パッドないしボンディングパッドとして導電性薄膜で形成されているものである。また、主基板２１の外部接続用主端子２３は、通常は他の実装基板に実装されるときの電気的接続用のハンダボールである。また、配線２７ａ、２７ｂと称したものは、通常はボンディング接続されるワイヤリングである。また、主封止部材２８と称したものは、通常は封止用の樹脂であり、固定材２６と称したものは、通常は樹脂による接着層である。
なお、ここで主基板２１、接続用主端子２２、外部接続用主端子２３、主半導体チップ２４、主封止部材２８などのように主という語を付加しているが、これは実施の形態１で用いた用語との区別を図るための単に説明の便宜上のものである。また、実施の形態１のものを半導体パッケージと称し、実施の形態２のものを半導体製品と称しているが、これも両者の区別をつけるための単に説明上の便宜のものである。
以上説明したように、実施の形態１で説明したような、この発明の半導体パッケージ１０は、図２に示すように主半導体チップ２４（下段チップ）の上に積層され、その後、主半導体チップ２４と同一の主基板２１の上にワイヤボンディングされ、樹脂封止される。ここで、主半導体チップ２４（下段チップ）用の接続用主端子２２と、半導体パッケージ１０用の接続用主端子２２と、主基板２１の外部接続用主端子２３とは所望の状態に電気的に導通されており、最終製品として機能するように設計されており、この半導体装置２０により、複数の半導体チップが積層された状態と同等の機能を得ることができる。
また、半導体パッケージ１０は予め良品選別されているため、半導体パッケージ１０に収納された半導体チップ１５（上段チップ）の不良による主半導体チップ２４（下段チップ）のつれ不良化を抑制することができる。
以上のように、この実施の形態の半導体装置２０は、実施の形態１で説明した半導体パッケージ１０の裏面（基板１１側とは反対の封止部材１８側）を、他の主半導体チップ２４（ＩＣチップ）の表面に固定材２６などを介して直接に＜もしくは、付属のスペーサーで＞張り合わせ、半導体パッケージ１０のインターポーザー基板１１の表面側の外部接続用端子１３（外部電極）を主基板２１や前記他の主半導体チップ２４（ＩＣチップ）にワイヤボンディングで相互に接続して複合機能をもつ構造にしたものである。
以上のように、本発明によれば、外部接続用端子とテスト用端子を表面に設け、かつチップとほぼ同じサイズに収納保護した、この発明のカプセル化された半導体パッケージのテスト済みのものを、他の機能を有する他の半導体チップの上に積層し、相互にワイヤボンドで配線した半導体装置を製造することによって、各半導体チップを分業して製作後、容易に複合機能をもつシステムができるシステムインパッケージの提供が可能となる。
すなわち、予め検査された本発明の半導体パッケージを用い、既に機能している専用システムＬＳＩなど他のチップと一体化して接続することで、容易に機能の違うチップを複合させて動作させることができ、システム化が容易に図れる。
例えば、下段の専用システムＬＳＩチップの上にメモリチップを含む本発明の半導体パッケージを載せることにより、複数の異種機能のチップの多層積み重ね組合せを可能とし、ＭＣＰの汎用性をあげることができる。
また、予め検査されたこの発明の半導体パッケージを使用することで、製造ロスを防止し、検査負荷を最小とし、設備投資を抑え、パッケージによるシステムの提供を容易にすることができる。
また、インターポーザー基板の構造を簡単にし、低コスト化を図ることができる。
さらに、従来のベアチップを用いる構造で外部引出とするものでは、ハンドリングが困難であり、またテストもそのままではできないが、本発明の半導体パッケージを使用することにより、外部引き出し、テスト、ハンドリングが容易になり、良品選別も容易になる。
また、例えば、良品選別されたメモリを、専用システムＬＳＩチップなどと組み合わせることができるので、良品の専用システムＬＳＩチップを不良品のメモリと組み合わせてつれ不良としてしまうようなことがなく、生産性向上の効果が大きい。
実施の形態３．
図３は、この発明の他の実施の形態による半導体パッケージの構造を示す断面図である。
この実施の形態では、２個の半導体チップ１５ａ、１５ｂが基板１１の裏面に配置され、半導体チップ１５ａ、１５ｂの表面に配置された表面端子１６ａ、１６ｂがそれぞれ基板１１の裏面の内部接続用端子１４に接続されている。
基板１１側から見て、下段の半導体チップ１５ａの表面周囲に表面端子１６ａが配置され、その内側の無端子領域に、上段の半導体チップ１５ｂが配置されている。積層する半導体チップは２個に限られず、２個以上必要な個数を積層できる。基板１１及び半導体チップ１５ａ、１５ｂは接着層で接着してもよい。このような積層により集積度を上げることができる。
なお、図３では、半導体チップ１５ａ、１５ｂの表面端子１６ａ、１６ｂが同一の内部接続用端子１４に接続されているようにみえるが、これは断面図のせいであり、実際には内部接続用端子１４は図面奥行き方向に一列に複数個配置されており、一般には異なる内部接続用端子１４に接続されているものである。
実施の形態４．
図４は、この発明の他の実施の形態による半導体パッケージの構造を示す図で、（ａ）は断面図、（ｂ）は底面図である。
図４に示す半導体パッケージにおいては、配線の一部が封止部材の表面に露出し外部から目視できる状態になっている。図１〜図３で説明したような半導体パッケージ１０では、内部の配線１７は封止部材１８の中に見えないように埋もれている。このようにする場合、封止部材１８の厚みが厚くなる傾向になる。一方、この実施の形態の図４のように、配線１７が半導体パッケージ１０の背面に露出してもよいとする場合には、封止部材１８の厚みを薄く形成できる。
また、封止部材１８は通常は不透明であるが、この場合に透明部材で形成することも考えられる。そのようにすると封止部材１８から露出する配線１７が目立たないので外観上便宜がある。
実施の形態５．
図５は、この発明の他の実施の形態による半導体パッケージの構造を示す断面図である。
図５に示す半導体パッケージでは、半導体チップ１５の表面に金属またはシリコン片又は非導電性のスペーサー５１を設け、その表面を封止部材１８から露出させている。スペーサー５１は半導体チップ１５に接着層で接着してもよい。このようにすれば、伝熱性のスペーサー５１を介して放熱するので、放熱性が向上する。また、後に説明するようにスペーサー５１を用いて他の半導体チップに接着させれば、接着性が向上する。
実施の形態６．
図６、図７は、それぞれこの発明の他の実施の形態による半導体パッケージの構造を示す断面図である。
図６に示す半導体パッケージでは、図５に示した半導体パッケージ１０のスペーサー５１の表面に熱軟化もしくは熱硬化性の樹脂等からなる接着性部材６１を塗布し、もしくは貼り付けている。このようにすれば、後に説明するように、他の半導体チップに接合する際にその接合性が向上する。
また、図７に示す半導体パッケージでは、図１に示した半導体パッケージ１０の背面側で封止部材１８の表面に熱軟化もしくは熱硬化性の樹脂等からなる接着性部材６１を塗布し、もしくは貼り付けている。このようにすれば、後に説明するように、他の半導体チップに接合する際にその接合性が向上する。
実施の形態７．
図８は、この発明の他の実施の形態による半導体パッケージの構造を示す図であり、（ａ）は断面図、（ｂ）は底面からみた透視図である。この半導体パッケージ１０は、内部接続用端子を二組以上に分けて設けて使い分けるものである。
図８（ａ）はこの実施の形態の半導体パッケージ１０の断面図、図８（ｂ）は基板１１の裏面の内部接続端子１４の配置を示す図であり、図８（ａ）を下側から見上げたときの透視図と言ってもよい。
この図８に示す半導体パッケージ１０では、基板１１の複数の内部接続用端子を二組設けている。すなわち、内部接続用端子１４ａの列の第１の組と、内部接続用端子１４ｂの列の第二の組とである。
そして、半導体チップ１５の表面端子１６と第一の組の内部接続用端子１４ａとの間で配線１７ａにより所望の接続をおこなう。また、表面端子１６と第二の組の内部接続用端子１４ｂとの間で配線１７ｂにより所望の接続をおこなう。
さらに、第一の組の内部接続用端子１４ａと外部接続用端子１３との間に第一の所望の内部接続を行なう。また、第二の組の内部接続用端子１４ｂと外部接続用端子１３との間に第二の所望の内部接続をおこなう。言い換えれば、このような基板１１を用意する。
このようにすれば、外部接続端子１３を介して外部基板や素子との異なる接続形態を実現することができる。
又これとは別に、半導体チップ１５の異なる内部回路あるいは機能を有するものを同一の基板１１に搭載して、配線１７ａ，１７ｂを使い分けることにより、同一の基板１１を用いて外部接続端子１３を介して外部と異なる接続形態をとることができる。
これをさらに言い方を変えて説明すると、図８に示す半導体パッケージでは、半導体パッケージ１０内の半導体チップ１５からワイヤリングするための内部接続端子１４（ボンディングパッド）を複数個設け、同一チップを使うが外部製品との導通をとる接合パッド配置が異なる場合に、パッド１４ａと１４ｂをワイヤ１７ａと１７ｂで使い分けることにより異なる接続形態であっても同一の基板で生産できる。すなわち、基板の共通化を図ることができる。
また、半導体チップ１５（ＩＣチップ）を搭載するインターポーザー基板１１の裏面の内部接続端子１４（ワイヤボンディング用の電極）には、ＩＣチップ機能の変更に対応できるように複数の内部接続端子１４（リード端子）を配し、ワイヤボンディングの配線１７により各機能対応の内部接続端子１４（電極）を選択することができる。
実施の形態８．
図９は、この発明の他の実施の形態による半導体装置の構造を示す断面図である。この実施の形態８は実施の形態２と同様に、この発明の半導体パッケージを他の半導体チップ（集積回路装置など）の上に積層してパッケージ製品としたものである。
実施の形態２の図２においては、図１に示したような半導体パッケージ１０を主半導体チップ２４の上に搭載しているが、この実施の形態の図９では、図５に示したような半導体パッケージ１０を主半導体チップ２４の上に搭載している。すなわち、半導体パッケージ１０のスペーサー５１の外表面を主半導体チップ２４の表面に当接させている。これは接着層を介して接合させてもよい。
この図９の場合では、半導体パッケージ１０のスペーサー５１は封止部材１８の表面から少し高くなっており、主半導体チップ２４の表面との接合性をよくしている。
このように、半導体パッケージ１０にスペーサー５１を設け、スペーサーを介して主半導体チップ２４に接合することにより、相互接合を容易にするとともに、放熱性が向上する。
なお、上記の各実施の形態では、半導体パッケージ１０における基板１１の外部接続端子１３の配列やそれに伴う配線（ワイヤボンディング）の方向、また主基板２１の接続用主端子２２の配列などについて２方向のみに存在する如くに説明したが、これは２方向であってもよいし、ものによっては四方向に存在してもよい。また、半導体パッケージ１０、半導体装置２０、およびその構成部分の高さや形状も任意に設定することができる。
実施の形態９．
図１０は、この発明の他の実施の形態による半導体装置の構造を示す断面図である。この実施の形態は、この発明のカプセル化された半導体パッケージを複数積層して形成した半導体装置にかかるものである。
図１０に示す半導体装置では、主半導体チップ２４の上に下段の第一の半導体パッケージ１０Ａを載せ、さらにその上に上段の第二の半導体パッケージ１０Ｂを載せたものである。
上段の半導体パッケージ１０Ｂは下段の半導体パッケージ１０Ａの外部接続用端子を避けるようにサイズを小さくしたものを積層する。図１０では二段の積層であるが、二段以上複数段を積層してもよい。
このように、下段の半導体パッケージの外部接続端子を避けて上段の半導体パッケージを積層するようにすれば、外部接続端子に対するワイヤボンディングをおこないやすい。また、テストもおこないやすい。
なお、この場合の半導体パッケージ１０は、基板１１のテスト用端子１２及び外部接続用端子１３が基板１１の周辺部に配置され、基板１１の中央部は端子が配置されない無端子領域になっているものが、積層に便宜である。
実施の形態１０．
図１１は、この発明の他の実施の形態による半導体パッケージの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
図１１に示す半導体パッケージ１０では、基板１１において、外部接続用端子１３の配置領域が基板１１の対向する二辺の周辺部に配置され、テスト用端子１２の配置領域が基板１１の他の対向する二辺の周辺部に配置されている。そして、基板１１の中央部に端子が配置されない無端子領域が形成されている。
また、封止部材１８が基板１１の裏面に一定の厚みで形成されるとともに、基板１１の外部接続用端子１３の配置領域に対応する部分では相対的に小さな厚みに形成されている。具体的には、角部で窪んだ段差を形成している。
さらに説明すると、図１１に示す半導体パッケージ１０では、インターポーザー基板１１の外部接続用端子１３はもちろん、テスト用端子１２（テスト用パッド）も可能なかぎり基板１１の周辺端部に配置する。
また、半導体チップ１５の表面端子１６とインターポーザー基板１１とはタブによる配線１７で接合し、可能な限り高さ方向を薄く形成する。
また、封止部材１８（モールド樹脂）は周辺部の外部接続用端子１３に対応した部分で削り取られたように段差を設ける。
このような構造にすれば、後に説明するように、同一サイズの半導体パッケージ１０を多数積層することが可能となる。
実施の形態１１．
図１２は、この発明の他の実施の形態による半導体装置の構造を示す断面図である。この実施の形態の半導体装置は、実施の形態１０（図１１）の半導体パッケージを複数積層して形成した半導体装置にかかるものである。
図１２に示す半導体装置では、主半導体チップ２４の上に下段の第一の半導体パッケージ１０Ａを載せ、さらにその上に上段の第二の半導体パッケージ１０Ｂを載せたものである。
上段の半導体パッケージ１０Ｂは、下段の半導体パッケージ１０Ａの外部接続用端子に対応する位置で段差を形成しているので、外部接続用端子へのワイヤボンディングがしやすく、また全体の積層の高さを低く抑えることができる。
このような構造にすれば、実施の形態１０（図１１）で説明したような構造の同一サイズの半導体パッケージを多数積層することが可能となる。
実施の形態１２．
図１３は、この発明の他の実施の形態による半導体パッケージの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
図１３に示す半導体パッケージ１０では、基板１１において、外部接続用端子１３の配置領域が基板１１の最も周辺部に配置され、テスト用端子１２の配置領域が基板１１の前記周辺部に隣接する内側部に配置され、基板１１の中央部には端子が配置されない無端子領域が形成されている。
すなわち、図１３に示す半導体パッケージでは、テスト用端子１２をインターポーザー基板１１の周囲に配置する。そして、そのテスト用端子１２の外周に外部接続用端子１３（外部接続用パッド）を配置する。
また、ＱＰＦ用のチップと同じように半導体チップ１５の表面（主面）に表面端子１６（パッド）が設けられ、インターポーザー基板１１の裏面に半導体チップ１５の表面端子１６（パッド）とＴＡＢ接続する内部接続用端子１４（パッド）を設ける。また、実施の形態１０（図１１）と同様の段差モールドを行う。
この実施の形態によれば、ＱＦＰタイプのチップを有するＣＳＣに対応可能である。また、テストパッド配置の自由度が増加する。
実施の形態１３．
図１４は、この発明の他の実施の形態による半導体装置の構造を示す断面図である。この実施の形態の半導体装置は、実施の形態１２（図１３）の半導体パッケージを複数積層して形成した半導体装置にかかるものである。
図１４に示す半導体装置では、主半導体チップ２４の上に下段の第一の半導体パッケージ１０Ａを載せ、さらにその上に上段の第二の半導体パッケージ１０Ｂを載せたものである。
上段の半導体パッケージ１０Ｂは、下段の半導体パッケージ１０Ａの外部接続用端子に対応する位置で切り欠いたように段差を形成しているので、外部接続用端子へのワイヤボンディングがしやすく、また全体の積層の高さを低く抑えることができる。
このような構造にすれば、実施の形態１２（図１３）で説明したような構造の同一サイズの半導体パッケージを多数積層することが可能となる。
なお、この実施の形態は、同一サイズの半導体パッケージ１０を積層し、４方向にワイヤボンディングをおこなう構造である。
実施の形態１４．
図１５、図１６、図１７は、それぞれこの発明の他の実施の形態による半導体パッケージの構造を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
図１５に示す半導体パッケージでは、基板１１が封止部材１８の周縁部より外側に伸延した外周部１１ａを有し、外部接続用端子１３が基板１１の前記外周部１１ａに配置されている。
言い換えれば、基板１１の外部接続用端子１３が内部接続用端子１４より外側に配置され、封止部材１８が外部接続用端子１３に対応する領域には達しない範囲で内部接続用端子１４を包み込むように形成されている。
すなわち、図１５に示す半導体パッケージでは、封止部材１８（モールド）に段差を設けず、インターポーザー基板１１の表面（主面）の少なくとも外部接続用端子１３（パッド）の配置位置を避ける範囲で形成されている。
このようにすれば、同一サイズの半導体パッケージ１０を多数積層することが容易となる。
図１６及び図１７の半導体パッケージ１０も、図１５と同様に、基板１１が封止部材１８の周縁部より外側に伸延した外周部１１ａを有し、外部接続用端子１３が基板１１の前記外周部１１ａに配置されている。
図１５、図１６、図１７の相違は、図１５のものでは、基板１１の表面の対向する２辺にそれぞれテスト用端子１２が一列、外部接続用端子１３が一列配置されている。図１６のものでは、基板１１の表面の対向する２辺に外部接続用端子１３がそれぞれ一列配置されており、テスト用端子１２は基板１１の四辺に一列環状に配置されている。また、図１７のものでは、基板１１の四辺の最外周に外部接続用端子１３が一列環状に配置されており、隣接する内側にテスト用端子１２が基板１１の四辺に一列環状に配置されている。
実施の形態１５．
図１８は、この発明の他の実施の形態による半導体パッケージの構造を示す断面図である。
図１８に示す半導体パッケージでは、封止部材１８が基板１１の裏面に一定の厚みで形成されるとともに、基板１１の外縁端部を反対側にまで（上側にまで）包み込むように形成されている。
すなわち、図１７に示す半導体パッケージでは、封止部材１８（モールド）をインターポーザー基板１１の端部にとどめるのでなく、インターポーザー基板１１の端部を露出させないように、インターポーザー基板１１の端部を包み込んで表面まで被せるものである。こうするとインターポーザー基板１１の界面と封止部材１８（モールド）との剥離が起き難い効果がある。
この発明の実施の形態１における半導体パッケージの構造を示す図である。 この発明の実施の形態２における半導体パッケージの構造を示す図である。 この発明の実施の形態３における半導体パッケージの構造を示す図である。 この発明の実施の形態４における半導体パッケージの構造を示す図である。 この発明の実施の形態５における半導体パッケージの構造を示す図である。 この発明の実施の形態６における半導体パッケージの構造を示す図である。 この発明の実施の形態６における半導体パッケージの構造を示す図である。 この発明の実施の形態７における半導体パッケージの構造を示す図である。 この発明の実施の形態８における半導体パッケージの構造を示す図である。 この発明の実施の形態９における半導体パッケージの構造を示す図である。 この発明の実施の形態１０における半導体パッケージの構造を示す図である。 この発明の実施の形態１１における半導体パッケージの構造を示す図である。 この発明の実施の形態１２における半導体パッケージの構造を示す図である。 この発明の実施の形態１３における半導体パッケージの構造を示す図である。 この発明の実施の形態１４における半導体パッケージの構造を示す図である。 この発明の実施の形態１４における半導体パッケージの構造を示す図である。 この発明の実施の形態１４における半導体パッケージの構造を示す図である。 この発明の実施の形態１５における半導体パッケージの構造を示す図である。
符号の説明
１０ 半導体パッケージ、
１１ 基板、
１２ テスト用端子、
１３ 外部接続用端子、
１４ 内部接続用端子、
１５ 半導体チップ、
１６ 表面端子、
１７ 配線、
１８ 封止部材、
２０ 半導体装置、
２１ 主基板、
２２ 接続用主端子、
２３ 外部接続用主端子、
２４ 主半導体チップ、
２５ 表面端子、
２６ 固定材、
２７ａ、２７ｂ 配線、
２８ 主封止部材、
５１ スペーサー、
６１ 接着性部材。

Claims (19)

  1. 表面に複数のテスト用端子と複数の外部接続用端子とが配置され、裏面に複数の内部接続用端子が配置され、前記内部接続用端子が所望の前記テスト用端子及び又は外部接続用端子と内部接続された基板と、
    表面に内部回路と接続した複数の表面端子が形成され、裏面が前記基板の前記裏面に対向するように配置された少なくとも一つの半導体チップと、
    前記半導体チップの前記表面端子を前記基板の所望の前記内部接続用端子に接続する配線と、
    前記半導体チップを前記基板の前記裏面に封止する封止部材とを備えた半導体パッケージ。
  2. 前記半導体チップの前記表面端子と前記基板の前記内部接続用端子との間の所望の接続、及び、前記基板の前記内部接続用端子と前記外部接続用端子との間の所望の接続により、前記基板の前記外部接続端子を介して前記半導体チップに所定の動作をさせることができるようにした請求項１記載の半導体パッケージ。
  3. 前記基板の前記複数の内部接続用端子を二組以上設け、第一の組の内部接続用端子と前記外部接続用端子との間の第一の所望の接続、又は第二の組の内部接続用端子と前記外部接続用端子との間の第二の所望の接続、及び、前記半導体チップの前記表面端子と前記基板の前記第一の組又は第二の組の内部接続用端子との間の所望の接続により、前記半導体チップに異なる動作をさせることができるようにした請求項２記載の半導体パッケージ。
  4. 前記半導体チップの前記表面端子と前記基板の前記内部接続用端子との間の所望の接続、及び、前記基板の前記内部接続用端子と前記テスト用端子との間の所望の接続により、前記基板の前記テスト用端子を介して前記半導体チップの所定の動作をテストすることができるようにした請求項１記載の半導体パッケージ。
  5. 前記基板において、前記複数のテスト用端子の配置領域と前記複数の外部接続用端子の配置領域とが分離された請求項１記載の半導体パッケージ。
  6. 前記基板において、前記外部接続用端子の配置領域が前記基板の周辺部に配置され、前記テスト用端子の配置領域が前記基板の前記周辺部を除く内側部に配置された請求項５記載の半導体パッケージ。
  7. 前記基板において、前記外部接続用端子の配置領域が前記基板の対向する二辺の周辺部に配置され、前記テスト用端子の配置領域が前記基板の他の対向する二辺の周辺部に配置され、基板の中央部に端子が配置されない無端子領域を形成した請求項５記載の半導体パッケージ。
  8. 前記基板において、前記外部接続用端子の配置領域が前記基板の周辺部に配置され、前記テスト用端子の配置領域が前記基板の前記周辺部に隣接する内側部に配置され、基板の中央部に端子が配置されない無端子領域を形成した請求項５記載の半導体パッケージ。
  9. 前記基板において、前記内部接続用端子が前記基板の周辺部に配置された請求項１記載の半導体パッケージ。
  10. 前記一つ以上の半導体チップが二つ以上の積層された半導体チップである請求項１記載の半導体パッケージ。
  11. 前記半導体チップの前記表面に前記封止部材から露出するスペーサーを配置した請求項１記載の半導体パッケージ。
  12. 前記配線の一部を前記封止部材の表面に露出させた請求項１記載の半導体パッケージ。
  13. 前記封止部材の表面に接着性部材を付着させた請求項１記載の半導体パッケージ。
  14. 前記封止部材が前記基板の裏面に一定の厚みで形成されるとともに、前記基板の前記外部接続用端子の配置領域に対応する部分では相対的に小さな厚みに形成されている請求項５記載の半導体パッケージ。
  15. 前記基板が前記封止部材の周縁辺部より外側に伸延した外周部を有し、前記外部接続用端子が前記基板の前記外周部に配置された請求項７又は８記載の半導体パッケージ。
  16. 前記封止部材が前記基板の裏面に一定の厚みで形成されるとともに、前記基板の外縁端部を包み込むように形成されている請求項５記載の半導体パッケージ。
  17. 前記基板の前記テスト用端子、外部接続用端子、内部接続用端子、及び前記半導体チップの前記表面端子がワイヤボンディング用のパッドであり、前記配線がボンディング用ワイヤである請求項１記載の半導体パッケージ。
  18. 主表面に複数の接続用主端子が配置され、裏面に複数の外部接続用主端子が配置され、前記接続用主端子が所望の前記外部接続用主端子と内部接続された主基板と、
    主表面に内部回路と接続した複数の表面端子が形成され、裏面が前記主基板の前記表面に対向するように配置された少なくとも一つの主半導体チップと、
    前記主半導体チップの前記表面にその封止部材が対向するように配置された少なくとも一つの請求項１記載の半導体パッケージと、
    前記主半導体チップの前記表面端子と、前記半導体パッケージの前記外部接続用端子とを前記主基板の所望の前記接続用主端子に接続する配線と、
    前記主半導体チップ及び前記半導体パッケージを前記主基板の前記表面に封止する主封止部材とを備えた半導体装置。
  19. 前記少なくとも一つの半導体パッケージが、下段と上段とに積層された二つ以上の半導体パッケージであり、下段の半導体パッケージの外部接続用端子が配置されない無端子領域に上段の半導体パッケージが載置された請求項１１記載の半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
JP2006278374A (ja) * 2005-03-28 2006-10-12 Sony Corp 半導体装置及びその実装構造
JP2007116030A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置とそれを用いた半導体パッケージ
JP2008166803A (ja) * 2006-12-28 2008-07-17 Stats Chippac Ltd 装着可能な集積回路パッケージインパッケージシステム
WO2011014434A2 (en) * 2009-07-31 2011-02-03 Altera Corporation Bond and probe pad distribution and package architecture
US8044498B2 (en) 2006-07-12 2011-10-25 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
US8963150B2 (en) 2011-08-02 2015-02-24 Samsung Display Co., Ltd. Semiconductor device having a test pad connected to an exposed pad
US9267985B2 (en) 2009-07-31 2016-02-23 Altera Corporation Bond and probe pad distribution

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7436114B2 (en) * 2005-06-03 2008-10-14 E.I. Du Pont De Nemours And Company Electronic device including a first workpiece, a second workpiece, and a conductive member substantially directly bonded to the first and second workpieces
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US8035205B2 (en) * 2007-01-05 2011-10-11 Stats Chippac, Inc. Molding compound flow controller
US8067830B2 (en) * 2007-02-14 2011-11-29 Nxp B.V. Dual or multiple row package
JP2008251608A (ja) * 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
US8134227B2 (en) * 2007-03-30 2012-03-13 Stats Chippac Ltd. Stacked integrated circuit package system with conductive spacer
JP5301126B2 (ja) * 2007-08-21 2013-09-25 スパンション エルエルシー 半導体装置及びその製造方法
JP2011066298A (ja) * 2009-09-18 2011-03-31 Renesas Electronics Corp 半導体チップ、及びこれを備えた半導体装置
EP2650538A1 (en) * 2010-12-07 2013-10-16 Kawasaki Jukogyo Kabushiki Kaisha Skew plate-type hydraulic rotary machine
DE112012006520B4 (de) * 2012-06-15 2024-09-05 Hitachi Astemo, Ltd. Thermischer Durchflussmesser
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259306A (ja) * 1992-03-12 1993-10-08 Fujitsu Ltd 半導体装置
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JPH09181254A (ja) * 1995-12-27 1997-07-11 Fujitsu Ten Ltd モジュールの端子構造
JPH1117058A (ja) * 1997-06-26 1999-01-22 Nec Corp Ｂｇａパッケージ、その試験用ソケットおよびｂｇａパッケージの試験方法
JP2000323623A (ja) * 1999-05-13 2000-11-24 Mitsubishi Electric Corp 半導体装置
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP3904934B2 (ja) * 2002-01-29 2007-04-11 京セラ株式会社 半導体装置
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
JP2006278374A (ja) * 2005-03-28 2006-10-12 Sony Corp 半導体装置及びその実装構造
JP4539396B2 (ja) * 2005-03-28 2010-09-08 ソニー株式会社 半導体装置の実装構造
JP2007116030A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置とそれを用いた半導体パッケージ
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
US8044498B2 (en) 2006-07-12 2011-10-25 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
JP2012169664A (ja) * 2006-12-28 2012-09-06 Stats Chippac Ltd 装着可能な集積回路パッケージインパッケージシステム
JP2008166803A (ja) * 2006-12-28 2008-07-17 Stats Chippac Ltd 装着可能な集積回路パッケージインパッケージシステム
KR101476385B1 (ko) * 2006-12-28 2014-12-26 스태츠 칩팩 엘티디 접착성 스페이싱 구조들을 갖는 마운트가능한 집적회로패키지-인-패키지 시스템
WO2011014434A3 (en) * 2009-07-31 2011-04-28 Altera Corporation Bond and probe pad distribution and package architecture
WO2011014434A2 (en) * 2009-07-31 2011-02-03 Altera Corporation Bond and probe pad distribution and package architecture
US9267985B2 (en) 2009-07-31 2016-02-23 Altera Corporation Bond and probe pad distribution
US8963150B2 (en) 2011-08-02 2015-02-24 Samsung Display Co., Ltd. Semiconductor device having a test pad connected to an exposed pad

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