JP2003068971A - 多層チップのパッケージング構造 - Google Patents
多層チップのパッケージング構造Info
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【課題】 複数の半導体チップが複数の積層半導体チッ
プ平面の形に隣接して配置される多層チップのパッケー
ジング構造を提供する。 【解決手段】 裏面と表面とを有する基板４０２と、隣
接して取り付けられて、基板の表面上に積層された複数
の半導体チップセットとなる複数の半導体チップ４０
６，４０８と、半導体チップを、互いに、および、基板
に接続している複数のワイヤ４１０ａ，４１０ｂと、２
つの隣接した半導体チップセットを隔離する複数の支持
部材４２０と、支持部材と、半導体チップと、基板とを
互いに接着する複数の接着層４０４と、基板の表面と、
半導体チップと、支持部材と、接着層とをカプセル化す
る成形材料４１４とを具備し、各々の半導体チップセッ
ト間におけるサイズの偏差は、０．３ｍｍよりも小さ
く、かつ、各々の半導体チップは、複数のボンディング
パッドをそれぞれ有することを特徴とする。
プ平面の形に隣接して配置される多層チップのパッケー
ジング構造を提供する。 【解決手段】 裏面と表面とを有する基板４０２と、隣
接して取り付けられて、基板の表面上に積層された複数
の半導体チップセットとなる複数の半導体チップ４０
６，４０８と、半導体チップを、互いに、および、基板
に接続している複数のワイヤ４１０ａ，４１０ｂと、２
つの隣接した半導体チップセットを隔離する複数の支持
部材４２０と、支持部材と、半導体チップと、基板とを
互いに接着する複数の接着層４０４と、基板の表面と、
半導体チップと、支持部材と、接着層とをカプセル化す
る成形材料４１４とを具備し、各々の半導体チップセッ
ト間におけるサイズの偏差は、０．３ｍｍよりも小さ
く、かつ、各々の半導体チップは、複数のボンディング
パッドをそれぞれ有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】＜関連出願への相互参照＞本
出願は、２００１年７月１７日に出願された台湾出願第
８９１１４２３２号の優先権の利益を主張するものであ
る。
出願は、２００１年７月１７日に出願された台湾出願第
８９１１４２３２号の優先権の利益を主張するものであ
る。
【０００２】本発明は、半導体のパッケージング構造に
関し、より詳細には、半導体ＢＧＡパッケージング構造
に関する。
関し、より詳細には、半導体ＢＧＡパッケージング構造
に関する。
【０００３】
【従来の技術】情報テクノロジーの時代が進歩するにつ
れて、日常生活のあらゆる側面において集積回路が存在
している。半導体テクノロジーが進歩するにつれて、顧
客に快適な使用をもたらすために、デザイン構造は、よ
り軽く、薄く、短く、かつ、小型の製品となる傾向があ
る。
れて、日常生活のあらゆる側面において集積回路が存在
している。半導体テクノロジーが進歩するにつれて、顧
客に快適な使用をもたらすために、デザイン構造は、よ
り軽く、薄く、短く、かつ、小型の製品となる傾向があ
る。
【０００４】半導体製造は、既に、０．１８μというレ
ベルに入っており、かつ、より優れた性能を有する半導
体製品が、やがて現れようとしている。ＩＣ製品の製造
は、本質的に、半導体ウェーハ生成、ＩＣ製造、および
ＩＣパッケージングという３つの主要な段階から構成さ
れる。したがって、パッケージングは、ＩＣ製品の製造
における最終段階である。パッケージングの目的は、チ
ップを保護すること、および、プリント回路基板または
他の適合可能なキャリア素子（carrier element）にチ
ップを電気的に接続することである。これにより、チッ
プを、キャリア素子を介して外部装置に接続することが
できる。
ベルに入っており、かつ、より優れた性能を有する半導
体製品が、やがて現れようとしている。ＩＣ製品の製造
は、本質的に、半導体ウェーハ生成、ＩＣ製造、および
ＩＣパッケージングという３つの主要な段階から構成さ
れる。したがって、パッケージングは、ＩＣ製品の製造
における最終段階である。パッケージングの目的は、チ
ップを保護すること、および、プリント回路基板または
他の適合可能なキャリア素子（carrier element）にチ
ップを電気的に接続することである。これにより、チッ
プを、キャリア素子を介して外部装置に接続することが
できる。
【０００５】以下に、図１、図２、および図３を用い
て、従来のパッケージング構造に関連する問題について
説明する。
て、従来のパッケージング構造に関連する問題について
説明する。
【０００６】図１は、従来の積層チップ（stacked-chi
p）のパッケージング構造の断面図を示している。概し
て、ボールグリッドアレイ（Ball Grid Array）構造
が、パッケージングされた製品の性能を高めるために、
メモリチップの積層のようなチップ積層構造と結びつい
て用いられている。図１に示されるように、第１半導体
チップ１０６が基板１０２上に取り付けられ、第２半導
体チップ１０８が第１半導体チップ１０６上に取り付け
られている。基板１０２、第１半導体チップ１０６、お
よび第２半導体チップ１０８は、接着層１０４によっ
て、互いにそれぞれ固定されている。以後のワイヤボン
ディング工程において、第１半導体チップ１０６および
第２半導体チップ１０８は、それぞれ、ワイヤ１１０
ａ，１１０ｂを介して、基板１０２に電気的に接続され
ている。基板１０２、第１半導体チップ１０６、第２半
導体チップ１０８、およびワイヤ１１０ａ，１１０ｂ
は、成形材料（molding compound）１１４によってカプ
セル化される。最後に、ソルダーボール１１２が基板１
０２に取り付けられて、ＢＧＡ構造が完成する。前述し
た従来のパッケージング構造において、必要な条件は、
第１半導体チップ１０６の寸法が第２半導体チップ１０
８の寸法よりも大きい必要があるということである。例
えば、第１半導体チップ１０６の長さと第２半導体チッ
プ１０８の長さとの差は、少なくとも０．３ｍｍである
必要がある。そうでない場合には、ワイヤボンディング
を達成することが困難となり、第２半導体チップ１０８
は、ワイヤ１１０ａに接触することにより短絡されてし
まう可能性がある。
p）のパッケージング構造の断面図を示している。概し
て、ボールグリッドアレイ（Ball Grid Array）構造
が、パッケージングされた製品の性能を高めるために、
メモリチップの積層のようなチップ積層構造と結びつい
て用いられている。図１に示されるように、第１半導体
チップ１０６が基板１０２上に取り付けられ、第２半導
体チップ１０８が第１半導体チップ１０６上に取り付け
られている。基板１０２、第１半導体チップ１０６、お
よび第２半導体チップ１０８は、接着層１０４によっ
て、互いにそれぞれ固定されている。以後のワイヤボン
ディング工程において、第１半導体チップ１０６および
第２半導体チップ１０８は、それぞれ、ワイヤ１１０
ａ，１１０ｂを介して、基板１０２に電気的に接続され
ている。基板１０２、第１半導体チップ１０６、第２半
導体チップ１０８、およびワイヤ１１０ａ，１１０ｂ
は、成形材料（molding compound）１１４によってカプ
セル化される。最後に、ソルダーボール１１２が基板１
０２に取り付けられて、ＢＧＡ構造が完成する。前述し
た従来のパッケージング構造において、必要な条件は、
第１半導体チップ１０６の寸法が第２半導体チップ１０
８の寸法よりも大きい必要があるということである。例
えば、第１半導体チップ１０６の長さと第２半導体チッ
プ１０８の長さとの差は、少なくとも０．３ｍｍである
必要がある。そうでない場合には、ワイヤボンディング
を達成することが困難となり、第２半導体チップ１０８
は、ワイヤ１１０ａに接触することにより短絡されてし
まう可能性がある。
【０００７】図２Ａおよび図２Ｂは、それぞれ、種々の
半導体チップが並んで配置されている場合の、他の従来
のパッケージング構造の上面図および断面図である。図
２Ｂは、図２Ａの線２Ｂ−２Ｂに沿って得られた前記構
造の断面図である。
半導体チップが並んで配置されている場合の、他の従来
のパッケージング構造の上面図および断面図である。図
２Ｂは、図２Ａの線２Ｂ−２Ｂに沿って得られた前記構
造の断面図である。
【０００８】図２Ａおよび図２Ｂに示されているよう
に、主要な半導体チップ２０５および他の二次的な半導
体チップ２０６，２０８，２０９，２１１は、基板２０
２上に並んで配置されている。主要な半導体チップ２０
５および二次的な半導体チップ２０６，２０８，２０
９，２１１は、複数の接着層２０４を介して基板２０２
に接着されている。全ての半導体チップは、ワイヤ２１
０を介して基板２０２に電気的に接続されている。成形
材料２１４は、基板２０２と、半導体チップ２０５，２
０６，２０８，２０９，２１１と、ワイヤ２１０とをカ
プセル化している。ソルダーボール２１２が基板２０２
に取り付けられて、従来のパッケージング構造が完成す
る。このような従来のパッケージング構造において、好
都合な点は、様々な機能性を備えた種々の半導体チップ
を、単一のパッケージング構造内に統合できるというこ
とである。しかしながら、実質的な欠点は、これらの半
導体チップが、基板２０２の表面を広く占有してしまう
ことである。結果として、基板２０２の配線可能性（ro
utability）はより複雑になり、かつ、高密度のトレー
ス基板の使用が必要となる。さらに、これらの半導体チ
ップの並列配置は、基板上に配置できる半導体チップの
数を制約することがあり、この結果として、単一のパッ
ケージ内に統合できる機能もまた制約される。これによ
り、結果的に生じる機能の強化も実質的に制約される。
に、主要な半導体チップ２０５および他の二次的な半導
体チップ２０６，２０８，２０９，２１１は、基板２０
２上に並んで配置されている。主要な半導体チップ２０
５および二次的な半導体チップ２０６，２０８，２０
９，２１１は、複数の接着層２０４を介して基板２０２
に接着されている。全ての半導体チップは、ワイヤ２１
０を介して基板２０２に電気的に接続されている。成形
材料２１４は、基板２０２と、半導体チップ２０５，２
０６，２０８，２０９，２１１と、ワイヤ２１０とをカ
プセル化している。ソルダーボール２１２が基板２０２
に取り付けられて、従来のパッケージング構造が完成す
る。このような従来のパッケージング構造において、好
都合な点は、様々な機能性を備えた種々の半導体チップ
を、単一のパッケージング構造内に統合できるというこ
とである。しかしながら、実質的な欠点は、これらの半
導体チップが、基板２０２の表面を広く占有してしまう
ことである。結果として、基板２０２の配線可能性（ro
utability）はより複雑になり、かつ、高密度のトレー
ス基板の使用が必要となる。さらに、これらの半導体チ
ップの並列配置は、基板上に配置できる半導体チップの
数を制約することがあり、この結果として、単一のパッ
ケージ内に統合できる機能もまた制約される。これによ
り、結果的に生じる機能の強化も実質的に制約される。
【０００９】図３は、ボール（Ball）に付与された米国
特許第５，２９１，０６１号明細書に開示されているリ
ードフレームのキャリアに関する他の従来の積層構造の
断面図である。この従来のパッケージにおいて、２つの
半導体チップ３０６，３０８は、ほぼ同じサイズを有し
ている。第１半導体チップ３０６は、リードフレーム３
０２上に配置され、かつ、ワイヤ３１０ａを介して、リ
ードフレーム３０２に接続されている。第１半導体チッ
プ３０６上に配置されたポリイミドテープ３３０を介し
て、第２半導体チップ３０８が第１半導体チップ３０６
上に積層されている。ワイヤ３１０ｂは、半導体チップ
３０８をリードフレーム３０２に接続している。成形材
料３１４は、リードフレーム３０２と、半導体チップ３
０６，３０８と、ワイヤ３１０ａ，３１０ｂとをカプセ
ル化し、リードフレームのキャリア３０２のリード３３
２の外側部分を外部に露出させたままにしている。
特許第５，２９１，０６１号明細書に開示されているリ
ードフレームのキャリアに関する他の従来の積層構造の
断面図である。この従来のパッケージにおいて、２つの
半導体チップ３０６，３０８は、ほぼ同じサイズを有し
ている。第１半導体チップ３０６は、リードフレーム３
０２上に配置され、かつ、ワイヤ３１０ａを介して、リ
ードフレーム３０２に接続されている。第１半導体チッ
プ３０６上に配置されたポリイミドテープ３３０を介し
て、第２半導体チップ３０８が第１半導体チップ３０６
上に積層されている。ワイヤ３１０ｂは、半導体チップ
３０８をリードフレーム３０２に接続している。成形材
料３１４は、リードフレーム３０２と、半導体チップ３
０６，３０８と、ワイヤ３１０ａ，３１０ｂとをカプセ
ル化し、リードフレームのキャリア３０２のリード３３
２の外側部分を外部に露出させたままにしている。
【００１０】後述するように、種々の不都合な点は、図
３に示されるパッケージング構造に関連している。ポリ
イミドテープのコストは高く、４００℃よりも高い高熱
処理によって半導体チップをポリイミドテープに取り付
けるためには特有の装置が必要とされ、このことによ
り、製造コストが高くなる。さらに、上部の半導体チッ
プに対して、ポリイミドテープは、“クッション効果”
を生じさせることがあり、かつ、ワイヤボンディングの
信頼性に影響を及ぼすことがある。クッション効果は、
半導体チップの不十分な剛性に起因する。
３に示されるパッケージング構造に関連している。ポリ
イミドテープのコストは高く、４００℃よりも高い高熱
処理によって半導体チップをポリイミドテープに取り付
けるためには特有の装置が必要とされ、このことによ
り、製造コストが高くなる。さらに、上部の半導体チッ
プに対して、ポリイミドテープは、“クッション効果”
を生じさせることがあり、かつ、ワイヤボンディングの
信頼性に影響を及ぼすことがある。クッション効果は、
半導体チップの不十分な剛性に起因する。
【００１１】
【発明が解決しようとする課題】本発明の目的は、複数
の半導体チップが複数の積層半導体チップレベルにおい
て隣接して配置される多層チップのパッケージング構造
を提供することである。本発明による多層チップのパッ
ケージング構造は、クッション効果を防止し、かつ、パ
ッケージング構造の寸法を維持する。いかなる特有の装
置も必要とせずに、本発明によるパッケージング構造の
製造コストが低下する。
の半導体チップが複数の積層半導体チップレベルにおい
て隣接して配置される多層チップのパッケージング構造
を提供することである。本発明による多層チップのパッ
ケージング構造は、クッション効果を防止し、かつ、パ
ッケージング構造の寸法を維持する。いかなる特有の装
置も必要とせずに、本発明によるパッケージング構造の
製造コストが低下する。
【００１２】
【課題を解決するための手段】本発明に関する少なくと
も前述の目的を達成するために、本発明による多層チッ
プのパッケージング構造は、基板と、それぞれが複数の
ボンディングパッドを有する複数の半導体チップと、複
数の支持部材と、複数の接着層と、複数のボンディング
ワイヤと、成形材料とを具備する。基板は、表面と、該
表面の反対側にある裏面とを有している。半導体チップ
は、隣接して取り付けられて、基板の表面上に積層され
ている複数の半導体チップセットとされ、この場合に、
２つの隣接した積層レベルにおける２つの隣接した半導
体チップセットのサイズは、互いにほぼ等しいか、また
は、これらの差異は０．３ｍｍを超過しない。支持部材
は、２つの隣接したチップセット間にそれぞれ取り付け
られている一方で、接着層は、支持部材と、半導体チッ
プと、基板とを互いに接着している。積層構造の各々の
半導体チップセットにおいて、半導体チップを、互い
に、または、基板に接続することができる。成形材料
は、基板の表面と、支持部材と、半導体チップセット
と、接着層とをカプセル化している。
も前述の目的を達成するために、本発明による多層チッ
プのパッケージング構造は、基板と、それぞれが複数の
ボンディングパッドを有する複数の半導体チップと、複
数の支持部材と、複数の接着層と、複数のボンディング
ワイヤと、成形材料とを具備する。基板は、表面と、該
表面の反対側にある裏面とを有している。半導体チップ
は、隣接して取り付けられて、基板の表面上に積層され
ている複数の半導体チップセットとされ、この場合に、
２つの隣接した積層レベルにおける２つの隣接した半導
体チップセットのサイズは、互いにほぼ等しいか、また
は、これらの差異は０．３ｍｍを超過しない。支持部材
は、２つの隣接したチップセット間にそれぞれ取り付け
られている一方で、接着層は、支持部材と、半導体チッ
プと、基板とを互いに接着している。積層構造の各々の
半導体チップセットにおいて、半導体チップを、互い
に、または、基板に接続することができる。成形材料
は、基板の表面と、支持部材と、半導体チップセット
と、接着層とをカプセル化している。
【００１３】本発明の好ましい実施形態によれば、接着
層は、処理が高熱を必要としないように、銀ペーストま
たは非導電性ペーストから作られ、これにより、製造工
程が簡略化され、かつ、チップクラックの発生が防止さ
れる。さらに、ワイヤボンディングを実行するためのサ
ーモソニック（thermosonic）の使用は、半導体チップ
の不十分な剛性に起因するクッション効果の発生すを防
止することができる。この結果として、パッケージの信
頼性を向上させることができる。さらに、半導体チップ
セットは積層されかつ並んで配置されているので（この
場合、２つの隣接した半導体チップセット間のサイズの
差異は、ほぼゼロであるか、または、０．３ｍｍという
許容差である）、こうして得られたパッケージング構造
は、高い密度を有している。
層は、処理が高熱を必要としないように、銀ペーストま
たは非導電性ペーストから作られ、これにより、製造工
程が簡略化され、かつ、チップクラックの発生が防止さ
れる。さらに、ワイヤボンディングを実行するためのサ
ーモソニック（thermosonic）の使用は、半導体チップ
の不十分な剛性に起因するクッション効果の発生すを防
止することができる。この結果として、パッケージの信
頼性を向上させることができる。さらに、半導体チップ
セットは積層されかつ並んで配置されているので（この
場合、２つの隣接した半導体チップセット間のサイズの
差異は、ほぼゼロであるか、または、０．３ｍｍという
許容差である）、こうして得られたパッケージング構造
は、高い密度を有している。
【００１４】前述の概略的な説明および以後の詳細な説
明の両方が例示的なものであり、かつ、クレームされて
いる本発明に関するさらなる説明を与えるように意図さ
れていることを理解すべきである。
明の両方が例示的なものであり、かつ、クレームされて
いる本発明に関するさらなる説明を与えるように意図さ
れていることを理解すべきである。
【００１５】
【発明の実施の形態】添付図面は、本発明に関するさら
なる理解をもたらすように備えられており、かつ、本明
細書の一部に組み込まれ、かつ、本明細書の一部を構成
している。
なる理解をもたらすように備えられており、かつ、本明
細書の一部に組み込まれ、かつ、本明細書の一部を構成
している。
【００１６】これらの図面は、本発明の実施形態を例示
しており、かつ、記載とともに、本発明の本質を説明し
ている。
しており、かつ、記載とともに、本発明の本質を説明し
ている。
【００１７】本明細書において以後、本発明の実施形態
について添付図面を参照して具体的に説明する。図４Ａ
および図４Ｂは、それぞれ、本発明の第１実施形態によ
る多層チップのパッケージング構造の上面図および断面
図である。
について添付図面を参照して具体的に説明する。図４Ａ
および図４Ｂは、それぞれ、本発明の第１実施形態によ
る多層チップのパッケージング構造の上面図および断面
図である。
【００１８】図４Ｂを参照すると、基板４０２は、表面
４０１と、これと反対側の裏面４０３とを有している。
第１半導体チップ４０６、第２半導体チップ４０８、お
よび第３半導体チップ４０９は、その周縁部に、複数の
ボンディングパッド４２２をそれぞれ有している。とも
に隣接して配置された半導体チップ４０８，４０９のサ
イズ、および、第１半導体チップ４０６のサイズは、ほ
ぼ等しい（または、０．３ｍｍよりも小さな差異であ
る）。第１半導体チップ４０６は、基板４０２の表面４
０１上に取り付けられている。ワイヤ４１０ａは、第１
半導体チップ４０６のボンディングパッド４２２を基板
４０２に接続している。支持部材４２０は、第１半導体
チップ４０６上に取り付けられている。ともに隣接して
取り付けられた半導体チップ４０８，４０９は、支持部
材４２０上に積層されている。半導体チップ４０８，４
０９のボンディングパッド４２２は、ワイヤ４１０ｂに
よって、互いに、および、基板４０２に接続されてい
る。基板４０２、第１半導体チップ４０６、支持部材４
２０、第２半導体チップ４０８，および第３半導体チッ
プ４０９は、複数の接着層４０４により、積層構造の形
で互いに接着されている。接着層４０４については、例
えば、銀ペースト、または、熱伝導体（heat conducto
r）および電気的絶縁体（electrical insulator）であ
る他の任意のペーストから作ることができる。銀ペース
トの使用は、高熱処理を必要としないので製造工程を簡
略化し、また、半導体チップ４０６，４０８，４０９の
表面の損傷が防止され得る。さらに、ワイヤボンディン
グを実行するためのサーモソニック（thermosonic）の
使用は、クッション効果の発生を防止することができ、
かつ、パッケージの信頼性を向上させる。成形材料４１
４は、基板４０２の表面４０１と、支持部材４２０と、
半導体チップ４０６，４０８，４０９と、接着層４０４
とをカプセル化している。成形材料４１４については、
エポキシまたは他の絶縁材料から作ることができる。ソ
ルダーボール４１２は、基板４０２の裏面４０３に取り
付けられ、これにより、基板の入力／出力機能が可能と
なる。支持部材４２０については、シリコン、ダミーチ
ップ、または他の金属材料から作ることができる。支持
部材４２０の特性は、熱せられた場合に半導体チップ内
において機械的応力を発生させないように、良好な熱伝
導性、および、積層された半導体チップの膨張係数に近
い膨張係数である必要がある。
４０１と、これと反対側の裏面４０３とを有している。
第１半導体チップ４０６、第２半導体チップ４０８、お
よび第３半導体チップ４０９は、その周縁部に、複数の
ボンディングパッド４２２をそれぞれ有している。とも
に隣接して配置された半導体チップ４０８，４０９のサ
イズ、および、第１半導体チップ４０６のサイズは、ほ
ぼ等しい（または、０．３ｍｍよりも小さな差異であ
る）。第１半導体チップ４０６は、基板４０２の表面４
０１上に取り付けられている。ワイヤ４１０ａは、第１
半導体チップ４０６のボンディングパッド４２２を基板
４０２に接続している。支持部材４２０は、第１半導体
チップ４０６上に取り付けられている。ともに隣接して
取り付けられた半導体チップ４０８，４０９は、支持部
材４２０上に積層されている。半導体チップ４０８，４
０９のボンディングパッド４２２は、ワイヤ４１０ｂに
よって、互いに、および、基板４０２に接続されてい
る。基板４０２、第１半導体チップ４０６、支持部材４
２０、第２半導体チップ４０８，および第３半導体チッ
プ４０９は、複数の接着層４０４により、積層構造の形
で互いに接着されている。接着層４０４については、例
えば、銀ペースト、または、熱伝導体（heat conducto
r）および電気的絶縁体（electrical insulator）であ
る他の任意のペーストから作ることができる。銀ペース
トの使用は、高熱処理を必要としないので製造工程を簡
略化し、また、半導体チップ４０６，４０８，４０９の
表面の損傷が防止され得る。さらに、ワイヤボンディン
グを実行するためのサーモソニック（thermosonic）の
使用は、クッション効果の発生を防止することができ、
かつ、パッケージの信頼性を向上させる。成形材料４１
４は、基板４０２の表面４０１と、支持部材４２０と、
半導体チップ４０６，４０８，４０９と、接着層４０４
とをカプセル化している。成形材料４１４については、
エポキシまたは他の絶縁材料から作ることができる。ソ
ルダーボール４１２は、基板４０２の裏面４０３に取り
付けられ、これにより、基板の入力／出力機能が可能と
なる。支持部材４２０については、シリコン、ダミーチ
ップ、または他の金属材料から作ることができる。支持
部材４２０の特性は、熱せられた場合に半導体チップ内
において機械的応力を発生させないように、良好な熱伝
導性、および、積層された半導体チップの膨張係数に近
い膨張係数である必要がある。
【００１９】図５Ａおよび図５Ｂは、本発明の第２実施
形態による多層チップのパッケージング構造を示してい
る。図５Ａはパッケージング構造の上面図であり、か
つ、図５Ｂはパッケージング構造の断面図である。図５
Ａおよび図５Ｂを参照すると、基板５０２は、表面５０
１と、これと反対側の裏面５０３とを有している。第１
半導体チップ５０６、第２半導体チップ５０８、第３半
導体チップ５０９、および第４半導体チップ５１１は、
複数のボンディングパッド５２２をそれぞれ有してい
る。ともに隣接して取り付けられた半導体チップ５０
６，５０８のサイズ、および、ともに隣接して取り付け
られた半導体チップ５０９，５１１のサイズは、ほぼ等
しい。第一に、半導体チップ５０６，５０８は、基板５
０２の表面５０１上に隣接して取り付けられており、各
々の半導体チップのボンディングパッド５２２は、複数
のワイヤ５１０ａによって、それぞれ基板５０２に接続
されている。支持部材５２０、半導体チップ５０９、お
よび半導体チップ５１１は、隣接して取り付けられた半
導体チップ５０６，５０８上にそれぞれ積層されてお
り、この場合、半導体チップ５０９，５１１が、支持部
材５２０上に隣接して取り付けられている。複数のワイ
ヤ５１０ｂは、隣接して取り付けられた各々の半導体チ
ップ５０８，５０９のボンディングパッド５２２を、互
いに、および、基板５０２に接続している。接着層５０
４は、基板５０２と、支持部材５２０と、半導体チップ
５０６，５０８，５０９，５１１とを互いに接着してい
る。続いて、成形材料５１４は、表面５０１と、半導体
チップ５０６，５０８，５０９，５１１と、支持部材５
２０と、接着層５０４とをカプセル化している。最後
に、ソルダーボール５１２が、基板５０２の裏面５０３
に取り付けられている。
形態による多層チップのパッケージング構造を示してい
る。図５Ａはパッケージング構造の上面図であり、か
つ、図５Ｂはパッケージング構造の断面図である。図５
Ａおよび図５Ｂを参照すると、基板５０２は、表面５０
１と、これと反対側の裏面５０３とを有している。第１
半導体チップ５０６、第２半導体チップ５０８、第３半
導体チップ５０９、および第４半導体チップ５１１は、
複数のボンディングパッド５２２をそれぞれ有してい
る。ともに隣接して取り付けられた半導体チップ５０
６，５０８のサイズ、および、ともに隣接して取り付け
られた半導体チップ５０９，５１１のサイズは、ほぼ等
しい。第一に、半導体チップ５０６，５０８は、基板５
０２の表面５０１上に隣接して取り付けられており、各
々の半導体チップのボンディングパッド５２２は、複数
のワイヤ５１０ａによって、それぞれ基板５０２に接続
されている。支持部材５２０、半導体チップ５０９、お
よび半導体チップ５１１は、隣接して取り付けられた半
導体チップ５０６，５０８上にそれぞれ積層されてお
り、この場合、半導体チップ５０９，５１１が、支持部
材５２０上に隣接して取り付けられている。複数のワイ
ヤ５１０ｂは、隣接して取り付けられた各々の半導体チ
ップ５０８，５０９のボンディングパッド５２２を、互
いに、および、基板５０２に接続している。接着層５０
４は、基板５０２と、支持部材５２０と、半導体チップ
５０６，５０８，５０９，５１１とを互いに接着してい
る。続いて、成形材料５１４は、表面５０１と、半導体
チップ５０６，５０８，５０９，５１１と、支持部材５
２０と、接着層５０４とをカプセル化している。最後
に、ソルダーボール５１２が、基板５０２の裏面５０３
に取り付けられている。
【００２０】図５Ｃに示されるように、隣接して取り付
けられた半導体チップ５０９，５１１の上方レベルにお
ける２つの外縁には、ボンディングパッドがなくてもよ
く、その一方で、これらの半導体チップの他の２つの外
縁におけるボンディングパッド５２２は、ワイヤ５１０
ｂによって基板５０２に接続されている。図５Ｄに示さ
れるように、第１および第２半導体チップ５０６，５０
８については、まとめられた双方の周縁に配置されたボ
ンディングパッド５２２によって、ワイヤを介して基板
５０２に接続することができる。図５Ｅおよび図５Ｆに
示されるように、他の可能性としては、双方の半導体チ
ップ５０６，５０８のアセンブリの方位にしたがって、
双方の半導体チップ５０６，５０８の側面であってボン
ディングパッド５２２が設けられた２つの側面のみが、
縦方向または横方向のいずれかにおいて、基板５０２に
接続されることが挙げられる。
けられた半導体チップ５０９，５１１の上方レベルにお
ける２つの外縁には、ボンディングパッドがなくてもよ
く、その一方で、これらの半導体チップの他の２つの外
縁におけるボンディングパッド５２２は、ワイヤ５１０
ｂによって基板５０２に接続されている。図５Ｄに示さ
れるように、第１および第２半導体チップ５０６，５０
８については、まとめられた双方の周縁に配置されたボ
ンディングパッド５２２によって、ワイヤを介して基板
５０２に接続することができる。図５Ｅおよび図５Ｆに
示されるように、他の可能性としては、双方の半導体チ
ップ５０６，５０８のアセンブリの方位にしたがって、
双方の半導体チップ５０６，５０８の側面であってボン
ディングパッド５２２が設けられた２つの側面のみが、
縦方向または横方向のいずれかにおいて、基板５０２に
接続されることが挙げられる。
【００２１】図６Ａ〜図６Ｃは、本発明の第３実施形態
による多層チップのパッケージング構造に関する種々の
図である。図６Ａは、パッケージング構造の上面図であ
り、図６Ｂは、図６Ａの断面６Ｂ−６Ｂに沿っての断面
図であり、図６Ｃは、多層チップのパッケージング構造
の第１レベルの上面図である。
による多層チップのパッケージング構造に関する種々の
図である。図６Ａは、パッケージング構造の上面図であ
り、図６Ｂは、図６Ａの断面６Ｂ−６Ｂに沿っての断面
図であり、図６Ｃは、多層チップのパッケージング構造
の第１レベルの上面図である。
【００２２】図６Ｂを参照すると、基板６０２は、表面
６０１と、これと反対側の裏面６０３とを有している。
半導体チップ６０６，６０８，６０９，６１１，６１３
は、複数のボンディングパッド６２２をそれぞれ有して
いる。半導体チップ６０６，６０８，６０９は、隣接し
て取り付けられて第１半導体チップセットとされ、半導
体チップ６１１，６１３は、隣接して取り付けられて第
２半導体チップセットとされる。第１および第２半導体
チップセット間のサイズの偏差は、０．３ｍｍよりも小
さい。半導体チップ６０６，６０８，６０９は、隣接し
て取り付けられて、基板６０２の表面６０１上の第１半
導体チップセットとされる。複数のワイヤ６１０ａは、
各々の半導体チップ６０６，６０８，６０９のボンディ
ングパッド６２２を、基板６０２に接続している。支持
部材６２０、および、第２半導体チップセット内に隣接
して取り付けられた半導体チップ６１１，６１３は、隣
接して取り付けられた半導体チップ６０６，６０８，６
０９の第１半導体チップセット上に積層されている。
６０１と、これと反対側の裏面６０３とを有している。
半導体チップ６０６，６０８，６０９，６１１，６１３
は、複数のボンディングパッド６２２をそれぞれ有して
いる。半導体チップ６０６，６０８，６０９は、隣接し
て取り付けられて第１半導体チップセットとされ、半導
体チップ６１１，６１３は、隣接して取り付けられて第
２半導体チップセットとされる。第１および第２半導体
チップセット間のサイズの偏差は、０．３ｍｍよりも小
さい。半導体チップ６０６，６０８，６０９は、隣接し
て取り付けられて、基板６０２の表面６０１上の第１半
導体チップセットとされる。複数のワイヤ６１０ａは、
各々の半導体チップ６０６，６０８，６０９のボンディ
ングパッド６２２を、基板６０２に接続している。支持
部材６２０、および、第２半導体チップセット内に隣接
して取り付けられた半導体チップ６１１，６１３は、隣
接して取り付けられた半導体チップ６０６，６０８，６
０９の第１半導体チップセット上に積層されている。
【００２３】図６Ａにおいて、ワイヤ６１０ｂは、半導
体チップ６１１，６１３を、基板６０２に、および、場
合によっては互いに、接続している。複数の接着層６０
４は、基板６０２と、半導体チップ６０６，６０８，６
０９，６１１，６１３と、支持部材６２０とを互いに接
着している。成形材料６１４は、基板６０２の表面６０
１と、支持部材６２０と、半導体チップ６０６，６０
８，６０９，６１１，６１３とをカプセル化している。
ソルダーボール６１２は、基板６０２の裏面６０３上に
取り付けられている。
体チップ６１１，６１３を、基板６０２に、および、場
合によっては互いに、接続している。複数の接着層６０
４は、基板６０２と、半導体チップ６０６，６０８，６
０９，６１１，６１３と、支持部材６２０とを互いに接
着している。成形材料６１４は、基板６０２の表面６０
１と、支持部材６２０と、半導体チップ６０６，６０
８，６０９，６１１，６１３とをカプセル化している。
ソルダーボール６１２は、基板６０２の裏面６０３上に
取り付けられている。
【００２４】本発明の第３実施形態において前述したよ
うに、５つの半導体チップ６０６，６０８，６０９，６
１１，６１３については、積層構造の形で単一の基板上
に統合することができる。したがって、本発明によっ
て、積層構造を同一パッケージにすることによって、少
なくとも２つの半導体チップというアセンブリが可能と
なり、この場合に、積層の各レベルは、１つまたは複数
の隣接して取り付けられた半導体チップを備え、かつ、
支持部材により互いに隔離されている。さらに、こうし
て得られた積層チップ構造は、寸法上安定している。
うに、５つの半導体チップ６０６，６０８，６０９，６
１１，６１３については、積層構造の形で単一の基板上
に統合することができる。したがって、本発明によっ
て、積層構造を同一パッケージにすることによって、少
なくとも２つの半導体チップというアセンブリが可能と
なり、この場合に、積層の各レベルは、１つまたは複数
の隣接して取り付けられた半導体チップを備え、かつ、
支持部材により互いに隔離されている。さらに、こうし
て得られた積層チップ構造は、寸法上安定している。
【００２５】結論として、本発明は、以下の改良点をも
たらす： １．銀ペーストまたは他の絶縁ペーストを接着層として
用いることは、高熱処理を必要とせず、これにより、製
造工程が簡略化され、かつ、半導体チップの表面の損傷
が防止される。 ２．ワイヤボンディングのためにサーモソニックを用い
ることの他に、銀ペースト、または、他の熱伝導体およ
び電気的絶縁体を接着層として用いることは、さもなけ
れば半導体チップの不十分な剛性に起因して発生するで
あろうクッション効果の発生を防止することができる。 ３．複数の半導体チップを単一のパッケージ内に統合す
ることができ、積層チップに関する寸法上の安定性を維
持することができる。 ４．半導体チップのサイズ間における寸法上の差異は
０．３ｍｍよりも小さくてもよく、これにより、統合さ
れる半導体チップの密度が向上し、かつ、電流の限界値
が押し上げられる。
たらす： １．銀ペーストまたは他の絶縁ペーストを接着層として
用いることは、高熱処理を必要とせず、これにより、製
造工程が簡略化され、かつ、半導体チップの表面の損傷
が防止される。 ２．ワイヤボンディングのためにサーモソニックを用い
ることの他に、銀ペースト、または、他の熱伝導体およ
び電気的絶縁体を接着層として用いることは、さもなけ
れば半導体チップの不十分な剛性に起因して発生するで
あろうクッション効果の発生を防止することができる。 ３．複数の半導体チップを単一のパッケージ内に統合す
ることができ、積層チップに関する寸法上の安定性を維
持することができる。 ４．半導体チップのサイズ間における寸法上の差異は
０．３ｍｍよりも小さくてもよく、これにより、統合さ
れる半導体チップの密度が向上し、かつ、電流の限界値
が押し上げられる。
【００２６】本発明の範囲または真意から逸脱すること
なく、種々の変更形態および変形形態が本発明の構成に
対してなされ得ることが、当業者には明白である。前述
のことに鑑みて、本発明は、その変更形態および変形形
態が冒頭の請求項およびそれと均等なものの範囲内に収
まれば、これらの変更形態および変形形態を包含するよ
うに意図されている。
なく、種々の変更形態および変形形態が本発明の構成に
対してなされ得ることが、当業者には明白である。前述
のことに鑑みて、本発明は、その変更形態および変形形
態が冒頭の請求項およびそれと均等なものの範囲内に収
まれば、これらの変更形態および変形形態を包含するよ
うに意図されている。
【図１】 従来の様々なパッケージに関する種々の図で
ある。
ある。
【図２Ａ】 従来の様々なパッケージに関する種々の図
である。
である。
【図２Ｂ】 従来の様々なパッケージに関する種々の図
である。
である。
【図３】 従来の様々なパッケージに関する種々の図で
ある。
ある。
【図４Ａ】 本発明の第１実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図４Ｂ】 本発明の第１実施形態による多層チップの
パッケージング構造の断面図である。
パッケージング構造の断面図である。
【図５Ａ】 本発明の第２実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図５Ｂ】 本発明の第２実施形態による多層チップの
パッケージング構造の断面図である。
パッケージング構造の断面図である。
【図５Ｃ】 本発明の第２実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図５Ｄ】 本発明の第２実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図５Ｅ】 本発明の第２実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図５Ｆ】 本発明の第２実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図６Ａ】 本発明の第３実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
【図６Ｂ】 本発明の第３実施形態による多層チップの
パッケージング構造の断面図である。
パッケージング構造の断面図である。
【図６Ｃ】 本発明の第３実施形態による多層チップの
パッケージング構造の上面図である。
パッケージング構造の上面図である。
４０１ 基板の表面
４０２ 基板
４０３ 基板の裏面
４０４ 接着層
４０６，４０８，４０９ 半導体チップ
４１０ａ，４１０ｂ ワイヤ
４１２ ソルダーボール
４１４ 成形材料
４２０ 支持部材
４２２ ボンディングパッド
Claims (17)
- 【請求項１】 裏面と表面とを有する基板と、 隣接して取り付けられて、基板の表面上に積層された複
数の半導体チップセットとなる複数の半導体チップと、 半導体チップを、互いに、および、基板に接続する複数
のワイヤと、 ２つの隣接した半導体チップセットを隔離する複数の支
持部材と、 支持部材と、半導体チップと、基板とを互いに接着する
複数の接着層と、 基板の表面と、半導体チップと、支持部材と、接着層と
をカプセル化する成形材料とを具備し、 各々の半導体チップセット間におけるサイズの偏差は、
０．３ｍｍよりも小さく、かつ、各々の半導体チップ
は、複数のボンディングパッドをそれぞれ有することを
特徴とする多層チップのパッケージ。 - 【請求項２】 前記基板の裏面は、複数のソルダーボ
ールを有することを特徴とする請求項１に記載の多層チ
ップのパッケージ。 - 【請求項３】 前記支持部材は、シリコンから作られ
ることを特徴とする請求項１に記載の多層チップのパッ
ケージ。 - 【請求項４】 前記支持部材は、ダミーチップである
ことを特徴とする請求項１に記載の多層チップのパッケ
ージ。 - 【請求項５】 前記支持部材は、半導体チップの膨張
係数に近い膨張係数を有する金属材料から作られること
を特徴とする請求項１に記載の多層チップのパッケー
ジ。 - 【請求項６】 前記接着層は、銀ペーストから作られ
ることを特徴とする請求項１に記載の多層チップのパッ
ケージ。 - 【請求項７】 前記接着層は、熱伝導体および電気的
絶縁体であるペーストから作られることを特徴とする請
求項１に記載の多層チップのパッケージ。 - 【請求項８】 前記成形材料は、エポキシから作られ
ることを特徴とする請求項１に記載の多層チップのパッ
ケージ。 - 【請求項９】 裏面と表面とを有する基板と、隣接し
て取り付けられて、基板の表面上に積層された複数の半
導体チップセットとなる複数の半導体チップと、 半導体チップを、互いに、および、基板に接続する複数
のワイヤと、 ２つの隣接した半導体チップセットを隔離する複数の支
持部材と、 支持部材と、半導体チップと、基板とを互いに接着する
複数の接着層と、 基板の表面と、半導体チップと、支持部材と、接着層と
をカプセル化する成形材料とを具備し、 各々の半導体チップは、複数のボンディングパッドをそ
れぞれ有することを特徴とする多層チップのパッケー
ジ。 - 【請求項１０】 前記各々の半導体チップセット間に
おけるサイズの偏差は、０．３ｍｍよりも小さいことを
特徴とする請求項９に記載の多層チップのパッケージ。 - 【請求項１１】 前記基板の裏面は、複数のソルダー
ボールを有することを特徴とする請求項９に記載の多層
チップのパッケージ。 - 【請求項１２】 前記支持部材は、シリコンから作ら
れることを特徴とする請求項９に記載の多層チップのパ
ッケージ。 - 【請求項１３】 前記支持部材は、ダミーチップであ
ることを特徴とする請求項９に記載の多層チップのパッ
ケージ。 - 【請求項１４】 前記支持部材は、半導体チップの膨
張係数に近い膨張係数を有する金属材料から作られるこ
とを特徴とする請求項９に記載の多層チップのパッケー
ジ。 - 【請求項１５】 前記接着層は、銀ペーストから作ら
れることを特徴とする請求項９に記載の多層チップのパ
ッケージ。 - 【請求項１６】 前記接着層は、熱伝導体および電気
的絶縁体であるペーストから作られることを特徴とする
請求項１に記載の多層チップのパッケージ。 - 【請求項１７】 前記成形材料は、エポキシから作ら
れることを特徴とする請求項１に記載の多層チップのパ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246690A JP2003068971A (ja) | 2001-08-15 | 2001-08-15 | 多層チップのパッケージング構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246690A JP2003068971A (ja) | 2001-08-15 | 2001-08-15 | 多層チップのパッケージング構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068971A true JP2003068971A (ja) | 2003-03-07 |
Family
ID=19076182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001246690A Withdrawn JP2003068971A (ja) | 2001-08-15 | 2001-08-15 | 多層チップのパッケージング構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003068971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7410827B2 (en) | 2003-07-04 | 2008-08-12 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same, circuit board, and electronic instrument |
| CN110375799A (zh) * | 2018-04-11 | 2019-10-25 | 意法半导体(R&D)有限公司 | 包括在接近传感器上方堆叠的环境光传感器的电子模块 |
-
2001
- 2001-08-15 JP JP2001246690A patent/JP2003068971A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7410827B2 (en) | 2003-07-04 | 2008-08-12 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same, circuit board, and electronic instrument |
| CN110375799A (zh) * | 2018-04-11 | 2019-10-25 | 意法半导体(R&D)有限公司 | 包括在接近传感器上方堆叠的环境光传感器的电子模块 |
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