JP3499202B2 - 半導体装置の製造方法 - Google Patents
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Description
の製造方法に関し、特に薄型化、高密度実装可能な半導
体装置及びその製造方法に関するものである。
現するため、1つのパッケージ内に複数の半導体装置を
実装するMCP(Multi−Chip−Package)構造を採用し
ている。
は、回路配線が形成された配線基板上に、表面に電極を
有する第1の半導体素子が実装される。更に、その第1
の半導体素子の電極を除く表面上には、絶縁性を有する
接着材が設けられ、その接着材によって第2の半導体素
子が積層される。
体素子が第1の半導体素子上に積層された後、各半導体
素子に形成された電極と配線基板に形成された回路配線
とが金属細線により接続され、各半導体素子と配線基板
とが電気的に接続されている。さらに、各半導体素子と
金属細線は樹脂からなる封止体により封止され、保護さ
れる。
述べた従来のMCP構造を有する半導体装置では、電極が
形成されている第1の半導体素子の面上に、第2の半導体
素子が直接配置されており、第1の半導体素子上に形成
された電極と配線基板上の回路配線とを金属細線により
接続することで、第1の半導体素子と配線基板との電気
的接続を行なっている。
半導体素子のサイズは、第1の半導体素子上に形成され
る電極により規制され、上に積層する第2の半導体素子
の形状は第1の半導体素子の形状に比べて小さくする必
要が生じていた。つまり、従来のMCP構造を有する半導
体装置では、略同一形状の半導体素子を複数個実装し、
MCP構造を構成する半導体装置を提供することができな
かった。
導体装置において、略同一形状を有する複数の半導体素
子を実装可能なMCP構造の半導体装置、及びその製造方
法を提供することを目的とする。
に、本発明に係る1つ半導体装置は、第1の面を有する
第1の基板、及びその第1の面上に配置される第2の基板
とからなる配線基板と、第1の面より前記第1の基板に
形成される凹部と、凹部に対応する第2の基板に設けら
れ、凹部に対応する領域よりも広い領域に形成される開
口部と、凹部内に配置されるとともに、配線基板に電気
的に接続される第1の電極を有する第1の半導体素子と、
第1の半導体素子と略同一形状を有し、少なくとも一部
分が開口部内の第1の面上に配置される第2の半導体素子
とから構成されるものである。
は、表面及び裏面を有する配線基板と、少なくとも表面
に形成される配線と、配線基板に形成され、表面から裏
面に至る開口部と、第1の電極が形成された第1の面と
第1の面に対向する第2の面とを有し、開口部内に配置さ
れる第2の面を有する第1の半導体素子と、第1の電極と
配線とを接続する第1の導体と、第1の半導体素子と第1
の導体とを封止するとともに、第1の半導体素子を配線
基板に固着する封止体と、第2の面上に固定されるとと
もに、第2の面と固定される第3の面、及び第3の面に対
向する第4の面を有し、第4の面には、外部との接続を
行なう第2の電極が形成され、かつ、第1の半導体素子と
略同一形状を有する第2の半導体素子とから構成される
ものである。
は、表面及び裏面を有する配線基板の第1領域に、表面
から裏面に至る開口部を形成する工程と、第1領域より
も小さい面積を有する面と、表面及び裏面間の距離によ
り規定される高さよりも低い高さとからなる凸部を有す
る実装部材を準備する工程と、裏面より実装部材を挿入
し、開口部内に前記凸部を収納する工程と、第1の電極
が形成される第1の面と、第1の面に対向する第2の面
とを有する第1の半導体素子を開口部内の凸部上に固定
する工程と、第1の半導体素子を固定する工程後、第1の
電極と前記表面上の配線とを第1の導体で接続する工程
と、第1の半導体素子及び第1の導体を封止体で封止する
とともに、封止体により第1の半導体素子を配線基板に
固着する工程と、固着する工程後、実装部材を除去する
工程と、除去する工程後、第2の電極が形成される第3
の面とその第3の面に対向する第4の面を有するととも
に、第1の半導体素子と略同一形状を有する第2の半導
体素子の第4の面を第2の面上に固定する工程とからな
るものである。
ついて図面を参照して説明する。図1は、本発明の第1
の実施形態を示す図であり、MCP構造を有する半導体
装置の断面図である。
る半導体装置では、配線3aが設けられた第1の面及び
その裏面を有する第1の基板1aと、第1の基板1a上
に配置され、その表面に設けられた配線3bを有する第
2の基板1bとからなる配線基板2上に、略同一形状を
有する複数の半導体素子6a,6bが実装されている。
体素子とは、同一種類、又は、異なる機能を有する半導
体素子であっても同一のサイズを有する半導体素子のこ
とである。また、各半導体素子を製造する際に生じるサ
イズのバラツキは考慮せず、実質的に同一形状であると
みなす。具体的には、メモリ、又は、ロジック回路等を
構成する半導体素子である。
の半導体素子6aを搭載する凹部4が設けられており、
その凹部4内に、電極8aが上となるよう、第1の半導
体素子6aが配置される。この第1の半導体素子6aは
エポキシ樹脂等からなる接着材7により固定される。ま
た、第1の基板1aに形成された凹部4に対応する領域
よりも広い、第2の基板1bの領域には開口部5が設け
られ、その開口部5内に第1の半導体装置6aと略同一
形状を有する第2の半導体素子6bが配置されている。
この第2の半導体素子6bは第1の面上に設けられた接
着材7により多層配線基板2に固定される。
は、第1の半導体素子6a上の電極8a、及び第2の半
導体素子6b上の電極8bと、多層配線基板上の配線3
a,3bとが、各々金属細線9等の導体により電気的に
接続される。最終的に、各半導体素子と金属細線は、エ
ポキシ樹脂等からなる封止体10で封止される。この
際、封止体10は金属細線9を確実に封止する必要があ
り、封止体10は金属細線9の頂点部分よりも50μm
程度上方に設けられていることが望ましい。
れる第2の半導体素子6bは、第1の半導体素子6a上
に形成された電極8aを除く位置に配置されている。つ
まり、電極8aは、第2の半導体素子6bにより規定さ
れる領域以外の第1の半導体素子6aの領域に設けられ
ている。これにより、本実施形態における半導体装置で
は、各半導体素子と多層配線間の電気接続を、一括して
行なうことが可能となっている。
れる第1の半導体素子6aの電極8aは、第2の半導体
素子6bが上方に存在しない辺側にのみ配置され、第1
の半導体素子6a上に実装される第2の半導体素子6b
の電極8bは、電極8aが形成された辺と対向する辺側
に配置される。このような位置に各電極を配置すること
で、第1の半導体素子6aと多層配線基板2とを接続す
る金属細線、及び第2の半導体素子6bと多層配線基板
2とを接続する金属細線とが接触する恐れを低減するこ
とが可能となる。
は、外部との接続が必要となる場合、多層配線基板の表
面に形成された配線上に外部接続端子となるバンプ等を
設けることで適宜対応することが可能である。
配線基板2は、例えば、ガラスエポキシ樹脂等から形成
されている。また、多層配線基板2と各半導体素子を接
着する接着材7には、絶縁性のエポキシ系接着剤や接着
テープが用いられる。
凹部4を有する第1の基板1aと、その凹部よりも広い
領域を有する開口部5が形成された第2の基板1bとか
らなる多層配線基板2を用い、開口部5内の第1の基板
が有する第1の面上に設けられた接着材7によって、第
1の半導体素子6aとは位置をずらして第2の半導体素
子6bが実装されるため、同一形状を有する2つの半導
体素子を実装したMCP構造を提供することが可能とな
る。
2の半導体素子6bを固定する場合、第1の半導体素子
6aの回路形成面に接触せずに第2の半導体素子6bを
多層配線基板2に固定することができる。結果、第1の
半導体素子の回路形成面を損傷することなく、高い信頼
性を有する半導体装置を提供することができる。
方に配置される第2の半導体素子6bにより規定される
領域と重ならない第1の半導体素子の領域の一辺に、第
1の電極8a、そして、第1の電極8aが配置された辺
と対向する第2の半導体素子の辺側に第2の電極8b
が、各々設けられている。このように各半導体装置の電
極を配置することで、各半導体素子と多層配線基板とを
接続する金属細線が接触することを防ぐことが可能とな
る。
基板1aの両面、及び第2の基板1bの一つの面に配線
3a,3bが形成された多層配線基板2を例に挙げて説
明を行なった。しかし、必ずしも多層に配線が形成され
た多層配線基板である必要はなく、単層の配線を有した
配線基板であってもよい。更に、多層配線基板を使用し
た場合においては、第1若しくは第2の基板に設けられ
るスルーホールによって、各配線同士が相互に接続され
ていてもよい。また、本実施形態における配線基板は、
必ずしも2つの基板からなる配線基板である必要はな
く、例えば、第1の基板1a,第2の基板1bが一体的
に形成されたものであってもよい。
は、開口部5内の第1の基板1a上にのみ接着材7を設
け、第2の半導体素子6bを多層配線基板2に固定して
いる。このような構造を有する場合、第1の半導体素子
6aの回路形成面の損傷を防ぐ為に、接着材は第1の半
導体素子6a上に広がることを防止したほうがよい。そ
の為、第1の基板上に設けられる接着材7は接着材の広
がりを抑える必要がある。その結果、第2の半導体素子
を固定する接着材としては、ある程度の粘度を有する接
着剤、若しくは接着テープ等が用いられることが望まし
い。
分な接着強度が得られない場合は、第1の半導体素子6
a上にも接着材を設けて、第2の半導体素子の固定を行
なうことも可能である。但し、このような場合は、第1
の半導体素子6aの回路形成面に直接、接着材が設けら
れることとなる為、接着材を設ける際には第1の半導体
素子の回路形成面を損傷しないよう留意する必要があ
る。
面を参照して説明する。図2は、本発明の第2の実施形
態を示す図であり、MCP構造を有する半導体装置の断
面図である。なお、図2において、第1の実施形態と同
一物には同じ符号が用いられている。
る半導体装置では、表面に形成された配線23、及び、
裏面に形成された端子12とを有する配線基板22の所
定の領域に設けられる開口部11内に、略同一形状を有
し、それぞれの半導体素子の裏面同士、つまり、各半導
体素子の電極が形成されていない面同士を貼り合わせた
第1、及び第2の半導体素子6a,6bが実装されてい
る。本実施形態において、第1、及び第2の半導体素子
6a,6bは、例えば、メモリ、又はロジック回路等を
構成する半導体素子であり、互いに絶縁性エポキシ系接
着剤などからなる接着材7により貼り合わされている。
導体素子6aの電極8aと配線23とは、金属細線9等
の導体により接続され、第1の半導体素子6aと配線基
板22とは電気的に接続されている。加えて、第1の半
導体素子6aと金属細線9は、エポキシ樹脂からなる封
止体10により封止され、この封止体10が第1の半導
体素子6aの側面と配線基板22の開口部11の内壁面
との間に入りこむことにより、第1の半導体素子6aは
配線基板22に固着されている。
される第2の半導体素子6bは、第1の半導体素子に接
着される裏面に対向する表面に電極8bを有しており、
電極8b以外の第2の半導体素子の表面には、エポキシ
樹脂などが塗布されることで、第2の半導体素子の表面
が保護されている。
る電極8bは、例えば半田バンプからなる外部接続端子
である。この電極8bと配線基板の裏面に設けられる端
子12とによって、本実施形態における半導体装置は外
部装置に実装される。
体装置では、配線基板の裏面に形成された端子12と第
2の半導体素子の表面に形成された電極8bとにより外
部装置との接続が行われる。その結果、外部装置との良
好な電気的接続を維持する必要が生じる場合、配線基板
の裏面に形成される端子12と第2の半導体素子の表面
に形成される電極8bは、略同一面上に形成されること
が望ましい。この場合、第2の半導体素子6bは、その
第2の半導体素子の表面と配線基板の裏面とが略同一面
を形成する開口部11内の位置に配置されることが望ま
しい。
しては、ガラスエポキシ樹脂からなる基板が用いられて
おり、表面に形成された配線23と裏面に形成された端
子12は、基板に設けられたスルーホールにより電気的
に接続されている。
裏面に端子12のみが形成された配線基板22を用いた
場合を例に挙げて説明を行なったが、裏面に設けられる
ものは端子のみに限られるものではなく、表面と同様に
配線が形成されていてもよい。但し、このような配線基
板の裏面にも配線が形成されている半導体装置において
も、外部装置との接続を行なう必要がある場合、半田バ
ンプ等の外部接続端子が裏面の配線上に設けられること
により適宜対応できる。
導体装置によれば、第1の半導体素子6aと第2の半導
体素子6bの裏面同士、つまり、それぞれの半導体素子
の電極8a,8bが形成されていない面同士を貼り合わ
せ、配線基板22に設けられた開口部11内に2つの半
導体素子を実装する為、回路が形成された第1の半導体
素子の表面上にMCP構造を構成する第2の半導体素子
が直接積層されることがない。結果、第2の半導体素子
の形状が第1の半導体素子の電極により規制されること
なく、略同一形状の2つの半導体素子を実装したMCP
構造を有する半導体装置を提供することが可能となる。
更に、各半導体素子の裏面同士を貼り合わせて配線基板
への実装を行なう為、第1の半導体素子の回路形成面の
損傷を防ぐことが可能となる。
は、配線基板22に開口部11を設け、その開口部11
内に略同一形状を有する2つの半導体素子6a,6bを
実装するようにしたので、配線基板上に各半導体素子を
実装する従来のMCP構造の半導体装置に比べ、より薄型
化したMCP構造を有する半導体装置を提供することが可
能となる。
導体装置の製造方法の一例を図面を参照して説明する。
図3は、本実施形態における半導体装置の製造方法にお
いて用いられる実装部材15を示す図であり、図3
(a)は上部からの平面図、図3(b)は図3(a)の
線分B−Bからの断面図である。また、図4(a)〜
(e)は、本発明の半導体装置の製造工程を示す図であ
り、各工程におけるMCP構造の半導体装置を断面から
見た図である。なお、図3及び図4においても、第1及
び第2の実施形態と同一物には同じ符号が用いられてい
る。
半導体装置の製造方法で用いられる実装部材の説明を行
なう。
造方法で使用される実装部材15は、粘着性を有するテ
ープよりなる粘着テープ17と、半導体素子が配置され
る面に粘着性物質が設けられた凸部16とから構成され
ており、粘着テープ17上に凸部16が搭載された構造
となっている。
は、例えば、粘着性を有するテープ、又は、熱硬化性の
樹脂により形成される部材の上面に粘着テープ17にも
用いられる粘着性を有するテープが接着されたもの等に
より形成される。
体素子の実装を行なう際、凸部16の全体が配線基板に
形成された開口部に収納される必要が生じる為、凸部1
6は、半導体素子を配置する、配線基板に設けられた開
口部の面積よりも小さい面積を有する面と、配線基板の
板厚よりも薄い、つまり、配線基板の表面及び裏面間の
距離により規定される高さよりも低い高さhにより規定
される。
び開口部に実装される各半導体素子の厚さによって適宜
決定され、更に、半導体素子を配置する凸部上の面の面
積は、配線基板に設けられる開口部の面積によって決定
される。
の面は、配線基板に設けられる開口部の面積よりも小さ
い面積を有していれば十分であるが、半導体素子を固着
する樹脂からなる封止体の半導体素子裏面への回り込み
を防止する為に、開口部の面積とほぼ同一の形状である
ことが望ましい。
を構成する粘着テープ17には、テープを除去する際に
粘着性物質が残らない粘着テープ17、例えばUVテー
プ、若しくは熱気泡性テープ等が用いられている。これ
らの粘着テープは、紫外線照射及び加熱により、接着力
を低下させることが可能である。このような性質を有す
るテープを粘着テープ17として用いることで、半導体
素子の実装を行なう際に実装部材が確実に配線基板に固
定されるとともに、半導体素子の実装が終了した後で
は、裏面の配線等を損傷することなく、実装部材を除去
することが可能となる。
体装置の製造方法について、詳細に説明する。
配線43a,43bが形成された配線基板42に、表面
から裏面に至る開口部11が設けられる。そして、開口
部11内には、図3にて説明した実装部材15の凸部が
配線基板の裏面より挿入される。この際、実装部材の粘
着シート17は、配線基板42の裏面に接着されてい
る。
1内に収納された実装部材15の凸部上に、表面に電極
8aを有する第1の半導体素子6aを配置し、開口部1
1内に第1の半導体素子6aを収納する。この際、電極
8aが形成された面が上になるように第1の半導体素子
6aを配置する。このとき、第1の半導体素子6aは、
凸部上に設けられた粘着性物質により、実装部材15に
固定される。
た後、公知のワイヤボンド法を用いて、第1の半導体素
子の電極8aと配線基板42の表面に形成された配線4
3aとを、第1の導体である金属細線9aにて接続し、
第1の半導体素子6aと配線基板42とを電気的に接続
する。そして、その後、第1の半導体素子6a及び金属
細線9aとを、例えばエポキシ樹脂からなる封止体10
aにより封止する。このとき、第1の半導体素子6aの
側面と配線基板42の開口部11の内壁面との間にも封
止体10が入り込み、この封止体10aによって第1の
半導体素子6aは配線基板42に固着される。
導体素子6aを配線基板42に固着した後、第1の半導
体素子6a下の実装部材15を除去する。
示すように、先程、配線基板42に実装された第1の半
導体素子の開口部11内にある面、つまり、第1の半導
体素子の裏面上に、第1の半導体素子の裏面に設けられ
た接着材7にて、第1の半導体素子6aと略同一形状を
有する第2の半導体素子6bの裏面が固定される。ここ
で、第2の半導体素子の裏面は、第2の半導体素子の電
極8bが形成されている面と対向する面のことである。
また、第1の半導体素子の裏面上に設けられる接着材7
としては、例えばエポキシ樹脂等からなる接着剤が用い
られている。
1の半導体素子6aを実装した場合と同様に、公知のワ
イヤボンド法により、第2の半導体素子の電極8bと配
線基板42の裏面に形成された配線43bとが、第2の
導体である金属細線9bにて接続される。そして、第2
の半導体素子6bと配線基板42とが金属細線9bによ
り電気的に接続された後、第2の半導体素子6b及び金
属細線9bは、例えば、エポキシ樹脂等からなる封止体
10bにより封止される。この封止により第2の半導体
素子6bは配線基板42に固着される。
造を有する半導体装置は製造される。
る製造方法によれば、第1の半導体素子6aと第2の半
導体素子6bの裏面同士、つまり、それぞれの半導体素
子の電極8a,8bが形成されていない面同士を貼り合
わせ、配線基板42に設けられた開口部11内に2つの
半導体素子を実装することが可能となる為、略同一形状
を有する複数の半導体素子を配線基板に実装することが
可能となる。
その開口部11内に複数の半導体素子6a,6bを実装
するので、凹部を設けた配線基板上に複数の半導体素子
を実装する従来の半導体装置に比べて、更に薄型化した
MCP構造の半導体装置を提供することができる。
る本実施形態では、金型等の打ち抜きによる一括した配
線基板の加工が可能となる為、ドリル等を用いた研削に
より加工される凹部を有する配線基板を使用する従来に
比べ、配線基板の加工にかかるコストを低く抑えること
が可能となる。
ば、開口部に挿入された実装部材の凸部上に第1の半導
体素子を配置し、実装を行なうので、実装部材の凸部の
高さを調節することで、開口部内の半導体素子の位置を
適宜決定することが可能となる。また、実装部材の凸部
の高さを調節し、第1の半導体素子を開口部内の所定の
位置に実装すれば、配線基板の中心部からの厚さを均等
にすることができ、配線基板の反りを防ぐことも可能と
なる。
第1の半導体素子の実装を行ない、その後、第1の半導
体素子の裏面上に第2の半導体素子を配置し、第2の半
導体素子の実装を行う。その為、各半導体素子の回路や
電極が形成された面に触れることなく、複数の半導体素
子が積層されたMCP構造の半導体装置を製造すること
可能である。結果、各半導体素子の表面に形成された回
路や電極等の損傷を防ぐことができ、より信頼性の高い
MCP構造の半導体装置を提供することが可能となる。
造方法によれば、それぞれの半導体素子を実装する際
に、各半導体素子の電極と配線基板上の配線との電気的
接続が行われる為、各半導体素子に接続された金属細線
が重なる心配がない。
る製造方法では、第1の半導体素子の電極8aと配線基
板の表面の配線3a、そして、第2の半導体素子の電極
8bと配線基板の裏面の配線3bとが金属細線9a,9
bにより、それぞれ電気的に接続されるMCP構造の半
導体装置が提供される。しかし、本実施形態における製
造方法では、このような構造の半導体装置にのみ係るも
のではなく、先の第2の実施形態で詳細に説明したよう
な、外部接続端子となる電極を有する第2の半導体素子
を開口部内に実装した半導体装置に適用することも可能
である。この場合、図4(d)に示す工程において、表
面に外部接続端子を有する第2の半導体素子を第1の半
導体素子の裏面上に配置し、第1の半導体素子の裏面上
に設けられた接着材により、第2の半導体素子を固定す
ればよい。
体装置によれば、回路及び電極が形成された第1の半導
体素子の表面上には、第2の半導体素子が直接積層され
ることのないMCP構造を提供することが可能となる。
2の半導体素子の形状が第1の半導体素子の電極の位置
に規制されることがなくなり、略同一形状を有する2つ
の半導体素子を配線基板に実装することが可能となる。
また、第1の半導体素子の回路及び電極形成面に接触す
ることなく、第2の半導体素子が実装されるので、回路
や電極の損傷を防ぐことが可能となり、より信頼性の高
いMCP構造の半導体装置を提供することが可能とな
る。
法によれば、各半導体素子の回路及び電極が形成された
面に触れることなく、第1の半導体素子と第2の半導体
素子の裏面同士、つまり、それぞれの半導体素子の電極
が形成されていない面同士を貼り合わせることが可能と
なる。この為、先に実装される半導体素子の電極の位置
に規制されることがなく、配線基板に設けられた開口部
11内に略同一形状を有する第2の半導体素子を実装す
ることが可能となる。結果、同一形状を有する2つの半
導体素子が実装されたMCP構造を有する半導体装置を
提供することができる。
によれば、配線基板に開口部を設け、その開口部内に複
数の半導体素子を実装することが可能となるので、凹部
を設けた配線基板上に複数の半導体素子を実装する従来
の半導体装置に比べて、更に薄型化した半導体装置を提
供することができる。
る。
る。
平面図、及びB-B断面からの断面図である。
の各工程を示す断面図である。
Claims (6)
- 【請求項1】 表面及び裏面を有する配線基板の第1領
域に、前記表面から前記裏面に至る開口部を形成する工
程と、 前記第1領域よりも小さい面積を有する上面と、前記表
面及び前記裏面間の距離により規定される高さよりも低
い高さとからなる凸部を有する実装部材を準備する工程
と、 前記裏面より前記実装部材の前記凸部を挿入する工程
と、 第1の電極が形成される第1の面と、前記第1の面に対
向する第2の面とを有する第1の半導体素子を前記開口
部内の前記凸部上に固定する工程と、 前記第1の半導体素子を固定する工程後、前記第1の電極
と前記表面上の配線とを第1の導体で接続する工程と、 前記第1の半導体素子及び前記第1の導体を封止体で封止
するとともに、前記封止体により前記第1の半導体素子
を前記配線基板に固着する工程と、 前記固着する工程後、前記実装部材を除去する工程と、 前記除去する工程後、第2の電極が形成される第3の面
と前記第3の面に対向する第4の面を有するとともに、
前記第1の半導体素子と略同一形状で且つ同一サイズを
有する第2の半導体素子の前記第4の面を前記第2の面
上に固定する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項2】 前記凸部上には、粘着性を有する物質が
設けられていることを特徴とする請求項1記載の半導体
装置の製造方法。 - 【請求項3】 前記実装部材は、前記凸部と前記凸部を
搭載するシートから構成されており、前記シートは粘着
性を有していることを特徴とする請求項1記載の半導体
装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、前記第2の電極は、外部との接続を行なう電極
であることを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、前記配線基板の裏面には外部接続端子が設けら
れており、 前記外部接続端子と前記第2の電極とが同一面を形成す
るよう前記第 2 の半導体素子は固定され、更に、 前記外部接続端子と前記第2の電極とを外部装置に接続
する工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項6】 請求項1記載の半導体装置の製造方法に
おいて、更に、 前記第2の半導体素子を固定する工程後、前記第2の電
極と前記裏面上の配線とを第2の導体で接続する工程
と、 前記第2の半導体素子及び前記第2の導体を封止体で封
止するとともに、前記第2の半導体素子及び前記第2の導
体を封止する封止体により前記第2の半導体素子を前記
配線基板に固着する工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000314988A JP3499202B2 (ja) | 2000-10-16 | 2000-10-16 | 半導体装置の製造方法 |
US09/975,198 US6518655B2 (en) | 2000-10-16 | 2001-10-12 | Multi-chip package-type semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000314988A JP3499202B2 (ja) | 2000-10-16 | 2000-10-16 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002124625A JP2002124625A (ja) | 2002-04-26 |
JP3499202B2 true JP3499202B2 (ja) | 2004-02-23 |
Family
ID=18794159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000314988A Expired - Fee Related JP3499202B2 (ja) | 2000-10-16 | 2000-10-16 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6518655B2 (ja) |
JP (1) | JP3499202B2 (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR20210104364A (ko) | 2020-02-17 | 2021-08-25 | 삼성전자주식회사 | 반도체 패키지 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2000
- 2000-10-16 JP JP2000314988A patent/JP3499202B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-12 US US09/975,198 patent/US6518655B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20020047214A1 (en) | 2002-04-25 |
JP2002124625A (ja) | 2002-04-26 |
US6518655B2 (en) | 2003-02-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031118 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091205 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101205 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |