JP2006196709A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006196709A
JP2006196709A JP2005006862A JP2005006862A JP2006196709A JP 2006196709 A JP2006196709 A JP 2006196709A JP 2005006862 A JP2005006862 A JP 2005006862A JP 2005006862 A JP2005006862 A JP 2005006862A JP 2006196709 A JP2006196709 A JP 2006196709A
Authority
JP
Japan
Prior art keywords
circuit board
semiconductor device
connection
semiconductor
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005006862A
Other languages
English (en)
Inventor
Tomoyo Maruyama
朋代 丸山
Yuji Yano
祐司 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005006862A priority Critical patent/JP2006196709A/ja
Priority to US11/324,635 priority patent/US20060151206A1/en
Priority to TW095100487A priority patent/TWI296152B/zh
Priority to KR1020060003350A priority patent/KR100711675B1/ko
Priority to CNB2006100051403A priority patent/CN100452396C/zh
Publication of JP2006196709A publication Critical patent/JP2006196709A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards

Abstract

【課題】 上段に積層する半導体装置や電子部品との接続に用いられる外部接続用端子の配置に制約が少なく、実装密度の向上が可能であり、かつ、放熱性に優れた、小型および薄型な半導体装置を実現する。
【解決手段】 回路基板１２上に半導体素子１１を接着材１３を介して搭載する。さらに、半導体素子１１の上面に、外部端子接続部１７を備えた接続用回路基板１５が接着材１６を介して搭載され、接続用回路基板１５の下面と回路基板１２の上面とが導電体端子１８にて接続される。回路基板１２と接続用回路基板１５との間は、封止樹脂１９によって封止される。
【選択図】 図１

Description

本発明は、半導体素子を搭載した半導体装置、複数の半導体装置を積層してなる半導体装置の積層体、および、その製造方法に関するものである。
電子機器の小型化、軽量化かつ高機能化が進むに伴い、半導体装置の高密度実装化が要求されている。これらの要求に応えるため、１つの半導体装置に複数の半導体素子を搭載した半導体装置が発明されている。これにより、実装基板単位面積あたりの半導体素子実装密度が増加される。
しかしながら、１つの半導体装置に半導体素子を多数個搭載するには、製造技術上または製品信頼性上の限界がある。
多数個または多品種の半導体素子を１つの半導体装置に搭載するためには、回路基板における配線密度の増加といった問題がある。具体的には、回路基板の多層配線化や、ワイヤボンドやフリップチップボンドなどの半導体素子と回路基板との接続部の高密度化などを必要とし、電気的な接続が複雑になる。
また、１つの半導体装置に複数種類の半導体素子を搭載する場合には、該半導体装置が専用性の高いものとなり、半導体装置の汎用性が低くなるという問題もある。
これらの問題を解決するために、特許文献１には、必要な全ての半導体素子を１つの半導体装置に搭載するのではなく、いくつかの半導体素子を１つの半導体装置に搭載し、その上に、同じもしくは別の半導体装置を積層し、その積層体を１つの半導体装置とする技術が開示されている。これにより、要求される実装密度を保ったまま、製造上および信頼性上の問題を解決し、また半導体装置の汎用性を確保できるようになった。
図１０に、特許文献１による半導体装置の断面図を示す。特許文献１における従来技術では、半導体素子１０１を搭載している回路基板１０２にスルーホール１０３を設けることにより、回路基板１０２の表裏で導通をとれるようにしている。また、回路基板１０２の上面側（半導体素子１０１の搭載側）では、半導体素子１０１が回路基板１０２における接続用パッドの一部にワイヤボンディングによって接続され、半導体素子１０１およびボンディングワイヤが封止樹脂１０５にて封止されている。また、封止樹脂１０５は、回路基板１０２の上面全体を封止しておらず、外部端子接続部１０４を露出している。
図１１に、図１０に示す半導体装置を積層してなる積層体の断面図を示す。この積層体においては、図１０に示す半導体装置同士を積層し、回路基板１０２間を導電体１０６によって接続している。すなわち、導電体１０６は、下側の半導体装置において上面に露出された外部端子接続部１０４と、上側の半導体装置において下面で露出された裏面電極パッドとを接続することによって、積層した複数の半導体装置を電気的に接続している。上記裏面電極パッドは、外部端子接続部１０４とスルーホール１０３によって導通されている。
特許文献１における発明では、半導体素子１０１と外部接続端子１０４とをつなぐ配線以外に、上下に積層される半導体装置同士を電気的に接続するための配線も必要となる。このため、回路基板１０２における配線が複雑になり、回路基板１０２が大きくなり、半導体装置の平面的な寸法が半導体素子１０１よりもかなり大きくなってしまうという問題があった。
この問題を回避するものとして、特許文献２に示す従来技術が挙げられる。図１２に、特許文献２による半導体装置の断面図を示す。
特許文献２における従来技術では、回路基板１１２上に半導体素子１１１を搭載して、これらをワイヤ１１３にて接続し、さらに、半導体素子１１１上に接続用回路基板１１４を接着材１１５を介して設けている。この接続用回路基板１１４は、図１２に示す半導体装置の上段に他の半導体装置を積層する場合に、上段に積層される半導体装置との電気的接続に用いられるものであり、接続用回路基板１１４には外部端子接続部１１６が設けられている。接続用回路基板１１４は、ワイヤ１１７によって回路基板１１２と接続される。
また、ワイヤ１１３および１１７は、封止樹脂１１８によって封止されている。さらに、回路基板１１２の下面には外部接続端子１１９が設けられている。
図１２に示す半導体装置では、上段に積層される半導体装置を電気的に接続するための配線を、回路基板１１２ではなく接続用回路基板１１４に設けることができる。このため、回路基板１１２および接続用回路基板１１４の両方における配線が複雑化することを防止でき、これによって両基板の平面的な寸法の増加を抑制し、半導体装置を小型化できる、という利点がある。
特開平４−２８０６９５号公報（公開日平成４年１０月６日） 特開２００４−１７２１５７号公報（公開日平成１６年６月１７日）
しかしながら、特許文献２における従来技術では、接続用回路基板１１４と回路基板１１２との接続方法はワイヤ１１７によるワイヤボンディングとなっている。このため、接続用回路基板１１４上に、ワイヤ１１７のループ高さと、それを封止する封止樹脂１１８の高さとが必要になり、半導体装置の合計高さ、すなわち半導体装置の厚みが大きくなるといった問題がある。
また、図１２に示す半導体装置では、半導体素子１１１と回路基板１１２との接続がワイヤボンディングであるため、接続用回路基板１１４はその下に位置する半導体素子１１１よりも平面寸法が小さいものに限定される。
このことと、接続用回路基板１１４と回路基板１１２との接続方法はワイヤ１１７によるものであることとから、接続用回路基板１１４において外部端子接続部１１６を配置することができる平面的な領域が小さくなる。このため、接続用回路基板１１４上に配置できる外部端子接続部１１６の数や配置間隔に制限が生じ、実装密度を大きくできない、という問題がある。
また、特許文献２に示す半導体装置では、回路基板１１２上に複数の半導体素子を積層して搭載することも可能とされているが、その際、上段の半導体素子は下段の半導体素子よりもその平面寸法が小さいものに限定される。このため、回路基板１１２上に複数の半導体素子を積層する場合には、その積層数が増えるほど、接続用回路基板１１４の面積が小さくなり、上記実装密度の問題が大となる。
また、接続用回路基板１１４上に他の半導体装置を搭載して積層体とした場合、上段に配置される半導体装置の動作によって発生する熱は、主に、接続用回路基板１１４および接着材１１５を介して半導体素子１１１に伝わり、さらに半導体素子１１１から回路基板１１２および外部接続端子１１９を介して、実装基板へと伝わって放熱される。
接着材１１５はその厚さが薄いため、接続用回路基板１１４の熱を半導体素子１１１へと伝えやすく、半導体素子１１１と回路基板１１２との間も接着材等を介しているため、接続用回路基板１１４の熱は実装基板に比較的伝わりやすい。
しかしながら、半導体素子１１１の動作によっても発熱がある場合には、接続用回路基板１１４上に積層されている半導体装置の動作による熱は、接続用回路基板１１４に伝わりにくくなる。これは、熱の移動しやすさは、温度差の大きさに比例するという熱の性質による。
また、接続用回路基板１１４と回路基板１１２とを接続しているもう１つの経路である導電体はワイヤ１１７であるため、伝えることのできる熱量は少なく、放熱への寄与は少ない。
これらのことから、特許文献２における半導体装置上に他の半導体装置が積層されており、何れの半導体装置においても半導体素子の動作による発熱がある場合には、上段に積層されている半導体装置の放熱性が低下する、という問題がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、上段に積層する半導体装置や電子部品との接続に用いられる外部接続用端子の配置に制約が少なく、実装密度の向上が可能であり、かつ、放熱性に優れた、小型および薄型な半導体装置を実現することにある。
本発明に係る半導体装置は、上記課題を解決するために、回路基板上に少なくとも一つの半導体素子を搭載してなる半導体装置において、最上層にある半導体素子の上面に、外部端子接続部を備えた接続用回路基板が搭載され、上記接続用回路基板の下面と上記回路基板の上面とが導電体端子にて接続され、上記回路基板と上記接続用回路基板との間は、封止樹脂によって封止されていることを特徴としている。
上記の構成によれば、外部端子接続部を備えた接続用回路基板が、半導体素子上に搭載され、接続用回路基板の下面と回路基板の上面とは導電体端子によって接続される。これにより、上段に積層される半導体装置を電気的に接続するための配線を、回路基板ではなく接続用回路基板に設けることができる。このため、回路基板および接続用回路基板の両方における配線が複雑化することを防止でき、これによって両基板の平面的な寸法の増加を抑制できる。
また、接続用回路基板の下面と回路基板の上面とをワイヤボンドではなく、端子形状の導電体端子を用いて接続することにより、ワイヤボンドで接続した場合に必要な、接続用回路基板上のワイヤループ高さと、ワイヤボンドを封止する封止樹脂分の高さが必要なくなる。このため、上記半導体装置では、小型化および薄型化を実現することができる。
さらに、上記半導体装置では、接続用回路基板の下面と回路基板の上面とが導電体端子によって接続されるため、接続用回路基板はその下に位置する半導体素子よりも平面寸法が小さいものに限定されることはない。したがって、接続用回路基板は、回路基板とほぼ等しい面積を有する基板として具備することが可能となり、接続用回路基板において外部端子接続部を配置することができる平面的な領域を大きくすることができる。
また、上記半導体装置では、上記導電体端子は、核の外側に導電層を有する端子であることを特徴としている。
上記の構成によれば、導電体端子が核を持つことで、導電体端子の高さを一定に保ちやすく、接続用回路基板と回路基板との接続安定性を保つことができる。
また、上記半導体装置では、上記導電体端子は、半導体装置の厚さ方向に複数個の略球形形状の導電体端子を積層してなることを特徴としている。
上記の構成によれば、回路基板と接続用回路基板との間の距離が大きくなるような場合に、回路基板と接続用回路基板とを接続する導電体の高さを調整しやすくなる。
また、上記半導体装置は、上記回路基板上に複数の半導体素子を有することを特徴としている。
上記の構成によれば、一つの半導体装置内に、複数の半導体素子を積層して搭載することで、半導体装置の実装密度をより向上することができる。
また、本発明に係る半導体装置の積層体は、上記に記載の半導体装置上に、他の半導体装置もしくは他の電子部品が積層配置され、上記半導体装置の上記外部端子接続部と、その上段の他の半導体装置もしくは他の電子部品とが導電体によって接続されていることを特徴としている。
上記の構成によれば、半導体装置上に、他の半導体装置もしくは他の電子部品を積層配置することで、要求される実装密度を保ったまま、製造上および信頼性上の問題を解決し、また半導体装置の汎用性を確保できる。
また、上段に配置される半導体装置（または電子部品）の動作による熱は、下段の半導体装置における接続用回路基板、導電体端子、回路基板、外部接続用端子を介した経路によっても実装基板に伝達される。これにより、上段に積層された半導体装置や電子部品の放熱特性の向上が可能となる。
また、本発明に係る半導体装置の製造方法は、回路基板上に半導体素子を搭載し、該半導体素子と該回路基板とを電気的に接続する工程と、上記回路基板上に導電体端子を搭載する工程と、外部端子接続部を備えた接続用回路基板を、上記半導体素子上に搭載すると共に、上記接続用回路基板の下面と上記回路基板上に搭載された導電体端子とを接続する工程と、上記回路基板と上記接続用回路基板との間を樹脂封止する工程と、上記回路基板の下面に外部接続端子を搭載する工程を有することを特徴としている。
また、本発明に係る半導体装置の他の製造方法は、フレーム状の回路基板上に半導体素子を搭載し、該半導体素子と該回路基板とを電気的に接続する工程と、上記回路基板上に導電体端子を搭載する工程と、外部端子接続部を備えたフレーム状の接続用回路基板を、上記半導体素子上に搭載すると共に、上記接続用回路基板の下面と上記回路基板上に搭載された導電体端子とを接続する工程と、上記回路基板と上記接続用回路基板との間を樹脂封止する工程と、上記回路基板の下面に外部接続端子を搭載する工程と、フレームから個別の半導体装置を切り出す工程を有することを特徴としている。
上記の構成によれば、上述したような特徴を有する半導体装置を製造可能となる。
また、複数個分の半導体装置に対応したフレーム状の回路基板とフレーム状の接続用回路基板を用いて、複数個分の半導体装置を同時に形成し、最後に半導体装置各個片に切り出す工程によって半導体装置を製造する方法では、樹脂封止する際の金型が必要なく、任意のサイズの半導体装置の製造に対応でき、コスト低減を図ることができる。
本発明に係る半導体装置は、以上のように、最上層にある半導体素子の上面に、外部端子接続部を備えた接続用回路基板が接着材を介して搭載され、上記接続用回路基板の下面と上記回路基板の上面とが導電体端子にて接続され、上記回路基板と上記接続用回路基板との間は、封止樹脂によって封止されている構成である。
それゆえ、上段に積層される半導体装置を電気的に接続するための配線を、回路基板ではなく接続用回路基板に設けることができ、回路基板および接続用回路基板の両方における配線が複雑化することを防止できるため、両基板の平面的な寸法の増加を抑制できるといった効果を奏する。
また、接続用回路基板の下面と回路基板の上面とをワイヤボンドではなく、端子形状の導電体端子を用いて接続することにより、ワイヤボンドで接続した場合に必要な、接続用回路基板上のワイヤループ高さと、ワイヤボンドを封止する封止樹脂分の高さが必要なくなり、半導体装置における小型化および薄型化を実現することができるといった効果を奏する。
さらに、上記半導体装置では、接続用回路基板の下面と回路基板の上面とが導電体端子によって接続されるため、接続用回路基板は、回路基板とほぼ等しい面積を有する基板として具備することが可能となり、接続用回路基板において外部端子接続部を配置することができる平面的な領域を大きくすることができるといった効果を奏する。
本発明の一実施形態について図１ないし図９に基づいて説明すると以下の通りである。
尚、以下に示す各実施の形態は、本発明を具体化した例示であって、本発明の技術的範囲を限定するものではない。
〔実施の形態１〕
本発明の実施の形態１に係る半導体装置の構成を図１に示す
上記半導体装置は、図１に示すように、回路基板１２に接着材１３を介して半導体素子１１が接続されており、半導体素子１１と回路基板１２とはワイヤ１４にて電気的に接続されている。
また、外部端子接続部１７を有する接続用回路基板１５が接着材１６を介して半導体素子１１上に接続されており、接続用回路基板１５下面と回路基板１２上面とは導電体端子１８で電気的に接続されている。導電体端子１８には、はんだ端子、金属バンプ、導電性ペースト、導電性樹脂などを用いることができる。導電性ペースト、導電性樹脂は、回路基板１２上にマスク印刷する方法や、ディスペンサーを用いてノズルから出して塗布する方法等により形成可能である。
導電体端子１８に、はんだ端子や金属バンプを用いた場合には、その高い弾性ゆえに、高さを一定に保ちやすいという性質かある。一方、導電体端子１８に、導電性ペーストや導電性樹脂を用いた場合には、これらの材料は硬化させる前は柔らかいので、回路基板１２に搭載もしくは塗布した後、接続用回路基板１５を半導体素子１１上に搭載する際の圧力によって、容易に潰しやすく、目標の高さ・形状を得やすいといった性質がある。
上記半導体装置では、回路基板１２と接続用回路基板１５との間が、すなわち回路基板１２と接続用回路基板１５との間に配置される半導体素子１１、ワイヤ１４および導電体端子１８が、封止樹脂１９によって封止されている。また、封止樹脂１９は外部端子接続部１７と接続用回路基板１５の一部とが露出するように該半導体装置を封止している。回路基板１２の下面には、導電体からなる外部接続端子２０が設けられている。外部接続端子２０は、上記半導体装置を実装基板に接続するために用いられる。
上記構成の半導体装置においては、外部端子接続部１７を備えた接続用回路基板１５が、半導体素子１１上に接着材１６を介して搭載され、接続用回路基板１５の下面と回路基板１２の上面とは導電体端子１８によって接続される。これにより、上段に積層される半導体装置を電気的に接続するための配線を、回路基板１２ではなく接続用回路基板１５に設けることができる。このため、回路基板１２および接続用回路基板１５の両方における配線が複雑化することを防止でき、これによって両基板の平面的な寸法の増加を抑制できる。
また、接続用回路基板１５の下面と回路基板１２の上面とをワイヤボンドではなく、端子形状の導電体端子１８を用いて接続することにより、ワイヤボンドで接続した場合に必要な、接続用回路基板１５上のワイヤループ高さと、ワイヤボンドを封止する封止樹脂分の高さが必要なくなる。このため、上記半導体装置では、小型化および薄型化を実現することができる。
さらに、上記半導体装置では、接続用回路基板１５の下面と回路基板１２の上面とが導電体端子１８によって接続されるため、接続用回路基板１５はその下に位置する半導体素子１１よりも平面寸法が小さいものに限定されることはない。したがって、接続用回路基板１５は、回路基板１２とほぼ等しい面積を有する基板として具備することが可能となり、接続用回路基板１５において外部端子接続部１７を配置することができる平面的な領域を大きくできる。
また、本実施の形態１に半導体装置の変形例を、図２ないし図４を用いて説明する。
図１に示す半導体装置では、封止樹脂１９は接続用回路基板１５の上面の一部を覆うように形成されていたが、本発明はこれに限らず、図２に示すように、封止樹脂１９は接続用回路基板１５の下面および側面のみを覆うようにし、接続用回路基板１５の上面はその全面が封止樹脂１９から露出する構成であってもよい。あるいは、図３に示すように、接続用回路基板１５の上面全面と側面の少なくとも一部が露出してもよい。接続用回路基板１５の上面を全面が露出するようにすることで、外部端子接続部１７を接続用回路基板１５上の全面に配置することが可能となる。
また、図１に示す半導体装置では、半導体素子１１と回路基板１２との接続はワイヤボンドであったが、本発明はこれに限らず、図２に示すようなフリップチップ接続や、導電性樹脂での接続であってもよい。半導体素子１１と回路基板１２との接続にフリップチップ接続を用いる場合、パッケージ高さを低くできるといったメリットがある。
また、図１に示す半導体装置では、接着材１６は半導体素子１１上だけに形成されていたが、本発明はこれに限らず、図３に示すように、接着材１６は接続用基板１５の下面全域に形成されていてもよい。この場合、ワイヤ１４は、接着材１６に一部を覆われていてもよい。
また、図４に示す半導体装置は、図１に示す半導体装置において、導電体端子１８に代えて導電体端子２１を用いた構成となっている。導電体端子２１は、中に核２１Ａを持っており、核２１Ａの外側に導電層２１Ｂを有する端子である。核２１Ａは、導電体であっても絶縁体であっても良く、金属や樹脂からなっている。
上記半導体装置では、導電体端子２１が核２１Ａを持つことで、導電体端子２１の高さを一定に保ちやすく、接続用回路基板１５と回路基板１２との接続安定性を保つことができる。特に、核２１Ａがその外側に存在する導電層２１Ｂよりも硬ければ、本半導体装置を製造する工程中で高温での処理が行われる時に、より導電体端子２１の高さを一定に保ちやすくなる効果が大きい。尚、ここでの硬さとは、硬度またはヤング率または弾性率などで表される。
〔実施の形態２〕
本発明の実施の形態２に係る半導体装置の構成を図５に示す。
本実施の形態２に係る半導体装置は、図５に示すように、回路基板１２上に複数の半導体素子２２および２３を有した構成となっている。接続用回路基板１５は、最上層にある半導体素子、すなわち回路基板１２から最も離れて搭載される上段の半導体素子２３のさらに上面に、接着材１６を介して搭載される。また、下段に配置される半導体素子２２と上段に配置される半導体素子２３とは、接着材２４によって接続される。このように、一つの半導体装置内に、複数の半導体素子を積層して搭載することで、半導体装置の実装密度をより向上することができる。もちろん、半導体装置内に搭載される半導体素子の数は３つ以上であっても良い。
尚、図１に示す半導体装置では、上段に配置される半導体素子２３よりも下段に配置される半導体素子２２をより寸法の大きな半導体素子としているが、本発明はこれに限定されるものではない。すなわち、上段の半導体素子と下段の半導体素子とを同じ寸法としても良く、あるいは上段よりも下段により寸法の大きな半導体素子を搭載したものであっても良い。全く同じ半導体素子を複数段積み重ねて搭載することも可能である。尚、半導体素子の組合せを制限するものには、半導体素子のサイズや、半導体素子のワイヤボンドパッド位置関係などがある。
図６は、下段に配置される半導体素子２２よりも上段に配置される半導体素子２３をより寸法の大きな半導体素子とした場合の構成例である。このとき、下段の半導体素子２２と回路基板１２とを接続しているワイヤ１４の一部は、接着材２４に覆われており、上段の半導体素子２３との絶縁が保たれるような構造をとってもよい。また、図６ではそのような構成とはなっていないが、他方の半導体素子２２においても、ワイヤ１４が接着材１６に一部覆われる構造をとることができる。
ワイヤ１４が接着材２４または１６に一部覆われる構造をとることにより、本半導体装置に搭載する半導体素子の組合せに制限がなくなり、種々の半導体素子をひとつの半導体装置に搭載することが可能となる。これにより、より高機能で、より薄型・小型な半導体装置を実現できる。
また、同一の半導体装置内に複数の半導体素子を積層して搭載する場合、一つの半導体素子を搭載する場合に比べて、回路基板１２と接続用回路基板１５との間の距離が大きくなる。このような場合、回路基板１２と接続用回路基板１５とを接続する導電体端子は、図６に示すように、複数個の略球形形状の導電体端子２５を積層した構造をとることもできる。このように、複数個の略球形形状の導電体端子２５を積層した構造では、回路基板１２と接続用回路基板１５とを接続する導電体の高さを調整しやすくなる。
すなわち、図５に示すように、半導体装置の厚さ方向（基板や素子の積層方向）に一つの導電体端子１８を配して回路基板１２と接続用回路基板１５との接続を図る方法では、導電体端子１８が楕円形状のような長手方向を有する形状となる。このため、該導電体端子１８の長手方向が基板法線に垂直となるように搭載しなければならず、導電体端子１８の高さ調整が困難となる。
尚、同一の半導体装置内に複数の半導体素子を積層する構成でなくても、複数個の略球形形状の導電体端子２５を積層した構造によって、回路基板１２と接続用回路基板１５とを接続する導電体の高さを調整しやすくなる効果は得られる。このような導電体端子２５には、はんだボールや核の周りに導電層を有する導電体端子が好適に使用できる。
〔実施の形態３〕
本発明の実施の形態３に係る半導体装置の構成を図７に示す。図７に示す半導体装置は、上記実施の形態１または２で説明したような半導体装置を複数個積層した積層体とし、この積層体自体を一つの半導体装置とした構成例である。
すなわち、図７に示す半導体装置は、半導体装置１および２を積層して、下段の半導体装置１における接続用回路基板１５の外部端子接続部１７と、その上段の半導体装置２の回路基板１２の外部接続部とが外部接続端子２０によって接続された構成である。これにより、下段半導体装置１と上段半導体装置２とが電気的に接続され、半導体装置の積層体を形成することができる。
尚、上述のように、複数の半導体装置を積層配置する構成においては、上段および下段の半導体装置が共に、本発明に係る半導体装置である必要はなく、少なくとも下段に配置される半導体装置が本発明に係るものであれば良い。また、上段に配置されるのは、半導体装置以外の電子部品であっても良い。
本実施の形態３に係る半導体装置では、上段に配置される半導体装置２（または電子部品）の動作による熱は、下段の半導体装置１における接続用回路基板１５、導電体端子１８、回路基板１２、外部接続用端子２０を介した経路によっても実装基板に伝達される。
すなわち、接続用回路基板１５と回路基板１２とが導電体端子１８で接続されることで、これらがワイヤボンドで接続されている場合と比較して、上段に積層された半導体装置や電子部品の放熱特性の向上が可能となる。これは、導電体端子１８は、ワイヤに比べて断面積が大きく、かつ、経路も短くなるためである。
〔実施の形態４〕
本発明に係る半導体装置の製造方法を、図８（ａ）〜（ｄ）を参照して以下に説明する。尚、図８（ａ）〜（ｄ）では、図３に示す構造の半導体装置を製造する場合を例示する。
先ず、図８（ａ）に示すように、回路基板１２に半導体素子１１を搭載し、半導体素子１１と回路基板１２とをワイヤ１４にて接続する。
次に、図８（ｂ）に示すように、導電体１８を回路基板１２に搭載する。その後、図８（ｃ）に示すように、接着材１６が予め接着された接続用回路基板１５を半導体素子１１上に接着する。接続用回路基板１５には、外部端子接続部１７が先に形成されている。このとき、接着材１６にて半導体素子１１と接続用回路基板１５とを接着する工程での熱により、導電体１８と接続用回路基板１５とを同時に接続してもよい。
上記接着時に熱を加えることで、導電体１８の材料が軟化または溶融、もしくはそれに近い状態になって硬度もしくは弾性が低下し、そこに上から接続用回路基板１５を圧力を加えて接続されることで、導電体１８の高さを制御しながら、接続用回路基板１５と接続することができる。
また、接続用回路基板１５と半導体素子１１とを接着した後に、接続用回路基板１５と導電体１８とを接続する工程を設けてもよい。
最後に、図８（ｄ）に示すように、封止樹脂１９を注入もしくは封止し、外部接続端子２０を搭載する。
尚、上記図８（ａ）〜（ｄ）では、一つの半導体装置を製造する方法として説明したが、この工程の全てを、図９（ａ）〜（ｅ）に示すように、複数個分の半導体装置に対応したフレーム状の回路基板１２’とフレーム状の接続用回路基板１５’とによって製造し、最後に半導体装置各個片にカットする工程によって製造してもよい。
この製造方法では、樹脂封止する際の金型が必要なく、任意のサイズの半導体装置の製造に対応でき、コスト低減を図ることができる。
高密度実装化された半導体装置を形成でき、小型化および薄型化が要求される半導体装置に適用できる。
本発明の実施形態を示すものであり、実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の変形例を示す断面図である。 実施の形態１に係る半導体装置の変形例を示す断面図である。 実施の形態１に係る半導体装置の変形例を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の変形例を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 図８（ａ）〜（ｄ）は、実施の形態４に係る半導体装置の製造工程を示す断面図である。 図９（ａ）〜（ｅ）は、実施の形態４に係る半導体装置の製造工程の変形例を示す断面図である。 従来の半導体装置の構成を示す断面図である。 図１０の半導体装置を複数個積層してなる積層体の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。
符号の説明
１，２ 半導体装置
１１ 半導体素子
１２ 回路基板
１４ ワイヤ
１５ 接続用回路基板
１７ 外部端子接続部
１８ 導電体端子
１９ 封止樹脂
２０ 外部接続端子
２１ 導電体端子（核を有する導電体端子）
２２，２３ 半導体素子
２５ 導電体端子

Claims (7)

  1. 回路基板上に少なくとも一つの半導体素子を搭載してなる半導体装置において、
    最上層にある半導体素子の上面に、外部端子接続部を備えた接続用回路基板が搭載され、
    上記接続用回路基板の下面と上記回路基板の上面とが導電体端子にて接続され、
    上記回路基板と上記接続用回路基板との間は、封止樹脂によって封止されていることを特徴とする半導体装置。
  2. 上記導電体端子は、核の外側に導電層を有する端子であることを特徴とする請求項１に記載の半導体装置。
  3. 上記導電体端子は、半導体装置の厚さ方向に複数個の略球形形状の導電体端子を積層してなることを特徴とする請求項１に記載の半導体装置。
  4. 上記回路基板上に複数の半導体素子を有することを特徴とする請求項１に記載の半導体装置。
  5. 上記請求項１ないし４の何れかに記載の半導体装置上に、他の半導体装置もしくは他の電子部品が積層配置され、
    上記半導体装置の上記外部端子接続部と、その上段の他の半導体装置もしくは他の電子部品とが導電体によって接続されていることを特徴とする半導体装置の積層体。
  6. 回路基板上に半導体素子を搭載し、該半導体素子と該回路基板とを電気的に接続する工程と、
    上記回路基板上に導電体端子を搭載する工程と、
    外部端子接続部を備えた接続用回路基板を、上記半導体素子上に搭載すると共に、上記接続用回路基板の下面と上記回路基板上に搭載された導電体端子とを接続する工程と、
    上記回路基板と上記接続用回路基板との間を樹脂封止する工程と、
    上記回路基板の下面に外部接続端子を搭載する工程を有することを特徴とする半導体装置の製造方法。
  7. フレーム状の回路基板上に半導体素子を搭載し、該半導体素子と該回路基板とを電気的に接続する工程と、
    上記回路基板上に導電体端子を搭載する工程と、
    外部端子接続部を備えたフレーム状の接続用回路基板を、上記半導体素子上に搭載すると共に、上記接続用回路基板の下面と上記回路基板上に搭載された導電体端子とを接続する工程と、
    上記回路基板と上記接続用回路基板との間を樹脂封止する工程と、
    上記回路基板の下面に外部接続端子を搭載する工程と、
    フレームから個別の半導体装置を切り出す工程を有することを特徴とする半導体装置の製造方法。
JP2005006862A 2005-01-13 2005-01-13 半導体装置およびその製造方法 Pending JP2006196709A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005006862A JP2006196709A (ja) 2005-01-13 2005-01-13 半導体装置およびその製造方法
US11/324,635 US20060151206A1 (en) 2005-01-13 2006-01-04 Semiconductor device and manufacturing method therefor
TW095100487A TWI296152B (en) 2005-01-13 2006-01-05 Semiconductor device and manufacturing method therefor
KR1020060003350A KR100711675B1 (ko) 2005-01-13 2006-01-12 반도체 장치 및 그 제조 방법
CNB2006100051403A CN100452396C (zh) 2005-01-13 2006-01-13 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005006862A JP2006196709A (ja) 2005-01-13 2005-01-13 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008113107A Division JP4652428B2 (ja) 2008-04-23 2008-04-23 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006196709A true JP2006196709A (ja) 2006-07-27

Family

ID=36652119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005006862A Pending JP2006196709A (ja) 2005-01-13 2005-01-13 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20060151206A1 (ja)
JP (1) JP2006196709A (ja)
KR (1) KR100711675B1 (ja)
CN (1) CN100452396C (ja)
TW (1) TWI296152B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147628A (ja) * 2006-12-07 2008-06-26 Stats Chippac Inc 多層半導体パッケージ
JP2008153536A (ja) * 2006-12-19 2008-07-03 Shinko Electric Ind Co Ltd 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP2010192812A (ja) * 2009-02-20 2010-09-02 Sharp Corp 電子機器モジュール
JP2011035056A (ja) * 2009-07-30 2011-02-17 Oki Semiconductor Co Ltd 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2290682A3 (en) 2005-12-14 2011-10-05 Shinko Electric Industries Co., Ltd. Package with a chip embedded between two substrates and method of manufacturing the same
JP5193611B2 (ja) * 2007-01-31 2013-05-08 三洋電機株式会社 半導体装置
US8106505B2 (en) 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
CN101877334B (zh) * 2009-04-28 2012-03-07 钰桥半导体股份有限公司 具散热增益的半导体装置
US20120126399A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
TWI469231B (zh) * 2011-09-09 2015-01-11 Dawning Leading Technology Inc 晶片封裝結構之製造方法
JP6230794B2 (ja) * 2013-01-31 2017-11-15 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
KR20150033937A (ko) * 2013-09-25 2015-04-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
TWI517269B (zh) * 2013-09-27 2016-01-11 矽品精密工業股份有限公司 層疊式封裝結構及其製法
JP2017092094A (ja) * 2015-11-04 2017-05-25 富士通株式会社 電子装置、電子装置の製造方法及び電子機器
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
KR20030019439A (ko) * 2000-07-19 2003-03-06 신도 덴시 고교 가부시키가이샤 반도체장치
KR100522838B1 (ko) * 2000-10-23 2005-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3917946B2 (ja) * 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
US7371607B2 (en) * 2003-05-02 2008-05-13 Seiko Epson Corporation Method of manufacturing semiconductor device and method of manufacturing electronic device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147628A (ja) * 2006-12-07 2008-06-26 Stats Chippac Inc 多層半導体パッケージ
JP2012235170A (ja) * 2006-12-07 2012-11-29 Stats Chippac Inc 多層半導体パッケージ
JP2008153536A (ja) * 2006-12-19 2008-07-03 Shinko Electric Ind Co Ltd 電子部品内蔵基板および電子部品内蔵基板の製造方法
JP2010192812A (ja) * 2009-02-20 2010-09-02 Sharp Corp 電子機器モジュール
JP2011035056A (ja) * 2009-07-30 2011-02-17 Oki Semiconductor Co Ltd 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法

Also Published As

Publication number Publication date
TW200701430A (en) 2007-01-01
KR20060082810A (ko) 2006-07-19
TWI296152B (en) 2008-04-21
KR100711675B1 (ko) 2007-04-27
US20060151206A1 (en) 2006-07-13
CN100452396C (zh) 2009-01-14
CN1815733A (zh) 2006-08-09

Similar Documents

Publication Publication Date Title
JP2006196709A (ja) 半導体装置およびその製造方法
TWI614865B (zh) 用以與上ｉｃ封裝體耦合以形成封裝體疊加（ｐｏｐ）總成的下ｉｃ封裝體結構，以及包含如是下ｉｃ封裝體結構的封裝體疊加（ｐｏｐ）總成
US7754530B2 (en) Thermal enhanced low profile package structure and method for fabricating the same
JP6564565B2 (ja) 半導体パッケージ及びその製造方法
US20070164457A1 (en) Semiconductor package, substrate with conductive post, stacked type semiconductor device, manufacturing method of semiconductor package and manufacturing method of stacked type semiconductor device
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
TW200816435A (en) Semiconductor device and method of manufacturing the same
JP2009044110A (ja) 半導体装置及びその製造方法
JP2004172157A (ja) 半導体パッケージおよびパッケージスタック半導体装置
JP2006344917A (ja) 半導体装置、積層型半導体装置、および半導体装置の製造方法
JP2006060128A (ja) 半導体装置
JP2009295959A (ja) 半導体装置及びその製造方法
US20090032923A1 (en) Method and apparatus for stacking electrical components using via to provide interconnection
US7217995B2 (en) Apparatus for stacking electrical components using insulated and interconnecting via
JP2005033201A (ja) 半導体パッケージ
JP2002329836A (ja) 半導体装置および配線フィルム
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
JP3693057B2 (ja) 半導体装置の製造方法
JP2007250916A (ja) 半導体装置およびその製造方法
JP4652428B2 (ja) 半導体装置およびその製造方法
JP2008141059A (ja) 半導体装置
JP2008187076A (ja) 回路装置およびその製造方法
TWI435667B (zh) 印刷電路板組件
JP2007234683A (ja) 半導体装置およびその製造方法
JP2005167159A (ja) 積層型半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080304