JP6230794B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

電子部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
JP6230794B2
JP6230794B2 JP2013017749A JP2013017749A JP6230794B2 JP 6230794 B2 JP6230794 B2 JP 6230794B2 JP 2013017749 A JP2013017749 A JP 2013017749A JP 2013017749 A JP2013017749 A JP 2013017749A JP 6230794 B2 JP6230794 B2 JP 6230794B2
Authority
JP
Japan
Prior art keywords
substrate
resin
electronic component
semiconductor chip
connecting member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013017749A
Other languages
English (en)
Other versions
JP2014150154A (ja
Inventor
功一 田中
功一 田中
倉嶋　信幸
信幸 倉嶋
肇 飯塚
肇 飯塚
聡史 白木
聡史 白木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2013017749A priority Critical patent/JP6230794B2/ja
Priority to US14/150,952 priority patent/US8987919B2/en
Priority to KR1020140010161A priority patent/KR102032844B1/ko
Publication of JP2014150154A publication Critical patent/JP2014150154A/ja
Application granted granted Critical
Publication of JP6230794B2 publication Critical patent/JP6230794B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Description

本発明は、電子部品内蔵基板及びその製造方法に関する。
近年、半導体チップ等の電子部品を有した基板の小型化や省スペース化等のため、半導体チップ等の電子部品が埋め込まれた所謂電子部品内蔵型の配線基板（以降、電子部品内蔵基板とする）が提案されている。
電子部品内蔵基板の一例としては、半導体チップがフェイスダウン状態でフリップチップ実装された第１の基板上に、はんだボール等の基板接続部材を介して第２の基板を積層し、第１の基板と第２の基板との間を樹脂封止した構造を挙げることができる。
上記電子部品内蔵基板の製造工程は、例えば、半導体チップを搭載した第１の基板を作製する工程と、基板接続部材を搭載した第２の基板を作製する工程と、基板接続部材搭載面と半導体チップ搭載面を対向させて第１の基板上に第２の基板を積層する工程を有する。そして、上記工程の後に、第１の基板と第２の基板との間に樹脂を充填して、電子部品内蔵基板が完成する。
特開２００３−３４７７２２号公報
ところで、上記の樹脂を充填する工程では、信頼性の観点から、半導体チップの背面と第２の基板との間にも樹脂を充填する必要がある。そのため、樹脂の充填性を考慮して半導体チップの背面と第２の基板との間隔を十分に確保する必要があり、この点を加味して基板接続部材のサイズが決定されている。半導体チップの背面と第２の基板との間隔が４０μｍよりも狭くなると、隙間に樹脂を充填することが困難となるため、半導体チップの背面と第２の基板との間隔は、通常、４０μｍ以上となるように設定されている。
半導体チップの背面と第２の基板との間隔を上記値よりも狭くして、電子部品内蔵基板を薄型化しようとすると、半導体チップの背面と第２の基板との間に樹脂が十分に充填されないおそれが生じる。半導体チップの背面と第２の基板との間に樹脂が十分に充填されないと、その部分にボイドが発生する。ボイドが発生すると、例えば、ボイドが吸湿して膨張し、ボイドの近傍の樹脂に剥がれが生じる場合があり、電子部品内蔵基板の信頼性を低下させる。
つまり、上記の電子部品内蔵基板の構造では、樹脂の充填性を考慮して半導体チップの背面と第２の基板との間隔を十分に確保せざるを得ず、電子部品内蔵基板を薄型化することが困難であった。
本発明は、上記に鑑みてなされたもので、薄型化が可能な電子部品内蔵基板等を提供することを課題とする。
本電子部品内蔵基板は、第１の基板と、前記第１の基板上に実装された電子部品と、前記第１の基板上に設けられ、前記電子部品の上面を露出し側面を被覆する第１の樹脂と、前記電子部品及び前記第１の樹脂の上方に設けられ、前記第１の基板上に積層された第２の基板と、前記第１の基板と前記第２の基板との間に設けられ、前記第１の基板と前記第２の基板とを電気的に接続する基板接続部材と、前記電子部品の上面及び前記第１の樹脂の上面と前記第２の基板の下面との間に充填された第２の樹脂と、前記基板接続部材、前記電子部品、前記第１の樹脂、及び前記第２の樹脂を封止して、前記第１の基板と前記第２の基板との間に充填された第３の樹脂と、を有し、前記第２の樹脂により、前記電子部品の上面及び前記第１の樹脂の上面と前記第２の基板の下面とが接着されており、前記第２の基板に、開口部を設けたソルダーレジスト層が設けられ、前記第２の樹脂が、前記電子部品及び前記第１の樹脂と前記第２の基板の前記開口部との間に充填されていることを要件とする。
開示の技術によれば、薄型化が可能な電子部品内蔵基板等を提供できる。
第１の実施の形態に係る電子部品内蔵基板を例示する断面図である。 第１の実施の形態に係る電子部品内蔵基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る電子部品内蔵基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る電子部品内蔵基板の製造工程を例示する図（その３）である。 第１の実施の形態の変形例１に係る電子部品内蔵基板を例示する断面図である。 第１の実施の形態の変形例２に係る電子部品内蔵基板を例示する断面図である。 第１の実施の形態に係る電子部品内蔵基板の応用例を示す断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る電子部品内蔵基板の構造］
まず、第１の実施の形態に係る電子部品内蔵基板の構造について説明する。図１は、第１の実施の形態に係る電子部品内蔵基板を例示する断面図である。
図１を参照するに、電子部品内蔵基板１は、基板１０と、基板接続部材２０と、基板３０と、接合部４１と、アンダーフィル樹脂４２と、半導体チップ５０と、樹脂フィルム５５と、モールド樹脂６０とを有する。電子部品内蔵基板１において、基板１０と基板３０とが、基板１０と基板３０とを電気的に接続する基板接続部材２０を介して積層されている。基板３０は本発明に係る第１の基板の代表的な一例であり、基板１０は本発明に係る第２の基板の代表的な一例である。
なお、電子部品内蔵基板１において、便宜上、後述のソルダーレジスト層１３側を一方の側（一方の面）、ソルダーレジスト層３７側を他方の側（他方の面）と称する場合がある。
基板１０は、絶縁層１１と、配線層１２と、ソルダーレジスト層１３と、配線層１４と、ソルダーレジスト層１５とを有する。
基板１０において、絶縁層１１としては、例えば、ガラスクロスにエポキシ系樹脂等の絶縁性樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。絶縁層１１として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂等の絶縁性樹脂を含浸させた基板等を用いてもよい。絶縁層１１の厚さは、例えば、６０〜２００μｍ程度とすることができる。なお、各図において、ガラスクロス等の図示は省略されている。
配線層１２は、絶縁層１１の一方の側に形成されている。配線層１２は、絶縁層１１を介して、配線層１４と電気的に接続されている。配線層１２は、絶縁層１１を貫通し配線層１４の一方の面を露出するビアホール１１ｘ内に充填されたビア配線、及び絶縁層１１の一方の面に形成された配線パターンを含んで構成されている。
ビアホール１１ｘは、ソルダーレジスト層１３側に開口されている開口部の径が配線層１４の上面によって形成された開口部の底面の径よりも大となる逆円錐台状の凹部とされている。ビアホール１１ｘの開口部の径は、例えば５０μｍ程度とすることができる。配線層１２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１２を構成する配線パターンの厚さは、例えば、１０〜２０μｍ程度とすることができる。
ソルダーレジスト層１３は、絶縁層１１の一方の面に、配線層１２を覆うように形成されている。ソルダーレジスト層１３は、例えば、感光性樹脂等から形成できる。ソルダーレジスト層１３の厚さは、例えば１５〜３５μｍ程度とすることができる。ソルダーレジスト層１３は、開口部１３ｘを有し、開口部１３ｘ内には配線層１２の一部が露出している。開口部１３ｘ内に露出する配線層１２は、パッド１２ｐを構成している。パッド１２ｐは、半導体チップや半導体パッケージ等の電子部品（図示せず）と電気的に接続されるパッドとして機能する。
ソルダーレジスト層１３は、パッド１２ｐを完全に露出するように設けてもよい。この場合、パッド１２ｐの側面とソルダーレジスト層１３の側面とが接するようにソルダーレジスト層１３を設けてもよいし、パッド１２ｐの側面とソルダーレジスト層１３の側面との間に隙間ができるようにソルダーレジスト層１３を設けてもよい。
必要に応じ、パッド１２ｐの一方の面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、パッド１２ｐの一方の面に、はんだボール等の外部接続端子を形成してもよい。
配線層１４は、絶縁層１１の他方の面に形成されている。配線層１４の一方の面は、配線層１２のビアホール１１ｘ内に充填されたビア配線の下端部と接して導通している。配線層１４の材料や厚さは、例えば、配線層１２を構成する配線パターンと同様とすることができる。なお、配線層１４は、本発明に係る第１の配線層の代表的な一例である。
ソルダーレジスト層１５は、絶縁層１１の他方の面に、配線層１４を覆うように形成されている。ソルダーレジスト層１５の材料や厚さは、例えば、ソルダーレジスト層１３と同様とすることができる。ソルダーレジスト層１５は、開口部１５ｘを有し、開口部１５ｘ内には配線層１４の一部が露出している。開口部１５ｘ内に露出する配線層１４は、パッド１４ｐを構成している。パッド１４ｐは、基板接続部材２０と電気的に接続されるパッドとして機能する。
ソルダーレジスト層１５は、パッド１４ｐを完全に露出するように設けてもよい。この場合、パッド１４ｐの側面とソルダーレジスト層１５の側面とが接するようにソルダーレジスト層１５を設けてもよいし、パッド１４ｐの側面とソルダーレジスト層１５の側面との間に隙間ができるようにソルダーレジスト層１５を設けてもよい。必要に応じ、パッド１４ｐの他方の面に、前述の金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。
基板３０は、絶縁層３１と、配線層３２と、絶縁層３３と、配線層３４と、ソルダーレジスト層３５と、配線層３６と、ソルダーレジスト層３７とを有する。
基板３０において、絶縁層３１の材料や厚さは、例えば、絶縁層１１と同様とすることができる。配線層３２は、絶縁層３１の一方の面に形成されている。配線層３２の材料や厚さは、例えば、配線層１２を構成する配線パターンと同様とすることができる。
絶縁層３３は、絶縁層３１の一方の面に配線層３２を覆うように形成されている。絶縁層３３の材料としては、例えば、熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。絶縁層３３は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層３３の厚さは、例えば１５〜３５μｍ程度とすることができる。
配線層３４は、絶縁層３３の一方の側に形成されている。配線層３４は、絶縁層３３を貫通し配線層３２の一方の面を露出するビアホール３３ｘ内に充填されたビア配線、及び絶縁層３３の一方の面に形成された配線パターンを含んで構成されている。
ビアホール３３ｘは、ソルダーレジスト層３５側に開口されていると共に、配線層３２の一方の面によって底面が形成された、開口部の面積が底面の面積よりも大となる逆円錐台状の凹部である。配線層３４の材料や配線層３４を構成する配線パターンの厚さは、例えば、配線層１２と同様とすることができる。なお、配線層３４は、本発明に係る第２の配線層の代表的な一例である。
ソルダーレジスト層３５は、絶縁層３３の一方の面に、配線層３４を覆うように形成されている。ソルダーレジスト層３５の材料や厚さは、例えば、ソルダーレジスト層１３と同様とすることができる。ソルダーレジスト層３５は、開口部３５ｘを有し、開口部３５ｘ内には配線層３４の一部が露出している。開口部３５ｘ内に露出する配線層３４は、パッド３４ｐを構成している。
パッド３４ｐの一部は、基板接続部材２０と電気的に接続されるパッドとして機能する。パッド３４ｐの他部は、半導体チップ５０と電気的に接続されるパッドとして機能する。なお、基板接続部材２０と電気的に接続されるパッド３４ｐと、半導体チップ５０と電気的に接続されるパッド３４ｐの開口径は、独立に設定できる。
ソルダーレジスト層３５は、パッド３４ｐを完全に露出するように設けてもよい。この場合、パッド３４ｐの側面とソルダーレジスト層３５の側面とが接するようにソルダーレジスト層３５を設けてもよいし、パッド３４ｐの側面とソルダーレジスト層３５の側面との間に隙間ができるようにソルダーレジスト層３５を設けてもよい。必要に応じ、パッド３４ｐの一方の面に、前述の金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。
配線層３６は、絶縁層３１の他方の側に形成されている。配線層３６は、絶縁層３１を貫通し配線層３２の他方の面を露出するビアホール３１ｘ内に充填されたビア配線、及び絶縁層３１の他方の面に形成された配線パターンを含んで構成されている。
ビアホール３１ｘは、ソルダーレジスト層３７側に開口されていると共に、配線層３２の他方の面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。配線層３６のビアホール３１ｘ内に充填されたビア配線の上端部は、配線層３２の他方の面と接して導通している。配線層３６の材料や配線層３６を構成する配線パターンの厚さは、例えば、配線層１２と同様とすることができる。
ソルダーレジスト層３７は、絶縁層１１の他方の面に、配線層３６を覆うように形成されている。ソルダーレジスト層３７の材料や厚さは、例えば、ソルダーレジスト層１３と同様とすることができる。ソルダーレジスト層３７は、開口部３７ｘを有し、開口部３７ｘ内には配線層３６の一部が露出している。開口部３７ｘ内に露出する配線層３６は、パッド３６ｐを構成している。パッド３６ｐは、マザーボード等の実装基板等（図示せず）と電気的に接続されるパッドとして機能する。パッド３６ｐの他方の面に、はんだボール等の外部接続端子を形成してもよい。
ソルダーレジスト層３７は、パッド３６ｐを完全に露出するように設けてもよい。この場合、パッド３６ｐの側面とソルダーレジスト層３７の側面とが接するようにソルダーレジスト層３７を設けてもよいし、パッド３６ｐの側面とソルダーレジスト層３７の側面との間に隙間ができるようにソルダーレジスト層３７を設けてもよい。必要に応じ、パッド３６ｐの他方の面に、前述の金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。
基板３０の一方の面には、半導体チップ５０がフェイスダウン状態で（回路形成面を基板３０の一方の面に向けて）フリップチップ実装されている。より詳しくは、半導体チップ５０は、半導体集積回路を備えたチップ本体５１と、接続端子である突起電極５２とを有し、半導体チップ５０の突起電極５２が接合部４１を介して基板３０のパッド３４ｐと電気的に接続されている。突起電極５２としては、例えば、金バンプや銅ポスト等を用いることができる。接合部４１としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等のはんだ材料を用いることができる。
但し、電子部品内蔵基板１に内蔵される電子部品は半導体チップには限定されず、半導体チップに代えて、キャパシタ、インダクタ、抵抗等の受動素子を内蔵してもよい。又、半導体チップに再配線を形成した所謂ＣＳＰ（chip size package）を内蔵してもよい。或いは、これらが混在してもよい。なお、基板３０の一方の面を、基板３０の基板１０との対向面、或いは、基板３０の第２の面と称する場合がある。
半導体チップ５０の回路形成面（突起電極５２側の面）と基板３０の一方の面との間にはアンダーフィル樹脂４２が充填されており、アンダーフィル樹脂４２は半導体チップ５０の各側面にも延在している。半導体チップ５０の背面（回路形成面の反対側の面であり、基板１０との対向面）は、アンダーフィル樹脂４２から露出されている。
換言すれば、半導体チップ５０の回路形成面及び側面は、アンダーフィル樹脂４２により連続的に被覆されている。アンダーフィル樹脂４２の材料としては、例えば、熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。アンダーフィル樹脂４２は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。なお、アンダーフィル樹脂４２は、本発明に係る第１の樹脂の代表的な一例である。
半導体チップ５０の背面と、半導体チップ５０の側面を被覆するアンダーフィル樹脂４２の端面（樹脂フィルム５５と接する面であり、基板１０との対向面）とは、略面一とされている。基板３０の一方の面を基準とする半導体チップ５０の背面及びアンダーフィル樹脂４２の端面までの高さは、例えば、１００〜１５０μｍ程度とすることができる。
半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と、基板１０の他方の面との間には、樹脂フィルム５５が充填されている。なお、基板１０の他方の面を、基板１０の基板３０との対向面、或いは、基板１０の第１の面と称する場合がある。
樹脂フィルム５５としては、例えば、熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルム（例えば、ＮＣＦ（Non Conductive Film））を用いることができる。樹脂フィルム５５の厚さ（半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と、基板１０のソルダーレジスト層１５との間隔）は、例えば、５〜２５μｍ程度とすることができる。樹脂フィルム５５は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
樹脂フィルム５５の材料は、アンダーフィル樹脂４２の材料と同一であってもよいし、異なっていてもよい。電子部品内蔵基板１に一定方向の反りが生じやすい傾向がある場合には、アンダーフィル樹脂４２と樹脂フィルム５５の材料を調整することにより、反りを低減できる。例えば、アンダーフィル樹脂４２と樹脂フィルム５５の各々に含有されているフィラーの材料や量を可変して各々の熱膨張係数を調整することにより、電子部品内蔵基板１の反りを低減できる。なお、樹脂フィルム５５は、本発明に係る第２の樹脂の代表的な一例である。
図１の例では、樹脂フィルム５５の外縁部が、平面視においてアンダーフィル樹脂４２からはみ出しているが、樹脂フィルム５５は、平面視においてアンダーフィル樹脂４２と完全に重複するように形成されてもよい。又、樹脂フィルム５５は、平面視においてアンダーフィル樹脂４２の端面の外縁部を露出するように小さめに形成されてもよい。この場合には、アンダーフィル樹脂４２の端面の樹脂フィルム５５に被覆されていない部分は、モールド樹脂６０により被覆される。
但し、半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と基板１０の他方の面との隙間は５〜２５μｍ程度しかない。そのため、樹脂フィルム５５に被覆されていない部分が大きいと、その部分にモールド樹脂６０が充填されず、ボイドが発生するおそれが生じる。そこで、樹脂フィルム５５に被覆されていない部分は、アンダーフィル樹脂４２の側面から平面方向に５０μｍ程度以下とすることが好ましい。
基板接続部材２０は、基板１０のパッド１４ｐと、基板３０のパッド３４ｐとの間に配置されている。基板接続部材２０は、基板１０と基板３０とを電気的に接続すると共に、基板１０と基板３０との間に所定の間隔を確保する機能を有する。
本実施の形態では、一例として、基板接続部材２０としてコア付きのはんだボールを用いている。基板接続部材２０は、略球状のコア２１及びコア２１の外周面を被覆する導電材料２２を備えており、コア２１がパッド１４ｐ（第２のパッド）及びパッド３４ｐ（第１のパッド）と接するように配置されている。
コア２１としては、例えば、銅等の金属からなる金属コアや樹脂からなる樹脂コア等を用いることができる。導電材料２２としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等のはんだ材料を用いることができる。コア２１の直径は、半導体チップ５０及び樹脂フィルム５５の高さ（厚さ）を考慮して決定することができる。
なお、基板接続部材２０は、コア２１及びコア２１の外周面を被覆する導電材料２２を備えたコア付きのはんだボールには限定されず、例えば、コアを有していない、はんだボール等を用いても構わない。又、銅ポスト等の金属ポストや金バンプ等の金属バンプを用いても構わない。コアを有していない、はんだボール等を用いた場合には、電子部品内蔵基板１の製造時に、所定の治具を用いて、基板１０と基板３０との間隔を制御できる。
なお、図１では、基板接続部材２０は簡略化して図示されているが、実際には、複数列の基板接続部材２０が、例えば、ペリフェラル状に配置されている。基板１０と基板３０とが平面視において矩形状である場合に、基板の周縁に基板接続部材２０が、例えば、ペリフェラル状に設けられる。例えば、基板接続部材２０の直径が１５０μｍ程度である場合、基板接続部材２０のピッチは２００μｍ程度とすることができる。
モールド樹脂６０は、基板接続部材２０、半導体チップ５０、アンダーフィル樹脂４２、及び樹脂フィルム５５を封止するように、基板１０と基板３０の夫々の対向する面の間に充填されている。モールド樹脂６０としては、例えば、フィラーを含有した熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。なお、モールド樹脂６０は、本発明に係る第３の樹脂の代表的な一例である。
［第１の実施の形態に係る電子部品内蔵基板の製造方法］
次に、第１の実施の形態に係る電子部品内蔵基板の製造方法について説明する。図２〜図４は、第１の実施の形態に係る電子部品内蔵基板の製造工程を例示する図である。
まず、図２（ａ）に示す工程では、基板１０を作製し、基板１０のパッド１４ｐ上に基板接続部材２０を搭載する。具体的には、前述のような所謂ガラスエポキシ基板等を用いた絶縁層１１を準備し、絶縁層１１の他方の面に配線層１４を形成する。次に、絶縁層１１に配線層１４の一方の面を露出するビアホール１１ｘを形成し、更に絶縁層１１の一方の面に配線層１２を形成する。配線層１２と配線層１４とは、絶縁層１１を介して、電気的に接続される。
ビアホール１１ｘを形成後、デスミア処理を行い、ビアホール１１ｘの底部に露出する配線層１４の表面に付着した樹脂残渣を除去することが好ましい。ビアホール１１ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。配線層１２及び１４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。例えば、銅めっき等で配線層１２及び１４を形成できる。
次に、絶縁層１１の一方の面に配線層１２を被覆するソルダーレジスト層１３を、絶縁層１１の他方の面に配線層１４を被覆するソルダーレジスト層１５を形成する。ソルダーレジスト層１３は、例えば、液状又はペースト状の感光性のエポキシ系樹脂等の絶縁性樹脂を、配線層１２を被覆するように絶縁層１１の一方の面にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。
同様に、ソルダーレジスト層１５は、例えば、液状又はペースト状の感光性のエポキシ系樹脂等の絶縁性樹脂を、配線層１４を被覆するように絶縁層１１の他方の面に同様の方法で塗布することにより形成できる。或いは、液状又はペースト状の樹脂の塗布に代えて、例えば、フィルム状の感光性のエポキシ系樹脂等の絶縁性樹脂をラミネートしてもよい。
そして、塗布又はラミネートした絶縁性樹脂を露光及び現像することでソルダーレジスト層１３及び１５に開口部１３ｘ及び１５ｘを形成し、パッド１２ｐ及び１４ｐを形成する（フォトリソグラフィ法）。これにより、基板１０が完成する。なお、開口部１３ｘ及び１５ｘは、レーザ加工法やブラスト処理により形成してもよい。開口部１３ｘ及び１５ｘの各々の平面形状は、例えば、円形状とすることができる。開口部１３ｘ及び１５ｘの各々の直径は、接続対象に合わせて任意に設計できる。
次に、基板１０のソルダーレジスト層１５の開口部１５ｘ内に露出するパッド１４ｐ上に基板接続部材２０を載置する。そして、所定の温度に加熱し、基板接続部材２０を構成する導電材料２２を溶融させ、その後硬化させて、パッド１４ｐと接合する。基板接続部材２０を構成するコア２１の一部は、パッド１４ｐと接する。なお、基板接続部材２０は、例えば、ペリフェラル状に配置される。
次に、図２（ｂ）に示す工程では、基板３０を作製する。具体的には、前述のような所謂ガラスエポキシ基板等を用いた絶縁層３１を準備し、絶縁層３１の一方の面に配線層３２を形成する。次に、絶縁層３１に配線層３２の他方の面を露出するビアホール３１ｘを形成し、更に絶縁層３１の他方の面に配線層３６を形成する。配線層３２と配線層３６とは、絶縁層３１を介して、電気的に接続される。
ビアホール３１ｘを形成後、デスミア処理を行い、ビアホール３１ｘの底部に露出する配線層３２の表面に付着した樹脂残渣を除去することが好ましい。ビアホール３１ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。配線層３２及び３６は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、絶縁層３１の一方の面に配線層３２を覆うように熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルムをラミネートし、絶縁層３３を形成する。或いは、熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルムのラミネートに代えて、液状又はペースト状の熱硬化性のエポキシ系樹脂等の絶縁性樹脂を塗布後、硬化させて絶縁層３３を形成してもよい。
次に、絶縁層３３に、絶縁層３３を貫通し配線層３２の一方の面を露出させるビアホール３３ｘを形成する。ビアホール３３ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。ビアホール３３ｘを形成後、デスミア処理を行い、ビアホール３３ｘの底部に露出する配線層３２の表面に付着した樹脂残渣を除去することが好ましい。
次に、絶縁層３３の一方の側に配線層３４を形成する。配線層３４は、ビアホール３３ｘ内に充填されたビア配線、及び絶縁層３３の一方の面に形成された配線パターンを含んで構成される。配線層３４は、ビアホール３３ｘの底部に露出した配線層３２と電気的に接続される。配線層３４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、基板１０のソルダーレジスト層１３等と同様にして、絶縁層３３の一方の面に配線層３４を被覆するソルダーレジスト層３５を、絶縁層３１の他方の面に配線層３６を被覆するソルダーレジスト層３７を形成する。そして、基板１０の開口部１３ｘ等と同様にして、ソルダーレジスト層３５及び３７に開口部３５ｘ及び３７ｘを形成し、パッド３４ｐ及び３６ｐを形成する（フォトリソグラフィ法）。これにより、基板３０が完成する。
次に、図２（ｃ）に示す工程では、基板３０のパッド３４ｐのうち、半導体チップ５０と接続される部分に接合部４１を形成する。パッド３４ｐ上に、例えば、ペースト状のはんだ材料を塗布し、リフローして接合部４１を形成できる。
次に、図２（ｄ）に示す工程では、基板３０の一方の面に、接合部４１を被覆するように、アンダーフィル樹脂４２を貼り付ける（ラミネートする）。アンダーフィル樹脂４２としては、例えば、フィルム状の熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。この時点では、アンダーフィル樹脂４２は、Ｂステージ状態（半硬化状態）である。なお、アンダーフィル樹脂４２は、電子部品（半導体チップ５０等）を搭載する領域以外の基板３０の一方の面（ソルダーレジスト層３５の表面）を露出して、基板３０の一方の面（ソルダーレジスト層３５の表面）に接着される。
次に、図３（ａ）に示す工程では、半導体集積回路を備えたチップ本体５１の回路形成面側に突起電極５２が形成された半導体チップ５０を準備する。そして、この半導体チップ５０の背面をピックアップ治具５００の下面に装着する。そして、下面に半導体チップ５０を装着したピックアップ治具５００をアンダーフィル樹脂４２の上部に移動させ、半導体チップ５０の突起電極５２側をアンダーフィル樹脂４２の上面と対向させる。
次に、図３（ｂ）に示す工程では、接合部４１及びアンダーフィル樹脂４２を所定の温度に加熱する。そして、加熱した状態で、下面に半導体チップ５０を装着したピックアップ治具５００を、アンダーフィル樹脂４２上から、突起電極５２の先端部が溶融した接合部４１を介してパッド３４ｐの一方の面に接するまで圧入する。ピックアップ治具５００の表面がアンダーフィル樹脂４２の表面を押圧するよう、半導体チップ５０をアンダーフィル樹脂４２中に圧入することで、半導体チップ５０の背面とアンダーフィル樹脂４２の端面が略面一になる。
次に、図３（ｃ）に示す工程では、接合部４１及びアンダーフィル樹脂４２が硬化した後、ピックアップ治具５００を半導体チップ５０から取り外す。これにより、半導体チップ５０の突起電極５２は、接合部４１を介して、基板３０のパッド３４ｐと電気的に接続される。
又、半導体チップ５０の回路形成面（突起電極５２側の面）と基板３０の一方の面との間にはアンダーフィル樹脂４２が充填されて、アンダーフィル樹脂４２が半導体チップ５０の各側面にも延在する。換言すれば、半導体チップ５０の背面を露出し、回路形成面及び側面を被覆するようにアンダーフィル樹脂４２が成型される。
半導体チップ５０の背面と半導体チップ５０の側面を被覆するアンダーフィル樹脂４２の端面とは、略面一となる。基板３０の一方の面を基準とする半導体チップ５０の背面及びアンダーフィル樹脂４２の端面までの高さは、例えば、１００〜１５０μｍ程度とすることができる。
次に、図４（ａ）に示す工程では、半導体チップ５０の背面上及びアンダーフィル樹脂４２の端面上に、これらの面を連続的に被覆する樹脂フィルム５５を貼り付ける（ラミネートする）。樹脂フィルム５５としては、例えば、熱硬化性のエポキシ系樹脂等の絶縁性樹脂フィルムを用いることができる。樹脂フィルム５５の厚さは、例えば、１５〜３０μｍ程度とすることができる。この時点では、樹脂フィルム５５は、Ｂステージ状態である。
なお、樹脂フィルム５５は後述の工程で押圧されて若干横方向に広がるので、その点を考慮し、半導体チップ５０の背面及びアンダーフィル樹脂４２の端面よりも平面形状の小さいものを貼り付けても構わない。
次に、図４（ｂ）に示す工程では、図２（ａ）に示す工程で作製した基板接続部材２０を搭載した基板１０を準備する。そして、基板１０のソルダーレジスト層１５が樹脂フィルム５５と接すると共に、基板１０に搭載された基板接続部材２０の導電材料２２がパッド３４ｐの一方の面に接するように、基板３０上に積層する。つまり、半導体チップ５０及びアンダーフィル樹脂４２と、基板接続部材２０とを内側に向け基板３０上に基板１０を積層する。
そして、導電材料２２及び樹脂フィルム５５を加熱しながら、基板１０を基板３０側に押圧する。これにより、基板接続部材２０を構成するコア２１の上側は基板１０のパッド１４ｐと接し、下側は基板３０のパッド３４ｐと接し、基板１０と基板３０とが基板接続部材２０を介して電気的に接続される。又、基板接続部材２０のコア２１により、基板１０と基板３０との間に所定の間隔が確保される。
又、押圧された樹脂フィルム５５が薄型化され、樹脂フィルム５５の一方の面が基板１０のソルダーレジスト層１５と密着し、他方の面が半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と密着し、両者が接着される。つまり、半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と、基板１０の他方の面との間に樹脂フィルム５５が充填される。押圧前に例えば１５〜３０μｍ程度であった樹脂フィルム５５の厚さは、押圧後には例えば５〜２５μｍ程度となる。
なお、樹脂フィルム５５は、電子部品（半導体チップ５０等）を搭載する領域に対向する部分以外の基板１０の他方の面（ソルダーレジスト層１５の表面）を露出して、基板１０の他方の面（ソルダーレジスト層１５の表面）に接着される。
次に、図４（ｃ）に示す工程では、導電材料２２及び樹脂フィルム５５が硬化後、基板接続部材２０、半導体チップ５０、アンダーフィル樹脂４２、及び樹脂フィルム５５を封止するように、基板１０と基板３０との間にモールド樹脂６０を充填する。モールド樹脂６０としては、例えば、フィラーを含有した熱硬化性のエポキシ系樹脂等の絶縁性樹脂を用いることができる。モールド樹脂６０は、例えば、封止金型を用いたトランスファーモールド法により形成できる。
なお、図４（ｂ）に示す工程の後、基板１０や基板３０の表面等にフラックスが付着している場合には、フラックス洗浄を実行後に図４（ｃ）に示す工程に移行することが好ましい。本実施の形態では、半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と基板１０の他方の面との間に樹脂フィルム５５が充填されている。そのため、従来のように、半導体チップの背面とそれに対向する基板の他方の面との間の狭い領域をフラックス洗浄しなくてもよいため、フラックス洗浄を容易に実行できる。
このように、第１の実施の形態では、半導体チップ５０の背面及びアンダーフィル樹脂４２の端面と基板１０の他方の面との間に樹脂フィルム５５を充填し、その後、モールド樹脂６０で封止する。つまり、モールド樹脂６０で封止する工程では、従来のように、半導体チップの背面とそれに対向する基板との間の空間が存在しないため、その空間にモールド樹脂を充填することを考慮する必要がない。
すなわち、従来は半導体チップの高さを考慮すると共に、樹脂の充填性を考慮して半導体チップの背面とそれに対向する基板との間隔を十分に確保する必要があり、これらの点を加味して基板接続部材のサイズが決定されていた。一方、本実施の形態では、樹脂の充填性を考慮する必要はなく、半導体チップ５０及び樹脂フィルム５５の高さのみを考慮して基板接続部材２０のサイズを決定できる。
その際、樹脂フィルム５５の厚さは、樹脂の充填性を考慮して十分に確保されていた従来の半導体チップの背面とそれに対向する基板との間隔（４０μｍ以上）よりも薄く形成されているため（５〜２５μｍ程度）、基板接続部材２０を従来よりも小径化できる。その結果、電子部品内蔵基板１を薄型化できる。
又、基板接続部材２０を小径化することにより、基板接続部材２０を狭ピッチ化することが可能となる。その結果、電子部品内蔵基板１の平面的なサイズも小型化できる。
なお、本実施の形態では、半導体チップ５０の側面をアンダーフィル樹脂４２で被覆している。そのため、アンダーフィル樹脂４２の端面と基板１０の他方の面との間に狭い隙間ができることを防止すべく、アンダーフィル樹脂４２の端面と基板１０の他方の面との間にも樹脂フィルム５５を充填している。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、第１の実施の形態よりも更に薄型化が可能な電子部品内蔵基板の例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図５は、第１の実施の形態の変形例１に係る電子部品内蔵基板を例示する断面図である。図５を参照するに、第１の実施の形態の変形例１に係る電子部品内蔵基板１Ａは、ソルダーレジスト層１５に開口部１５ｙが形成され、基板接続部材２０が基板接続部材２０Ａに置換された点が、第１の実施の形態に係る電子部品内蔵基板１（図１参照）と相違する。
図５に示すように、ソルダーレジスト層１５には、樹脂フィルム５５が配置されるキャビティとなる開口部１５ｙが形成されている。開口部１５ｙの平面形状は、例えば、矩形状とすることができる。
基板接続部材２０Ａは、略球状のコア２１Ａ及びコア２１Ａの外周面を被覆する導電材料２２Ａを備えており、コア２１Ａがパッド１４ｐ及びパッド３４ｐと接するように配置されている。基板接続部材２０Ａ（コア２１Ａ）は、基板接続部材２０（コア２１）よりも小径である。コア２１Ａ及び導電材料２２Ａの材料は、例えば、コア２１及び導電材料２２の材料と同様とすることができる。
このように、ソルダーレジスト層１５に開口部１５ｙを設け、開口部１５ｙ内に樹脂フィルム５５を配置することにより、基板１０と基板３０との接続すべき部分の間隔を狭くできる。これにより、基板接続部材２０よりも小径の基板接続部材２０Ａ（コア２１よりも小径のコア２１Ａ）を使用可能となる。その結果、電子部品内蔵基板１Ａを電子部品内蔵基板１よりも薄型化できる。
又、基板接続部材２０Ａ（コア２１Ａ）が基板接続部材２０（コア２１）よりも小径化されたことにより、電子部品内蔵基板１Ａでは、電子部品内蔵基板１よりも更に基板接続部材２０Ａの狭ピッチ化が可能となる。その結果、電子部品内蔵基板１Ａの平面的なサイズも電子部品内蔵基板１より小型化できる。
〈第１の実施の形態の変形例２〉
第１の実施の形態の変形例２では、電子部品内蔵基板の厚さを変えずに第１の実施の形態よりも基板接続部材を小径化する例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図６は、第１の実施の形態の変形例２に係る電子部品内蔵基板を例示する断面図である。図６を参照するに、第１の実施の形態の変形例２に係る電子部品内蔵基板１Ｂは、基板１０が基板１０Ｂに、基板接続部材２０が基板接続部材２０Ｂに置換された点が、第１の実施の形態に係る電子部品内蔵基板１（図１参照）と相違する。
図６に示すように、基板１０Ｂにおいて、配線層１４には、基板３０側に突起する導電性の嵩上げ部１４Ｂが形成されている。嵩上げ部１４Ｂは、基板接続部材２０Ｂのコア２１Ｂと接する部分となる。嵩上げ部１４Ｂは、例えば、配線層１４を形成後、配線層１４上の所定領域をマスクして、マスクから露出する配線層１４上に銅めっき等を行うことにより形成できる。
又、ソルダーレジスト層１５の開口部１５ｘの周囲には、絶縁性の嵩上げ部１５Ｂが、例えば、嵩上げ部１４Ｂの外周側から突出するように形成されている。換言すれば、嵩上げ部１４Ｂの表面は、嵩上げ部１５Ｂの表面よりも窪んだ位置にある。この形状により、基板接続部材２０Ｂの位置決めが容易となる。嵩上げ部１５Ｂは、例えば、ソルダーレジスト層１５を形成後、ソルダーレジスト層１５上の所定領域をマスクして、マスクから露出するソルダーレジスト層１５上に樹脂を塗布後硬化させること等により形成できる。
基板接続部材２０Ｂは、略球状のコア２１Ｂ及びコア２１Ｂの外周面を被覆する導電材料２２Ｂを備えており、コア２１Ｂが開口部１５ｘから露出する嵩上げ部１４Ｂのパッド１４ｐ及び開口部３５ｘから露出するパッド３４ｐと接するように配置されている。基板接続部材２０Ｂ（コア２１Ｂ）は、基板接続部材２０（コア２１）よりも小径である。コア２１Ｂ及び導電材料２２Ｂの材料は、例えば、コア２１及び導電材料２２の材料と同様とすることができる。なお、電子部品内蔵基板１Ｂの厚さは、電子部品内蔵基板１と同一である。
このように、配線層１４に嵩上げ部１４Ｂを形成することにより、電子部品内蔵基板１Ｂの厚さが電子部品内蔵基板１の厚さと同一であっても、基板１０Ｂと基板３０との接続すべき部分の間隔を狭くできる。これにより、基板接続部材２０よりも小径の基板接続部材２０Ｂ（コア２１よりも小径のコア２１Ｂ）を使用可能となる。
又、基板接続部材２０Ｂ（コア２１Ｂ）が基板接続部材２０（コア２１）よりも小径化されたことにより、電子部品内蔵基板１Ｂでは、電子部品内蔵基板１よりも更に基板接続部材２０Ｂの狭ピッチ化が可能となる。その結果、電子部品内蔵基板１Ｂの平面的なサイズも電子部品内蔵基板１より小型化できる。
〈第１の実施の形態の応用例〉
第１の実施の形態の応用例では、第１の実施の形態に係る電子部品内蔵基板の一方の面に半導体パッケージを搭載する例を示す。なお、第１の実施の形態の応用例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図７は、第１の実施の形態に係る電子部品内蔵基板の応用例を示す断面図である。図７を参照するに、第１の実施の形態に係る電子部品内蔵基板１の応用例に係る半導体パッケージ１００は、電子部品内蔵基板１上に、外部接続端子２００を介して、半導体パッケージ３００が搭載された構造を有する。電子部品内蔵基板１のパッド３６ｐには、外部接続端子１６０（例えば、はんだボール等）が設けられている。半導体パッケージ３００は、大略すると、配線基板３１０と、半導体チップ４１０と、半導体チップ４３０と、封止樹脂４５０とを有する。
配線基板３１０は、絶縁層３２０と、絶縁層３２０の一方の面に形成された配線層３３０と、絶縁層３２０の一方の面に配線層３３０を覆うように形成されたソルダーレジスト層３４０とを有する。又、配線基板３１０は、絶縁層３２０の他方の面に形成された配線層３５０と、絶縁層３２０の他方の面に配線層３５０を覆うように形成されたソルダーレジスト層３６０と、配線層３３０と配線層３５０とを接続する貫通電極３７０とを有する。貫通電極３７０は、絶縁層３２０を貫通するスルーホール内に設けられている。
ソルダーレジスト層３４０は、開口部３４０ｘ及び３４０ｙを有し、開口部３４０ｘ及び３４０ｙ内には配線層３３０の一部が露出している。開口部３４０ｘ内に露出する配線層３３０はパッド３３０ｐを構成し、開口部３４０ｙ内に露出する配線層３３０はパッド３３０ｑを構成している。ソルダーレジスト層３６０は、開口部３６０ｘを有し、開口部３６０ｘ内には配線層３５０の一部が露出している。開口部３６０ｘ内に露出する配線層３５０は、パッド３５０ｐを構成している。パッド３５０ｐは、外部接続端子２００（例えば、はんだボール等）を介して、電子部品内蔵基板１のパッド１２ｐと電気的に接続されている。
配線基板３１０のソルダーレジスト層３４０上には、半導体チップ４１０がフェイスアップ状態で積層されている。半導体チップ４１０の電極パッド（図示せず）は、ボンディングワイヤ４２０を介して、配線基板３１０のパッド３３０ｐと電気的に接続されている。
半導体チップ４１０上の電極パッドが形成されていない領域には、更に半導体チップ４３０がフェイスアップ状態で積層されている。半導体チップ４３０の電極パッド（図示せず）は、ボンディングワイヤ４４０を介して、配線基板３１０のパッド３３０ｑと電気的に接続されている。半導体チップ４１０、ボンディングワイヤ４２０、半導体チップ４３０、及びボンディングワイヤ４４０は、配線基板３１０のソルダーレジスト層３４０上に設けられた封止樹脂４５０により封止されている。
このように、電子部品内蔵基板１上に半導体パッケージ３００を搭載した半導体パッケージ１００を実現することができる。半導体パッケージ１００において、例えば、電子部品内蔵基板１にはロジック系の半導体チップ５０を内蔵し、半導体パッケージ３００にはメモリ系の半導体チップ４１０及び４３０を搭載することができる。なお、半導体パッケージ３００に搭載する半導体チップは２個には限定されず、１個でも３個以上でもよい。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、第１の基板や第２の基板として、より多層の配線層や絶縁層が形成されたビルドアップ基板等を用いても構わない。その際、コアレスのビルドアップ基板等を用いても構わない。或いは、第１の基板や第２の基板として、シリコン基板やセラミック基板等を用いても構わない。
又、電子部品内蔵基板の製造工程において、樹脂フィルム５５を基板１０の表面に貼り付けておき、基板１０を基板３０に積層する際に、半導体チップ５０の背面及びアンダーフィル樹脂４２の端面に樹脂フィルム５５を接着してもよい。
１、１Ａ、１Ｂ 電子部品内蔵基板
１０、１０Ｂ、３０ 基板
１１、３１、３３、３２０ 絶縁層
１１ｘ、３１ｘ、３３ｘ ビアホール
１２、１４、３２、３４、３６、３３０、３５０ 配線層
１２ｐ、１４ｐ、３４ｐ、３６ｐ、３３０ｐ、３３０ｑ、３５０ｐ パッド
１３、１５、３５、３７、３４０、３６０ ソルダーレジスト層
１３ｘ、１５ｘ、１５ｙ、３５ｘ、３７ｘ、３４０ｘ、３４０ｙ、３６０ｘ 開口部
１４Ｂ、１５Ｂ 嵩上げ部
２０ 基板接続部材
２１、２１Ａ、２１Ｂ コア
２２、２２Ａ、２２Ｂ 導電材料
４１ 接合部
４２ アンダーフィル樹脂
５０、４１０、４３０ 半導体チップ
５１ チップ本体
５２ 突起電極
５５ 樹脂フィルム
６０ モールド樹脂
１００、３００ 半導体パッケージ
１６０、２００ 外部接続端子
３１０ 配線基板
３７０ 貫通電極
４２０、４４０ ボンディングワイヤ
４５０ 封止樹脂
５００ ピックアップ治具

Claims (11)

  1. 第１の基板と、
    前記第１の基板上に実装された電子部品と、
    前記第１の基板上に設けられ、前記電子部品の上面を露出し側面を被覆する第１の樹脂と、
    前記電子部品及び前記第１の樹脂の上方に設けられ、前記第１の基板上に積層された第２の基板と、
    前記第１の基板と前記第２の基板との間に設けられ、前記第１の基板と前記第２の基板とを電気的に接続する基板接続部材と、
    前記電子部品の上面及び前記第１の樹脂の上面と前記第２の基板の下面との間に充填された第２の樹脂と、
    前記基板接続部材、前記電子部品、前記第１の樹脂、及び前記第２の樹脂を封止して、前記第１の基板と前記第２の基板との間に充填された第３の樹脂と、を有し、
    前記第２の樹脂により、前記電子部品の上面及び前記第１の樹脂の上面と前記第２の基板の下面とが接着されており、
    前記第２の基板に、開口部を設けたソルダーレジスト層が設けられ、
    前記第２の樹脂が、前記電子部品及び前記第１の樹脂と前記第２の基板の前記開口部との間に充填されている電子部品内蔵基板。
  2. 前記第２の樹脂の外縁部が、前記第１の樹脂の上面から側方にはみ出して設けられている請求項１記載の電子部品内蔵基板。
  3. 前記第２の樹脂が、前記第１の樹脂の上面を露出して設けられている請求項１記載の電子部品内蔵基板。
  4. 前記電子部品の上面と前記第１の樹脂の上面が面一である請求項１乃至３の何れか一項記載の電子部品内蔵基板。
  5. 前記電子部品は半導体チップであり、
    前記半導体チップは、回路形成面を前記第１の基板に向けてフリップチップ実装されており、
    前記回路形成面と前記第１の基板との間に前記第１の樹脂が充填されている請求項１乃至４の何れか一項記載の電子部品内蔵基板。
  6. 前記基板接続部材は、コアと、前記コアの外周面を被覆する導電材料と、を備え、
    前記コアは、前記第１の基板の第１のパッドと、前記第２の基板の第２のパッドとに接している請求項１乃至５の何れか一項記載の電子部品内蔵基板。
  7. 前記第２のパッドに、前記第１の基板側に突起する嵩上げ部が設けられている請求項６記載の電子部品内蔵基板。
  8. 第１の基板上に電子部品を実装すると共に、前記第１の基板上に前記電子部品の上面を露出し側面を被覆する第１の樹脂を形成する工程と、
    前記電子部品の上面及び前記第１の樹脂の上面に、半硬化状態の第２の樹脂を貼り付ける工程と、
    開口部を設けたソルダーレジスト層が設けられた第２の基板に基板接続部材を搭載する工程と、
    前記電子部品及び前記第１の樹脂と前記基板接続部材とを内側に向けて前記第１の基板上に前記第２の基板を積層し、加熱しながら前記第２の基板を前記第１の基板側に押圧して、前記第１の基板と前記第２の基板とを前記基板接続部材を介して電気的に接続すると共に、前記電子部品の上面及び前記第１の樹脂の上面と前記第２の基板の下面の前記開口部との間に前記第２の樹脂を充填する工程と、
    前記第１の基板と前記第２の基板との間に、前記基板接続部材、前記電子部品、前記第１の樹脂、及び前記第２の樹脂を封止する第３の樹脂を充填する工程と、を有し、
    前記第２の樹脂により、前記電子部品の上面及び前記第１の樹脂の上面と前記第２の基板の下面とが接着される電子部品内蔵基板の製造方法。
  9. 前記第１の樹脂を形成する工程は、
    前記第１の基板に半硬化状態の第１の樹脂を貼り付ける工程と、
    前記電子部品を半硬化状態の前記第１の樹脂上から圧入し、前記電子部品を前記第１の基板と電気的に接続すると共に、前記電子部品の上面を露出し前記電子部品の側面を被覆する前記第１の樹脂を成型する工程と、を含む請求項８記載の電子部品内蔵基板の製造方法。
  10. 前記第１の樹脂を形成する工程では、
    前記電子部品の上面と前記第１の樹脂の上面が面一となる請求項８又は９記載の電子部品内蔵基板の製造方法。
  11. 前記電子部品は半導体チップであり、
    前記第１の樹脂を形成する工程では、
    前記半導体チップは、回路形成面を前記第１の基板に向けてフリップチップ実装され、
    前記回路形成面と前記第１の基板との間に前記第１の樹脂が充填される請求項８乃至１０の何れか一項記載の電子部品内蔵基板の製造方法。
JP2013017749A 2013-01-31 2013-01-31 電子部品内蔵基板及びその製造方法 Active JP6230794B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013017749A JP6230794B2 (ja) 2013-01-31 2013-01-31 電子部品内蔵基板及びその製造方法
US14/150,952 US8987919B2 (en) 2013-01-31 2014-01-09 Built-in electronic component substrate and method for manufacturing the substrate
KR1020140010161A KR102032844B1 (ko) 2013-01-31 2014-01-28 전자 부품 내장 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013017749A JP6230794B2 (ja) 2013-01-31 2013-01-31 電子部品内蔵基板及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017149394A Division JP6454384B2 (ja) 2017-08-01 2017-08-01 電子部品内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2014150154A JP2014150154A (ja) 2014-08-21
JP6230794B2 true JP6230794B2 (ja) 2017-11-15

Family

ID=51222051

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013017749A Active JP6230794B2 (ja) 2013-01-31 2013-01-31 電子部品内蔵基板及びその製造方法

Country Status (3)

Country Link
US (1) US8987919B2 (ja)
JP (1) JP6230794B2 (ja)
KR (1) KR102032844B1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
WO2015045089A1 (ja) * 2013-09-27 2015-04-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
KR102164545B1 (ko) * 2014-09-11 2020-10-12 삼성전자 주식회사 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치
JP6623508B2 (ja) * 2014-09-30 2019-12-25 日亜化学工業株式会社 光源及びその製造方法、実装方法
US9754849B2 (en) * 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
JP6444269B2 (ja) * 2015-06-19 2018-12-26 新光電気工業株式会社 電子部品装置及びその製造方法
EP3226291B1 (en) * 2016-04-01 2024-04-03 Nichia Corporation Method of manufacturing a light emitting element mounting base member, and light emitting element mounting base member
DE102016107792B4 (de) * 2016-04-27 2022-01-27 Infineon Technologies Ag Packung und halbfertiges Produkt mit vertikaler Verbindung zwischen Träger und Klammer sowie Verfahren zum Herstellen einer Packung und einer Charge von Packungen
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10622340B2 (en) 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
US10522505B2 (en) * 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
KR101963292B1 (ko) 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
JP6917295B2 (ja) * 2017-12-25 2021-08-11 新光電気工業株式会社 電子部品内蔵基板、シート基板
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US11676941B2 (en) 2018-12-07 2023-06-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and fabricating method thereof
TWI770440B (zh) * 2018-12-07 2022-07-11 美商艾馬克科技公司 半導體封裝和其製造方法
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347722A (ja) 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
JP5135828B2 (ja) * 2007-02-28 2013-02-06 ソニー株式会社 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法
JP2009266979A (ja) * 2008-04-24 2009-11-12 Shinko Electric Ind Co Ltd 半導体装置
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5481724B2 (ja) * 2009-12-24 2014-04-23 新光電気工業株式会社 半導体素子内蔵基板
JP5454681B2 (ja) * 2010-05-26 2014-03-26 株式会社村田製作所 モジュール基板およびその製造方法
JP2012009655A (ja) * 2010-06-25 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
KR101818507B1 (ko) * 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지

Also Published As

Publication number Publication date
JP2014150154A (ja) 2014-08-21
US8987919B2 (en) 2015-03-24
KR20140098694A (ko) 2014-08-08
US20140210109A1 (en) 2014-07-31
KR102032844B1 (ko) 2019-10-16

Similar Documents

Publication Publication Date Title
JP6230794B2 (ja) 電子部品内蔵基板及びその製造方法
JP5886617B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP6173781B2 (ja) 配線基板及び配線基板の製造方法
US6546620B1 (en) Flip chip integrated circuit and passive chip component package fabrication method
US6356453B1 (en) Electronic package having flip chip integrated circuit and passive chip component
JP6566879B2 (ja) 電子部品内蔵基板
US7936061B2 (en) Semiconductor device and method of manufacturing the same
JP2006302929A (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
JP7111457B2 (ja) 半導体装置及びその製造方法
JP6454384B2 (ja) 電子部品内蔵基板及びその製造方法
JP2015159197A (ja) 配線基板及びその製造方法
JP2018125349A (ja) 半導体装置及びその製造方法
JP2016149517A (ja) 配線基板及びその製造方法
JP5734624B2 (ja) 半導体パッケージの製造方法
JP6671256B2 (ja) 配線基板及びその製造方法
JP5036397B2 (ja) チップ内蔵基板の製造方法
JP7163162B2 (ja) 半導体パッケージ
JP2003133366A (ja) 半導体装置及びその製造方法
US20230276575A1 (en) Embedded printed circuit board
JP2010067623A (ja) チップ内蔵基板及びその製造方法
US20230199967A1 (en) Embedded printed circuit board
JP2004319830A (ja) 電子部品、その実装基材、電子部品装置及び電子部品の製造方法
JP5794853B2 (ja) 半導体装置の製造方法
KR100752648B1 (ko) 솔더 조인트 신뢰성이 개선된 반도체 패키지 및 그제조방법
JP6623056B2 (ja) 配線基板、半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170801

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171018

R150 Certificate of patent or registration of utility model

Ref document number: 6230794

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150