JP6671256B2 - 配線基板及びその製造方法 - Google Patents

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淳史 佐藤
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人資 近藤
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Description

本発明は、配線基板及びその製造方法に関する。
従来、コンデンサやインダクタ等の電子部品を内蔵した配線基板が知られている。このような配線基板の一例として、コアとなるガラスエポキシ基板に積層セラミックコンデンサを内蔵した配線基板を挙げることができる。この配線基板では、ガラスエポキシ基板の表裏面に配線が形成され、各面の配線と積層セラミックコンデンサの電極とはガラスエポキシ基板内に形成したビア配線によって接続されている（例えば、特許文献１参照）。
一方、絶縁層の一方の側に埋め込み配線を備えた配線基板が知られている（例えば、特許文献２参照）。このような配線基板に電子部品を内蔵する際には、埋め込み配線と電子部品の電極との接続に、上記の配線基板と同様の接続構造を採用することができない。埋め込み配線と電子部品の電極との接続方法としては、例えば、導電ペーストを用いる方法が考えられる。
特開２０１３−８４６９２号公報 特開２０１２−１４６７９３号公報
しかしながら、埋め込み配線と電子部品の電極とを導電ペーストを用いて接続する方法では、十分な接続信頼性が得られないという問題があった。
本発明は、上記の点に鑑みてなされたものであり、埋め込み配線と電子部品の電極との接続信頼性を向上した配線基板を提供することを課題とする。
本配線基板は、絶縁層と、前記絶縁層に内蔵された電子部品と、前記絶縁層に形成され、前記絶縁層の一方の面側に開口し、前記電子部品の電極を露出するビアホールと、前記絶縁層に埋め込まれ、一方の面が前記絶縁層の一方の面から露出する第１配線層と、前記第１配線層の一方の面に形成された配線パターン、及び前記配線パターンから前記ビアホール内に延在して前記電子部品の電極と直接接続されたビア配線、を含む第２配線層と、を有し、前記絶縁層は、前記第１配線層を埋め込む第１絶縁膜、及び前記電子部品を内蔵する第２絶縁膜が積層された構造であり、前記第１絶縁膜は、全ての前記第１配線層の側面及び他方の面、並びに前記ビア配線の側面の一部を被覆し、前記電子部品の電極は、前記ビア配線と接する面が前記第２絶縁膜から露出し、側面が前記第２絶縁膜に被覆され、前記ビア配線が前記配線パターンと一体であることを要件とする。
開示の技術によれば、埋め込み配線と電子部品の電極との接続信頼性を向上した配線基板を提供できる。
第１の実施の形態に係る配線基板を例示する図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第１の実施の形態の変形例１に係る配線基板を例示する図である。 第１の実施の形態の変形例１に係る配線基板の製造工程を例示する図である。 第１の実施の形態の変形例２に係る配線基板を例示する断面図である。 第１の実施の形態の変形例２に係る配線基板の製造工程を例示する図である。 応用例１に係る半導体パッケージを例示する断面図である。 応用例２に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する図であり、図１（ａ）は断面図、図１（ｂ）は図１（ａ）のＡ部周辺の部分拡大平面図である。但し、図１（ｂ）において、第１配線層１０、絶縁層２０、及びソルダーレジスト層６０の図示を省略している。
図１を参照するに、配線基板１は、第１配線層１０と、絶縁層２０と、電子部品３０と、第２配線層４０と、第３配線層５０と、ソルダーレジスト層６０及び７０とを有するコアレスの配線基板である。
なお、本実施の形態では、便宜上、配線基板１のソルダーレジスト層６０側を上側又は一方の側、ソルダーレジスト層７０側を下側又は他方の側とする。又、各部位のソルダーレジスト層６０側の面を一方の面又は上面、ソルダーレジスト層７０側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をソルダーレジスト層６０の一方の面の法線方向から視ることを指し、平面形状とは対象物をソルダーレジスト層６０の一方の面の法線方向から視た形状を指すものとする。
配線基板１において、第１配線層１０は、微細配線１１と、上層及び下層の少なくとも一方と接続される接続用配線１２とを含んでいる。第１配線層１０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第１配線層１０の厚さは、例えば、５〜１０μｍ程度とすることができる。
ここで、微細配線とは、ライン／スペースが１０μｍ／１０μｍ以下の配線を指す。微細配線１１のライン／スペースは、例えば、３μｍ／３μｍ〜５μｍ／５μｍ程度とすることができる。なお、ライン／スペースにおけるラインとは配線幅を表し、スペースとは隣り合う配線同士の間隔（配線間隔）を表す。例えば、ライン／スペースが１０μｍ／１０μｍと記載されていた場合、配線幅が１０μｍで隣り合う配線同士の間隔が１０μｍであることを表す。
絶縁層２０は、第１絶縁膜２１及び第２絶縁膜２２が積層された構造を有している。第１絶縁膜２１及び第２絶縁膜２２としては、感光性の絶縁性樹脂や非感光性の絶縁性樹脂（例えば、熱硬化性樹脂）を用いることができる。具体的には、第１絶縁膜２１及び第２絶縁膜２２に用いる絶縁性樹脂として、例えば、エポキシ系樹脂、イミド系樹脂、フェノール系樹脂、シアネート系樹脂等を挙げることができる。第１絶縁膜２１及び第２絶縁膜２２は、シリカやアルミナ等のフィラーを含有しても構わない。なお、第１絶縁膜２１と第２絶縁膜２２として、同一の絶縁性樹脂を用いてもよいし、異なる絶縁性樹脂を用いてもよい。
第１絶縁膜２１は、第１配線層１０の側面及び下面を被覆し、上面を露出している。言い換えれば、第１配線層１０は第１絶縁膜２１に埋め込まれ、第１配線層１０の上面は第１絶縁膜２１の上面から露出している。第１絶縁膜２１の上面と第１配線層１０の上面とは、例えば、面一とすることができる。
第２絶縁膜２２は、電子部品３０を内蔵している。電子部品３０は、本体３１と電極３２とを備えており、第２絶縁膜２２は電極３２の側面及び下面を被覆し、上面を露出している。電子部品３０は、例えば、チップコンデンサ（例えば、チップセラミックキャパシタ）、チップインダクタ、チップ抵抗等の受動部品とすることができるが、後述のように、半導体チップや半導体チップの積層体等の能動部品としてもよい。なお、電子部品３０がチップコンデンサである場合、電子部品３０の電極３２の平面形状は、例えば、５００×３５０μｍ程度の矩形状である。又、電子部品３０がチップセラミックキャパシタである場合、電子部品３０は直方体状の本体３１を有し、本体３１の長手方向の両端部に電極３２が設けられる。そして、電極３２は、本体３１の両端部の側面と上下面とを連続して被覆して設けられる。
絶縁層２０（第１絶縁膜２１）には、絶縁層２０の上面側（第１絶縁膜２１の上面側）に開口し、電子部品３０の電極３２の上面を露出するビアホール２０ｘが形成されている。ビアホール２０ｘは、電子部品３０の電極３２上に位置する接続用配線１２に形成された貫通孔１２ｘ、及び接続用配線１２と電子部品３０の電極３２との間に位置する第１絶縁膜２１を貫通する貫通孔２１ｘが連通したものである。
又、絶縁層２０（第２絶縁膜２２）には、絶縁層２０の下面側（第２絶縁膜２２の下面側）に開口し、電子部品３０の電極３２の下面を露出するビアホール２０ｙが形成されている。又、絶縁層２０（第１絶縁膜２１及び第２絶縁膜２２）には、絶縁層２０の下面側（第２絶縁膜２２の下面側）に開口し、第１配線層１０の接続用配線１２の下面を露出するビアホール２０ｚが形成されている。
なお、図１の例では、電子部品３０の１つの電極３２に対して２つのビアホール２０ｘが設けられているが、ビアホール２０ｘは１つの電極３２に対して最低１つずつ設ければよい。もちろん、ビアホール２０ｘは１つの電極３２に対して３つ以上設けてもよい。ビアホール２０ｙについても同様である。
第２配線層４０は、第１配線層１０の上面に形成された配線パターン、及びこの配線パターンからビアホール２０ｘ内に延在して電子部品３０の電極３２と直接接続されたビア配線を含んで構成されている。Ａ部において、電子部品３０の電極３２と接続された第２配線層４０の配線パターン（パッド）の平面形状は、例えば、円形状とすることができる。
例えば、電子部品３０の電極３２の平面形状が５００×３５０μｍ程度の矩形状である場合、ビア配線の電極３２側の径（つまり、ビアホール２０ｘの電極３２側の径）は、６０〜１００μｍ程度とすることができる。又、この場合、Ａ部において、電子部品３０の電極３２と接続された第２配線層４０のパッドの径は、９０〜２００μｍ程度とすることができる。
第２配線層４０の配線パターンは、第１配線層１０の上面から絶縁層２０の上面（第１絶縁膜２１の上面）に延在してもよい。第２配線層４０のビア配線は、電子部品３０の電極３２上に位置する接続用配線１２の内壁面及び電子部品３０の電極３２の上面と接して両者と導通している。すなわち、第１配線層１０は、第２配線層４０のビア配線を介して、電子部品３０の電極３２と接続されている。
第２配線層４０は、第１層４１と、第２層４２と、第３層４３とを備えている。第１層４１は、接続用配線１２の上面に直接形成されている。電子部品３０の電極３２上に位置する第１層４１には、ビアホール２０ｘと連通する貫通孔４１ｘが形成されている。第２層４２は、第１層４１上に直接形成されている。Ａ部において、第２層４２は、第１層４１上から延在して貫通孔４１ｘ及びビアホール２０ｘの内壁に沿って形成され、更にビアホール２０ｘ内に露出する電子部品３０の電極３２の上面を被覆している。第３層４３は、第２層４２上に直接形成されている。Ａ部において、第３層４３は、第２層４２上から延在して、内壁に第２層４２が形成された貫通孔４１ｘ内及びビアホール２０ｘ内を充填している。
第１層４１、第２層４２、及び第３層４３の材料としては、例えば、銅等を用いることができる。第２配線層４０の配線パターンを構成する第１層４１の厚さは、例えば、１．５〜５μｍ程度とすることができる。第２配線層４０の配線パターンを構成する第２層４２の厚さは、例えば、０．５〜１μｍ程度とすることができる。第２配線層４０の配線パターンを構成する第３層４３の厚さは、例えば、４〜１９μｍ程度とすることができる。
第３配線層５０は、絶縁層２０の下面（第２絶縁膜２２の下面）に形成された配線パターン、及びこの配線パターンからビアホール２０ｙ内又は２０ｚ内に延在したビア配線を含んで構成されている。但し、第３配線層５０の配線パターンは、ビア配線と接続されていない配線を含んでもよい。
第３配線層５０は、第１層５１と、第２層５２とを備えている。第１層５１は、絶縁層２０の下面に形成されている。Ａ部において、第１層５１は、絶縁層２０の下面から延在してビアホール２０ｙの内壁に沿って形成され、更にビアホール２０ｙ内に露出する電子部品３０の電極３２の下面を被覆している。Ａ部以外において、第１層５１は、絶縁層２０の下面から延在してビアホール２０ｚの内壁に沿って形成され、更にビアホール２０ｚ内に露出する第１配線層１０の接続用配線１２の下面を被覆している。
第２層５２は、第１層５１上に直接形成されている。Ａ部において、第２層５２は、第１層５１上から延在して、内壁に第１層５１が形成されたビアホール２０ｙ内を充填している。Ａ部以外において、第２層５２は、第１層５１上から延在して、内壁に第１層５１が形成されたビアホール２０ｚ内を充填している。
第１層５１、及び第２層５２の材料としては、例えば、銅等を用いることができる。第３配線層５０の配線パターンを構成する第１層５１の厚さは、例えば、０．５〜１μｍ程度とすることができる。第３配線層５０の配線パターンを構成する第２層５２の厚さは、例えば、４〜１９μｍ程度とすることができる。
ソルダーレジスト層６０は、絶縁層２０の上面（第１絶縁膜２１の上面）に、第１配線層１０の上面並びに第２配線層４０の上面及び側面を被覆するように形成されている。ソルダーレジスト層６０は開口部６０ｘを有し、開口部６０ｘは第２配線層４０の配線パターンを選択的に露出している。開口部６０ｘ内に露出する第２配線層４０の配線パターンは、半導体チップ接続用のパッドである。
第２配線層４０の配線パターンは、第２配線層４０のビア配線と接続された配線と、ビア配線と接続されていない配線とを含んでいるが、ビア配線と接続された配線と、ビア配線と接続されていない配線とは同一高さ（同一厚さ）である。
ソルダーレジスト層７０は、絶縁層２０の下面に、第３配線層５０を被覆するように形成されている。ソルダーレジスト層７０は開口部７０ｘを有し、開口部７０ｘは第３配線層５０の配線パターンを選択的に露出している。開口部７０ｘ内に露出する第３配線層５０の配線パターンは、他の配線基板等との接続用のパッドである。
ソルダーレジスト層６０及び７０の材料としては、例えば、感光性のエポキシ系絶縁樹脂やアクリル系絶縁樹脂等を用いることができる。ソルダーレジスト層６０及び７０の夫々の厚さは、例えば、５〜４０μｍ程度とすることができる。
必要に応じ、開口部６０ｘ内に露出する第２配線層４０の上面、開口部７０ｘ内に露出する第３配線層５０の下面に金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、金属層の形成に代えて、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施してもよい。なお、ＯＳＰ処理により形成される表面処理層は、アゾール化合物やイミダゾール化合物等からなる有機被膜である。
又、開口部６０ｘ内に露出する第２配線層４０の上面、開口部７０ｘ内に露出する第３配線層５０の下面に、はんだボール等の外部接続端子を設けてもよい。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２〜図５は、第１の実施の形態に係る配線基板の製造工程を例示する図である。本実施の形態では、支持体上に複数の配線基板となる部分を作製し支持体を除去後個片化して各配線基板とする工程の例を示すが、支持体上に１個ずつ配線基板を作製し支持体を除去する工程としてもよい。
まず、図２（ａ）に示す工程では、最外層が金属箔である支持体４００を準備する。支持体４００としては、例えば、プリプレグ４０１上にキャリア付き金属箔４０８が積層されたものを用いることができる。支持体４００の厚さは、例えば１８〜１００μｍ程度とすることができる。
プリプレグ４０１は、例えば、ガラス繊維やアラミド繊維等の織布や不織布（図示せず）にエポキシ系樹脂等の絶縁樹脂を含侵させたものである。キャリア付き金属箔４０８は、銅等の金属箔からなる厚さ１０〜５０μｍ程度の厚箔（キャリア箔）４０９上に、剥離層（図示せず）を介して、銅等の金属箔からなる厚さ１．５〜５μｍ程度の薄箔４１０が剥離可能な状態で貼着されたものである。厚箔４０９は、薄箔４１０の取り扱いを容易にするための支持材として設けられている。厚箔４０９の下面は、プリプレグ４０１の上面に接着されている。
次に、図２（ｂ）及び図２（ｃ）に示す工程では、支持体４００の薄箔４１０の上面に、微細配線１１及び接続用配線１２を含む第１配線層１０を形成する。具体的には、例えば、支持体４００の薄箔４１０の上面に、第１配線層１０を形成する部分に開口部を備えたレジスト層（ドライフィルムレジスト等）を形成する。そして、キャリア付き金属箔４０８をめっき給電層に利用する電解めっき法により、レジスト層の開口部内に露出する薄箔４１０の上面に銅等を析出させ第１配線層１０を形成する。その後、剥離液を用いてレジスト層を剥離することで、支持体４００の薄箔４１０の上面に、微細配線１１及び接続用配線１２を含む第１配線層１０が形成される。なお、図２（ｂ）の部分拡大平面図である図２（ｃ）に示すように、第１配線層１０の、電子部品３０の電極３２が配置される予定の領域に、予め貫通孔１２ｘを形成しておく。
次に、図２（ｄ）に示す工程では、薄箔４１０の上面に第１配線層１０の他方の面及び側面を被覆する第１絶縁膜２１を形成する。具体的には、薄箔４１０の上面に第１配線層１０を被覆するように、例えば熱硬化性を有するフィルム状のエポキシ系絶縁樹脂等をラミネートして第１絶縁膜２１を形成する。貫通孔１２ｘは、第１絶縁膜２１により塞がれる。なお、この時点では、第１絶縁膜２１を硬化させずにＢステージ状態（半硬化状態）としておく。
次に、図３（ａ）に示す工程では、本体３１と電極３２とを備えた電子部品３０を準備し、電極３２が貫通孔１２ｘ上に位置するように、電子部品３０を第１絶縁膜２１上に搭載する。第１絶縁膜２１はＢステージ状態であるため、第１絶縁膜２１の粘性により、電子部品３０は第１絶縁膜２１上に仮固定される。電子部品３０は、例えば、チップマウンター等を用いて第１絶縁膜２１上に搭載することができる。なお、図２（ｄ）に示す工程において、Ｂステージ状態（半硬化状態）が維持される程度の温度で第１絶縁膜２１を加熱してタック性を持たせると、電子部品３０と第１絶縁膜２１との接着力が向上する点で好適である。
次に、図３（ｂ）に示す工程では、第１絶縁膜２１上に電子部品３０を被覆する第２絶縁膜２２を形成する。具体的には、第１絶縁膜２１上に電子部品３０を被覆するように、例えば熱硬化性を有するフィルム状のエポキシ系絶縁樹脂等をラミネートして第２絶縁膜２２を形成する。そして、第１絶縁膜２１及び第２絶縁膜２２を支持体４００側に押圧しつつ、硬化温度以上に加熱して硬化させ、第１絶縁膜２１及び第２絶縁膜２２からなる絶縁層２０を作製する。
次に、図３（ｃ）に示す工程では、図３（ｂ）に示す構造体から支持体４００の一部を除去する。具体的には、支持体４００に機械的な力を加え、キャリア付き金属箔４０８の薄箔４１０と厚箔４０９との界面を剥離する。前述のように、キャリア付き金属箔４０８は、薄箔４１０上に剥離層（図示せず）を介して厚箔４０９が貼着された構造を有するため、厚箔４０９は、剥離層（図示せず）とともに薄箔４１０から容易に剥離する。
これにより、薄箔４１０のみが絶縁層２０側に残り、支持体４００を構成する他の部材（プリプレグ４０１及び厚箔４０９）が除去される。但し、剥離層とともに薄箔４１０から厚箔４０９が剥離する場合の他に、剥離層内で凝集破壊が起こり、薄箔４１０から厚箔４０９が剥離する場合もある。又、剥離層から厚箔４０９が剥離することで、薄箔４１０から厚箔４０９を剥離する場合もある。
次に、図３（ｄ）に示す工程では、薄箔４１０に貫通孔４１ｘを形成する。又、絶縁層２０に、ビアホール２０ｘ、２０ｙ、及び２０ｚを形成する。
具体的には、まず、貫通孔１２ｘに対応する位置の薄箔４１０にレーザを照射して薄箔４１０に貫通孔１２ｘに連通する貫通孔４１ｘを形成する。そして、レーザ照射を継続して、貫通孔１２ｘ内の第１絶縁膜２１を除去すると共に、第１配線層１０の接続用配線１２と電子部品３０の電極３２との間に位置する第１絶縁膜２１を除去して電子部品３０の電極３２の一方の面を露出する貫通孔２１ｘを形成する。貫通孔１２ｘと貫通孔２１ｘとが連通する部分が、ビアホール２０ｘである。ビアホール２０ｙ及び２０ｚを形成するには、絶縁層２０の所定位置にレーザを照射すればよい。
なお、ビアホール２０ｘをレーザ加工法により形成した場合には、デスミア処理を行い、ビアホール２０ｘ内に露出する電子部品３０の電極３２に付着した絶縁層２０の樹脂残渣を除去することが好ましい。ビアホール２０ｙ及び２０ｚについても同様である。
次に、図４（ａ）に示す工程から図５（ｂ）に示す工程では、第２配線層４０及び第３配線層５０を形成する。第２配線層４０及び第３配線層５０は、例えば、セミアディティブ法により形成することができる。セミアディティブ法を用いて第２配線層４０及び第３配線層５０を形成するには、まず、図４（ａ）に示すように、無電解めっき法又はスパッタ法により、シード層として、銅（Ｃｕ）等からなる金属層である第２層４２及び第１層５１を形成する。
第２層４２は、薄箔４１０の一方の面全面、貫通孔４１ｘの内壁面、ビアホール２０ｘの内壁面、及びビアホール２０ｘ内に露出する電子部品３０の電極３２の一方の面を連続的に被覆するように形成する。又、第１層５１は、絶縁層２０の他方の面全面、ビアホール２０ｙの内壁面、ビアホール２０ｙ内に露出する電子部品３０の電極３２の他方の面、ビアホール２０ｚの内壁面、ビアホール２０ｚ内に露出する接続用配線１２の他方の面を連続的に被覆するように形成する。
次に、図４（ｂ）に示すように、第２層４２上に第２配線層４０に対応する開口部７００ｘを備えたレジスト層７００（ドライフィルムレジスト等）を形成する。同様に、第１層５１上に第３配線層５０に対応する開口部７１０ｘを備えたレジスト層７１０（ドライフィルムレジスト等）を形成する。
次に、図４（ｃ）に示すように、シード層である第２層４２を給電層に利用した電解めっき法により、レジスト層７００の開口部７００ｘ内に銅等を析出して電解めっき層である第３層４３を形成する。同様に、シード層である第１層５１を給電層に利用した電解めっき法により、レジスト層７１０の開口部７１０ｘ内に銅等を析出して電解めっき層である第２層５２を形成する。
次に、図５（ａ）に示すようにレジスト層７００及び７１０を除去した後、図５（ｂ）に示すように第３層４３をマスクにして、第３層４３に覆われていない部分の第２層４２及び薄箔４１０をエッチングにより除去する。これにより、薄箔４１０から第１層４１が形成され、第１層４１と、第２層４２と、第３層４３とを備えた第２配線層４０が形成される。同様に、第２層５２をマスクにして、第２層５２に覆われていない部分の第１層５１をエッチングにより除去する。これにより、第１層５１と、第２層５２とを備えた第３配線層５０が形成される。除去すべき層が銅からなる場合には、例えば、過酸化水素／硫酸系水溶液や、過硫酸ナトリウム水溶液、過硫酸アンモニウム水溶液等のエッチング液を用いることができる。
次に、図５（ｃ）に示す工程では、絶縁層２０の一方の面に第１配線層１０及び第２配線層４０を被覆するソルダーレジスト層６０を形成する。又、絶縁層２０の他方の面に第３配線層５０を被覆するソルダーレジスト層７０を形成する。ソルダーレジスト層６０は、例えば、液状又はペースト状の絶縁樹脂を、スクリーン印刷法、ロールコート法、又は、スピンコート法等により、第１配線層１０及び第２配線層４０を被覆するように塗布することで形成できる。或いは、フィルム状の絶縁樹脂を、第１配線層１０及び第２配線層４０を被覆するようにラミネートしてもよい。絶縁樹脂としては、例えば、感光性のエポキシ系絶縁樹脂やアクリル系絶縁樹脂等を用いることができる。ソルダーレジスト層７０も同様の方法により形成できる。
そして、塗布又はラミネートした絶縁樹脂を露光及び現像することでソルダーレジスト層６０に第２配線層４０を選択的に露出する開口部６０ｘを形成する（フォトリソグラフィ法）。同様に、ソルダーレジスト層７０に第３配線層５０を選択的に露出する開口部７０ｘを形成する（フォトリソグラフィ法）。エポキシ系樹脂やポリイミド系樹脂を主成分とする非感光性の絶縁樹脂（熱硬化性樹脂）をソルダーレジスト層６０及び７０の材料として用いた場合には、開口部６０ｘ及び７０ｘをレーザ加工法やブラスト処理等により形成してもよい。
必要に応じ、開口部６０ｘ内に露出する第２配線層４０の一方の面、開口部７０ｘ内に露出する第３配線層５０の他方の面に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、前述の通りである。又、開口部６０ｘ内に露出する第２配線層４０の一方の面、開口部７０ｘ内に露出する第３配線層５０の他方の面に、ＯＳＰ処理等の酸化防止処理を施してもよい。
図５（ｃ）に示す工程の後、図５（ｃ）に示す構造体をスライサー等により切断位置Ｃで切断して個片化することにより、複数の配線基板１（図１参照）が完成する。必要に応じ、ソルダーレジスト層６０の開口部６０ｘ内に露出する第２配線層４０上や、ソルダーレジスト層７０の開口部７０ｘ内に露出する第３配線層５０上に、はんだボール等の外部接続端子を設けてもよい。
このように、配線基板１では、絶縁層２０に内蔵された電子部品３０と、絶縁層２０に埋め込まれた第１配線層１０とを、絶縁層２０の一方の面側に開口し電子部品３０の電極３２の一方の面を露出するビアホール２０ｘを充填するビア配線を介して接続している。この構造では、ビア配線が電子部品３０の電極３２の一方の面と直接接続され、導電ペーストを介さないので、電子部品３０と第１配線層１０との接続信頼性を向上できる。
又、電子部品３０と第１配線層１０とをビア配線を用いて接続する構造は、導電ペーストを介して接続する構造と比べて小さなスペースで実現できるため、第１配線層１０の微細配線１１を配置可能なスペースを広くすることができる。その結果、第１配線層１０の微細配線１１の設計自由度を向上できる。なお、導電ペーストを介して接続する構造が大きなスペースを必要とするのは、電子部品３０の電極３２の側面に導電ペーストのフィレットを形成するために、第１配線層１０に設けるパッドの大きさを電極３２の大きさよりも大きくする必要があるためである。
又、配線基板１では、第１配線層１０において、ビア配線と接続された配線と、ビア配線と接続されていない配線とは同一高さ（同一厚さ）である。そのため、ビア配線と接続された配線と、ビア配線と接続されていない配線の両方を半導体チップ接続用のパッドとして用いる場合でも、各半導体チップ接続用のパッドと、実装する半導体チップの各電極パッドとのギャップが一定となる。その結果、第１配線層１０と半導体チップとの接続信頼性を向上できる。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、接続用配線１２に貫通孔１２ｘを形成しない例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図６は、第１の実施の形態の変形例１に係る配線基板を例示する図であり、図６（ａ）は断面図、図６（ｂ）は図６（ａ）のＡ部周辺の部分拡大平面図である。但し、図６（ｂ）において、第１配線層１０、絶縁層２０、及びソルダーレジスト層６０の図示を省略している。
図６を参照するに、配線基板２は、接続用配線１２に貫通孔１２ｘが形成されていない点が、配線基板１（図１参照）と相違する。言い換えれば、配線基板２では、ビアホール２０ｘを形成する位置には第１配線層１０の接続用配線１２が設けられていない。
配線基板２では、Ａ部において、絶縁層２０上に形成された第２配線層４０は、ビアホール２０ｘを形成する位置の近傍に配置された第１配線層１０の接続用配線１２上に延在し、第１配線層１０と第２配線層４０とが導通している。つまり、第１配線層１０は、第２配線層４０の配線パターン及びビア配線を介して、電子部品３０の電極３２と接続されている。
配線基板２を作製するには、まず、第１の実施の形態の図２（ａ）〜図３（ｃ）と同様の工程を実行する。但し、ビアホール２０ｘを形成する位置には第１配線層１０を形成しないようにする。
次に、図７（ａ）に示すように、薄箔４１０に貫通孔４１ｘを形成する。又、絶縁層２０に、ビアホール２０ｘ、２０ｙ、及び２０ｚを形成する。具体的には、第１絶縁膜２１に薄箔４１０を介してレーザを照射し、薄箔４１０に貫通孔４１ｘを形成すると共に、薄箔４１０と電子部品３０の電極３２との間の第１絶縁膜２１を除去して貫通孔４１ｘに連通するビアホール２０ｘを形成する。ビアホール２０ｘ内には、電子部品３０の電極３２が露出する。ビアホール２０ｙ及び２０ｚを形成するには、絶縁層２０の所定位置にレーザを照射すればよい。
次に、図７（ｂ）に示すように、図４（ａ）に示す工程と同様にして、無電解めっき法又はスパッタ法により、シード層として、銅（Ｃｕ）等からなる第２層４２及び第１層５１を形成する。
次に、図４（ｂ）〜図５（ｂ）に示す工程と同様にして、図７（ｃ）に示す構造体を作製する。その後、図５（ｃ）と同様の工程を実行し、更にスライサー等により切断位置Ｃで切断して個片化することにより、複数の配線基板２（図６参照）が完成する。
このように、配線基板１のように必ずしも接続用配線１２に貫通孔１２ｘを形成する必要はなく、絶縁層２０の接続用配線１２が形成されていない領域にビアホール２０ｘを形成してもよい。
但し、第１の実施の形態のように、接続用配線１２に貫通孔１２ｘを形成しておき、貫通孔１２ｘに連通する貫通孔２１ｘを形成してビアホール２０ｘとする場合には、貫通孔１２ｘの径でビアホール２０ｘの径が決まるため、ビアホール２０ｘの径が不要に拡大することを規制できる。又、ビアホール２０ｘを形成する位置が貫通孔１２ｘが形成された位置で決まるため、ビアホール２０ｘを形成する位置の精度を高めることができる。
〈第１の実施の形態の変形例２〉
第１の実施の形態の変形例２では、電子部品３０を内蔵する絶縁層の構造が異なる例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図８は、第１の実施の形態の変形例２に係る配線基板を例示する断面図である。図８を参照するに、配線基板３は、絶縁層２０及び第３配線層５０が絶縁層２０Ａ及び第３配線層５０Ａに置換された点が、配線基板１（図１参照）と相違する。
絶縁層２０Ａは、第１絶縁膜２１と、第２絶縁膜２３と、第３絶縁膜２４とを備えている。第１絶縁膜２１と第２絶縁膜２３と第３絶縁膜２４とは積層されている。第２絶縁膜２３には、第２絶縁膜２３を貫通する開口である電子部品収容部２３ｘが形成されており、電子部品収容部２３ｘ内には第１絶縁膜２１の下面及び第２配線層４０のビア配線を構成する第２層４２の下端面が露出している。第２絶縁膜２３の電子部品収容部２３ｘ内には電子部品３０が配置され、電子部品３０の電極３２と第２配線層４０のビア配線を構成する第２層４２とが直接接続されている。
第２絶縁膜２３は、補強材２５を備えている。より詳しくは、第２絶縁膜２３は、例えば、ガラスクロス（ガラス織布）等の補強材２５にエポキシ系樹脂を主成分とする熱硬化性の非感光性樹脂を含浸させ硬化させた所謂ガラスエポキシ系樹脂である。但し、熱硬化性の非感光性樹脂はエポキシ系樹脂に限らず、例えば、ポリイミド系樹脂やシアネート系樹脂等の絶縁性樹脂を用いてもよい。第２絶縁膜２３は、例えば、シリカやアルミナ等のフィラーを含有してもよい。又、補強材２５としては、ガラスクロスに代えて、炭素繊維、アラミド繊維等の織布や不織布等を用いてもよい。
第３絶縁膜２４は、第２絶縁膜２３の下面に形成され、第２絶縁膜２３の下面から電子部品収容部２３ｘ内に延在し、第１絶縁膜２１の下面と電子部品収容部２３ｘの内壁面と電子部品３０とが形成する空隙を充填している。第３絶縁膜２４の材料は、例えば、第２絶縁膜２３と同様とすることができる。図８の例では、第３絶縁膜２４は補強材を備えていないが、第２絶縁膜２３と同様に補強材を備えても構わない。
第３配線層５０Ａは、絶縁層２０Ａの下面（第３絶縁膜２４の下面）に形成された配線パターン、及びこの配線パターンからビアホール２０ｙ内又は２０ｚ内に延在したビア配線を含んで構成されている。但し、第３配線層５０Ａの配線パターンは、ビア配線と接続されていない配線を含んでもよい。
第３配線層５０Ａは、第１層５３と、第２層５４と、第３層５５とを備えている。第１層５３は、絶縁層２０Ａの下面に形成されている。第１層５３には、ビアホール２０ｙ又は２０ｚと連通する貫通孔５３ｘが形成されている。
第２層５４は、第１層５３上に直接形成されている。Ａ部において、第２層５４は、第１層５３上から延在して貫通孔５３ｘ及びビアホール２０ｙの内壁に沿って形成され、更にビアホール２０ｙ内に露出する電子部品３０の電極３２の下面を被覆している。Ａ部以外において、第２層５４は、第１層５３上から延在して貫通孔５３ｘ及びビアホール２０ｚの内壁に沿って形成され、更にビアホール２０ｚ内に露出する第１配線層１０の接続用配線１２の下面を被覆している。
第３層５５は、第２層５４上に直接形成されている。Ａ部において、第３層５５は、第２層５４上から延在して、内壁に第２層５４が形成された貫通孔５３ｘ内及びビアホール２０ｙ内を充填している。Ａ部以外において、第３層５５は、第２層５４上から延在して、内壁に第２層５４が形成されたビアホール２０ｚ内を充填している。
第１層５３、第２層５４、及び第３層の材料としては、例えば、銅等を用いることができる。第３配線層５０Ａの配線パターンを構成する第１層５３の厚さは、例えば、１．５〜５μｍ程度とすることができる。第３配線層５０Ａの配線パターンを構成する第２層５４の厚さは、例えば、０．５〜１μｍ程度とすることができる。第３配線層５０Ａの配線パターンを構成する第３層５５の厚さは、例えば、４〜１９μｍ程度とすることができる。
配線基板３を作製するには、まず、第１の実施の形態の図２（ａ）〜図３（ａ）と同様の工程を実行する。そして、図３（ｂ）の工程に代えて、図９（ａ）の工程を実行する。
具体的には、図９（ａ）に示す工程では、矢印上側に示すように、補強材２５を備え第２絶縁膜２３を貫通する開口である電子部品収容部２３ｘが形成されたフィルム状のエポキシ系絶縁樹脂等からなる第２絶縁膜２３、フィルム状のエポキシ系絶縁樹脂等からなる第３絶縁膜２４、及び銅箔等からなる薄箔５３０を準備する。そして、矢印下側に示すように、電子部品収容部２３ｘ内に電子部品３０を収容するように、第１絶縁膜２１上に第２絶縁膜２３を配置し、更に第２絶縁膜２３上に第３絶縁膜２４及び薄箔５３０を順次配置する。そして、第２絶縁膜２３及び第３絶縁膜２４並びに薄箔５３０を支持体４００側に押圧しつつ、第２絶縁膜２３及び第３絶縁膜２４を硬化温度以上に加熱して硬化させる。これにより、絶縁層２０Ａが形成される。電子部品収容部２３ｘ内は、第３絶縁膜２４の樹脂で充填される。なお、薄箔５３０は、加工されて最終的に第１層５３となる部分である。
次に、図９（ｂ）に示す工程では、図３（ｃ）に示す工程と同様にして、図９（ａ）に示す構造体の支持体４００に機械的な力を加え、キャリア付き金属箔４０８の薄箔４１０と厚箔４０９との界面を剥離する。これにより、薄箔４１０のみが絶縁層２０Ａ側に残り、支持体４００を構成する他の部材（プリプレグ４０１及び厚箔４０９）が除去される。
次に、図９（ｃ）に示す工程では、薄箔４１０に貫通孔４１ｘを形成する。又、薄箔５３０に貫通孔５３ｘを形成する。又、絶縁層２０Ａに、ビアホール２０ｘ、２０ｙ、及び２０ｚを形成する。貫通孔４１ｘ及びビアホール２０ｘの形成については、図３（ｄ）に示す工程と同様である。
ビアホール２０ｙを形成するには、第３絶縁膜２４に薄箔５３０を介してレーザを照射する。これにより、薄箔５３０に貫通孔５３ｘが形成され、更に薄箔５３０と電子部品３０の電極３２との間の第３絶縁膜２４が除去されて貫通孔５３ｘと連通するビアホール２０ｙが形成される。ビアホール２０ｙ内には、電子部品３０の電極３２が露出する。
同様に、ビアホール２０ｚを形成するには、第２絶縁膜２３及び第３絶縁膜２４に薄箔５３０を介してレーザを照射する。これにより、薄箔５３０に貫通孔５３ｘが形成され、更に薄箔５３０と第１配線層１０の接続用配線１２との間の第２絶縁膜２３及び第３絶縁膜２４が除去されて貫通孔５３ｘと連通するビアホール２０ｚが形成される。ビアホール２０ｚ内には、第１配線層１０の接続用配線１２が露出する。
次に、図４（ａ）〜図５（ｂ）と同様の工程を実行する。この際、第３層５５をマスクとしたエッチングで第１層５３と第２層５４がパターニングされ、第３配線層５０Ａが形成される。次に、図５（ｃ）と同様の工程を実行後、更にスライサー等により切断位置Ｃで切断して個片化することにより、複数の配線基板３（図８参照）が完成する。
このように、第２絶縁膜２３が補強材２５を備えていることで、配線基板３全体の剛性を高めることができる。その他の効果は、第１の実施の形態と同様である。
〈配線基板の応用例１〉
配線基板の応用例１では、第１の実施の形態に係る配線基板に半導体チップが搭載（フリップチップ実装）された半導体パッケージの例を示す。なお、配線基板の応用例１において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１０は、応用例１に係る半導体パッケージを例示する断面図である。図１０を参照するに、半導体パッケージ４は、図１に示す配線基板１と、半導体チップ１００と、バンプ１２０と、アンダーフィル樹脂１３０と、外部接続端子１４０とを有する。半導体パッケージ４において、配線基板１のソルダーレジスト層６０側が半導体チップ１００が搭載されるチップ搭載面となり、配線基板１のソルダーレジスト層７０側が外部接続端子１４０が形成される外部接続端子面となる。
半導体チップ１００は、例えば、シリコン等からなる薄板化された半導体基板（図示せず）上に半導体集積回路（図示せず）等が形成されたものである。半導体基板（図示せず）には、半導体集積回路（図示せず）と電気的に接続された電極パッド１１０が形成されている。
バンプ１２０は、半導体チップ１００の電極パッド１１０と、配線基板１のソルダーレジスト層６０の開口部６０ｘ内に露出する第２配線層４０とを電気的に接続している。バンプ１２０は、例えば、はんだバンプである。はんだバンプの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。アンダーフィル樹脂１３０は、半導体チップ１００と配線基板１（絶縁層２０）との間に充填されている。
外部接続端子１４０は、配線基板１のソルダーレジスト層７０の開口部７０ｘ内に露出する第３配線層５０上に形成されている。外部接続端子１４０は、例えば、はんだバンプである。はんだバンプの材料としては、バンプ１２０の材料として例示したものと同様のものを用いることができる。
このように、第１の実施の形態に係る配線基板１に半導体チップ１００を搭載することにより、半導体パッケージ４を実現できる。配線基板１のソルダーレジスト層６０の開口部６０ｘ内に露出する各第２配線層４０の高さは一定であるため、配線基板１の各第２配線層４０と半導体チップ１００の各電極パッド１１０とのギャップが一定となる。そのため、各第２配線層４０と各電極パッド１１０とを容易に接続することができる。なお、配線基板１に代えて配線基板２や配線基板３を用いてもよい。
〈配線基板の応用例２〉
配線基板の応用例２では、配線基板の応用例１の電子部品３０に代えて電子部品２００を内蔵した半導体パッケージの例を示す。なお、配線基板の応用例２において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１１は、応用例２に係る半導体パッケージを例示する断面図であり、図１１（ａ）は全体図、図１１（ｂ）は図１１（ａ）のＢ部周辺の部分拡大断面図である。図１１を参照するに、半導体パッケージ５は、電子部品３０が電子部品２００に置換された点が半導体パッケージ４（図１０参照）と相違する。
電子部品２００は、半導体チップ２１０、２３０、及び２５０が積層された積層体である。半導体チップ２１０、２３０、及び２５０は、例えば、メモリー用チップである。
半導体チップ２１０には、半導体チップ２１０を貫通して半導体チップ２１０の両面に突出する貫通電極２２０が形成されている。半導体チップ２３０には、半導体チップ２３０を貫通して半導体チップ２３０の両面に突出する貫通電極２４０が形成されている。半導体チップ２５０には、半導体チップ２５０を貫通して半導体チップ２５０の両面に突出する貫通電極２６０が形成されている。
貫通電極２２０の半導体チップ２１０の下面側に突出する部分と、貫通電極２４０の半導体チップ２３０の上面側に突出する部分とは、はんだ等の接合部２７０を介して接合されている。又、貫通電極２４０の半導体チップ２３０の下面側に突出する部分と、貫通電極２６０の半導体チップ２５０の上面側に突出する部分とは、はんだ等の接合部２８０を介して接合されている。
貫通電極２２０の半導体チップ２１０の上面側に突出する部分は、第２配線層４０のビア配線を構成する第２層４２と直接接続されている。又、貫通電極２６０の半導体チップ２５０の下面側に突出する部分は、第３配線層５０のビア配線を構成する第１層５１と直接接続されている。
このように、配線基板には、電子部品として半導体チップの積層体を内蔵してもよい。この際、半導体チップの積層数は２つでもよいし、４つ以上でもよい。又、各半導体チップは同一機能を備えていてもよいし、異なる機能を備えたものが混在してもよい。又、電子部品として半導体チップの積層体に代えて、単一の半導体チップを内蔵してもよい。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
例えば、配線基板の製造方法において、プリプレグ４０１の両面にキャリア付き金属箔４０８を積層して支持体とし、支持体の両面側に配線基板となる各構成部を形成し、その後支持体の不要部を分離する工程としてもよい。
１、２、３ 配線基板
４、５ 半導体パッケージ
１０ 第１配線層
１１ 微細配線
１２ 接続用配線
１２ｘ、１４ｘ、２１ｘ、４１ｘ、５３ｘ 貫通孔
２０、２０Ａ 絶縁層
２０ｘ、２０ｙ、２０ｚ ビアホール
２１ 第１絶縁膜
２２、２３ 第２絶縁膜
２３ｘ 電子部品収容部
２４ 第３絶縁膜
２５ 補強材
３０、２００ 電子部品
３１ 本体
３２ 電極
４０ 第２配線層
４１、５１、５３ 第１層
４２、５２、５４ 第２層
４３、５５ 第３層
５０、５０Ａ 第３配線層
６０、７０ ソルダーレジスト層
６０ｘ、７０ｘ 開口部
１００ 半導体チップ
１１０ 電極パッド
１２０ バンプ
１３０ アンダーフィル樹脂
１４０ 外部接続端子
２１０、２３０、２５０ 半導体チップ
２２０、２４０、２６０ 貫通電極
２７０、２８０ 接合部
４００ 支持体
４０８ キャリア付き金属箔
４０９ 厚箔
４１０、５３０ 薄箔

Claims (11)

  1. 絶縁層と、
    前記絶縁層に内蔵された電子部品と、
    前記絶縁層に形成され、前記絶縁層の一方の面側に開口し、前記電子部品の電極を露出するビアホールと、
    前記絶縁層に埋め込まれ、一方の面が前記絶縁層の一方の面から露出する第１配線層と、
    前記第１配線層の一方の面に形成された配線パターン、及び前記配線パターンから前記ビアホール内に延在して前記電子部品の電極と直接接続されたビア配線、を含む第２配線層と、を有し、
    前記絶縁層は、前記第１配線層を埋め込む第１絶縁膜、及び前記電子部品を内蔵する第２絶縁膜が積層された構造であり、
    前記第１絶縁膜は、全ての前記第１配線層の側面及び他方の面、並びに前記ビア配線の側面の一部を被覆し、
    前記電子部品の電極は、前記ビア配線と接する面が前記第２絶縁膜から露出し、側面が前記第２絶縁膜に被覆され、
    前記ビア配線が前記配線パターンと一体である配線基板。
  2. 前記ビアホールは、前記電子部品の電極上に位置する前記第１配線層、及び前記第１配線層と前記電子部品の電極との間に位置する前記絶縁層を貫通して前記電子部品の電極の一方の面を露出する請求項１に記載の配線基板。
  3. 前記第２配線層は、
    前記第１配線層の一方の面に直接形成され、前記ビアホールと連通する貫通孔を備えた第１層と、
    前記第１層上に形成され、前記第１層上から延在して前記貫通孔及び前記ビアホールの内壁に沿って形成され、更に前記ビアホール内に露出する前記電子部品の電極を被覆する第２層と、
    前記第２層上に形成され、前記第２層上から延在して前記第２層が形成された前記貫通孔内及び前記ビアホール内を充填する第３層と、を有する請求項１又は２に記載の配線基板。
  4. 前記絶縁層の一方の面には前記配線パターンを被覆するソルダーレジスト層が形成され、
    前記ソルダーレジスト層は、前記配線パターンを選択的に露出する開口部を備え、
    前記開口部内に露出する前記配線パターンは、半導体チップ接続用のパッドである請求項１乃至３の何れか一項に記載の配線基板。
  5. 前記配線パターンは、前記ビア配線と接続された配線と、前記ビア配線と接続されていない配線と、を含み、
    前記ビア配線と接続された配線と、前記ビア配線と接続されていない配線とは同一高さである請求項１乃至４の何れか一項に記載の配線基板。
  6. 前記絶縁層に形成され、前記絶縁層の他方の面側に開口し、前記電子部品の電極を露出する第２ビアホールと、
    前記絶縁層の他方の面に形成された配線パターン、及び前記配線パターンから前記第２ビアホール内に延在して前記電子部品の電極と直接接続されたビア配線、を含む第３配線層と、を有する請求項１乃至５の何れか一項に記載の配線基板。
  7. 前記第１絶縁膜と前記第２絶縁膜との境界は、前記電子部品の電極の前記ビア配線と接する面と面一である請求項１乃至６の何れか一項に記載の配線基板。
  8. 最外層が金属箔である支持体を準備し、前記金属箔上に一方の面が前記金属箔と接する第１配線層を形成する工程と、
    前記金属箔上に、前記第１配線層の側面及び他方の面を被覆する第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に、電子部品を搭載する工程と、
    前記第１絶縁膜上に、前記電子部品を被覆する第２絶縁膜を形成する工程と、
    前記金属箔を除く前記支持体を除去する工程と、
    前記金属箔及び前記第１絶縁膜を貫通すると共に前記電子部品の電極を露出するビアホールを形成する工程と、
    前記金属箔上及び前記ビアホール内に金属層を形成後、前記金属箔及び前記金属層をパターニングし、前記金属箔及び前記金属層を備えた配線パターン、及び前記配線パターンから前記ビアホール内に延在して前記電子部品の電極と直接接続されたビア配線、を含む第２配線層を形成する工程と、を有し、
    前記第１絶縁膜は、全ての前記第１配線層の側面及び他方の面、並びに前記ビア配線の側面の一部を被覆し、
    前記電子部品の電極は、前記ビア配線と接する面が前記第２絶縁膜から露出し、側面が前記第２絶縁膜に被覆され、
    前記第２配線層を形成する工程において、前記ビア配線を前記配線パターンと一体に形成する配線基板の製造方法。
  9. 前記第２配線層を形成する工程は、
    前記金属箔の全面、前記ビアホールの内壁面、及び前記ビアホール内に露出する前記電子部品の電極を連続的に被覆するシード層を形成する工程と、
    前記シード層を給電層に利用した電解めっき法により、前記シード層上に選択的に電解めっき層を形成する工程と、
    前記電解めっき層に覆われていない部分の前記シード層及び前記金属箔をエッチングにより除去する工程と、を有する請求項８に記載の配線基板の製造方法。
  10. 前記第１配線層を形成する工程では、前記第１配線層の、前記電子部品の電極が配置される予定の領域に、貫通孔を形成しておき、
    前記ビアホールを形成する工程では、前記貫通孔に対応する位置の前記金属箔及び前記第１絶縁膜にレーザを照射し、前記電子部品の電極を露出する前記ビアホールを形成する請求項８又は９に記載の配線基板の製造方法。
  11. 前記第１絶縁膜と前記第２絶縁膜との境界は、前記電子部品の電極の前記ビア配線と接する面と面一となる請求項８乃至１０の何れか一項に記載の配線基板の製造方法。
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