JP7202785B2 - 配線基板及び配線基板の製造方法 - Google Patents

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Description

本発明は、配線基板及び配線基板の製造方法に関するものである。
従来、半導体チップと半導体パッケージの基板(パッケージ基板)、又は半導体チップ同士は、インターポーザ等の配線基板を介して互いに電気的に接続される(例えば、特許文献1,2参照)。この配線基板には、例えば、一方の面に半導体チップと接続される接続端子が形成され、他方の面にパッケージ基板と接続される接続端子が形成される。配線基板では、両接続端子を互いに電気的に接続する配線層と層間絶縁層とが交互に積層される。
ところで、近年、半導体チップの高密度化が進み、配線基板の薄型化や、配線パターンの高密度化が要求されている。このような要求に応えるために、層間絶縁層をポリイミド樹脂等の感光性樹脂からなる薄膜で構成し、さらに、高い剛性を有し層間絶縁層よりも厚いコア基板(支持部材)を除去した薄型の配線基板が提案されている。
特開2014-110390号公報 特開2013-214579号公報
しかしながら、上述した薄型の配線基板では、感光性樹脂からなる薄膜の剛性が低く撓みやすいため、製造工程においてハンドリングし難いという問題がある。
本発明の一観点によれば、感光性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層と複数の配線層とが交互に積層された積層体と、前記複数の絶縁層よりも剛性が高く、前記積層体の側面全面及び下面を被覆する第1絶縁層と、を有し、前記積層体の最上層の配線層の上面と前記積層体の最上層の絶縁層の上面が前記第1絶縁層から露出されており、前記積層体の最下層の配線層は、前記積層体の最下層の絶縁層を貫通する第1ビア配線と、前記第1ビア配線と一体に形成され、前記最下層の絶縁層の下面から下方に突出する金属ポストとを有し、前記第1絶縁層は、前記金属ポストの側面全面に接して被覆している
本発明の一観点によれば、ハンドリング性を向上できるという効果を奏する。
第1実施形態の配線基板を示す概略断面図。 第1実施形態の半導体装置を示す概略断面図。 (a)~(c)は、第1実施形態の配線基板の製造方法を示す概略断面図。 (a),(b)は、第1実施形態の配線基板の製造方法を示す概略断面図。 (a),(b)は、第1実施形態の配線基板の製造方法を示す概略断面図。 (a),(b)は、第1実施形態の配線基板の製造方法を示す概略断面図。 (a)は、第1実施形態の配線基板の製造方法を示す概略断面図、(b)は、第1実施形態の半導体装置の製造方法を示す概略断面図。 第2実施形態の配線基板を示す概略断面図。 第2実施形態の半導体装置を示す概略断面図。 (a),(b)は、第2実施形態の配線基板の製造方法を示す概略断面図。 (a),(b)は、第2実施形態の配線基板の製造方法を示す概略断面図。 (a),(b)は、第2実施形態の配線基板の製造方法を示す概略断面図。 第2実施形態の配線基板の製造方法を示す概略断面図。 第2実施形態の配線基板の製造方法を示す概略断面図。 第2実施形態の配線基板の製造方法を示す概略断面図。 第2実施形態の配線基板の製造方法を示す概略断面図。 第2実施形態の配線基板の製造方法を示す概略断面図。 第2実施形態の配線基板の製造方法を示す概略断面図。 第3実施形態の配線基板を示す概略断面図。 第3実施形態の半導体装置を示す概略断面図。 (a),(b)は、第3実施形態の配線基板の製造方法を示す概略断面図。 第3実施形態の配線基板の製造方法を示す概略断面図。 第3実施形態の配線基板の製造方法を示す概略断面図。 第3実施形態の配線基板の製造方法を示す概略断面図。 第3実施形態の配線基板の製造方法を示す概略断面図。 変更例の配線基板を示す概略断面図。 変更例の配線基板を示す概略断面図。 変更例の配線基板を示す概略断面図。 変更例の半導体装置を示す概略断面図。 変更例の配線基板を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
(第1実施形態)
以下、図1~図7に従って第1実施形態を説明する。
図1に示すように、配線基板10は、複数の配線層と複数の絶縁層とが交互に積層された積層体20と、積層体20の側面20S全面及び下面を被覆する絶縁層40とを有している。
積層体20は、配線層21と、絶縁層22と、配線層23と、絶縁層24と、配線層25と、絶縁層26と、配線層27と、絶縁層28と、配線層29とが順次積層された構造を有している。このように、本実施形態の積層体20は、一般的なビルドアップ法を用いて作製される配線基板(支持基材としてのコア基板の両面又は片面に所要数のビルドアップ層を順次形成して積層したもの)とは異なり、支持基材を含まない「コアレス基板」の形態を有している。
配線層21,23,25,27,29の材料としては、例えば、銅(Cu)や銅合金を用いることができる。絶縁層22,24,26,28の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂を主成分とする絶縁性樹脂を用いることができる。これら絶縁層22,24,26,28は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。なお、絶縁層22,24,26,28の厚さは、例えば、3~10μm程度とすることができる。
配線層21は、積層体20の最外層(ここでは、最上層)に形成されている。配線層21は、例えば、配線層21とは反対の最外層(ここでは、最下層)に形成された配線層29よりも微細に形成された配線層である。すなわち、配線層21の配線幅及び配線間隔は、配線層29の配線幅及び配線間隔よりも小さい。配線層21のラインアンドスペース(L/S)は、例えば、2μm/2μm~3μm/3μm程度とすることができる。ここで、ラインアンドスペース(L/S)は、配線の幅と、隣り合う配線同士の間隔とを示す。なお、配線層21の厚さは、例えば、1~5μm程度とすることができる。
絶縁層22は、配線層21の下面及び側面を被覆し、配線層21の上面21Aを露出するように形成されている。例えば、絶縁層22の上面22Aは、配線層21の上面21Aと面一になるように形成されている。換言すると、絶縁層22の上面22Aには、所要の箇所に、当該絶縁層22の下面22B側に凹む凹部22Xが形成されている。各凹部22Xは、絶縁層22の上面22Aから絶縁層22の厚さ方向の中途位置まで形成されている。そして、凹部22Xを充填するように配線層21が形成されている。
絶縁層22から露出された配線層21の上面21Aは、半導体チップ60(図2参照)等と電気的に接続される接続パッドP1として機能する。すなわち、本実施形態では、接続パッドP1が形成されている面がチップ搭載面となっている。
絶縁層22には、下面22Bの所要の箇所に開口し、当該絶縁層22を厚さ方向に貫通して配線層21の下面の一部を露出する貫通孔22Yが形成されている。
配線層23は、絶縁層22の下面22Bに積層されている。配線層23は、配線層21と電気的に接続されている。配線層23は、例えば、貫通孔22Y内に充填されたビア配線と、絶縁層22の下面22Bに形成された配線パターンとが一体に形成された構造を有している。
絶縁層24は、絶縁層22の下面22Bに、配線層23を被覆するように形成されている。絶縁層24の外側面は、絶縁層22の外側面から積層体20の内側に後退するように形成されている。換言すると、絶縁層24の外形寸法(平面形状)は、絶縁層22の外形寸法(平面形状)よりも一回り小さく形成されている。絶縁層24は、絶縁層22の下面22Bの外周部を枠状(環状)に露出するように形成されている。また、絶縁層24には、所要の箇所に、当該絶縁層24を厚さ方向に貫通して配線層23の下面の一部を露出する貫通孔24Xが形成されている。
配線層25は、絶縁層24の下面24Bに積層されている。配線層25は、配線層23と電気的に接続されている。配線層25は、例えば、貫通孔24X内に充填されたビア配線と、絶縁層24の下面24Bに形成された配線パターンとが一体に形成された構造を有している。
絶縁層26は、絶縁層24の下面24Bに、配線層25を被覆するように形成されている。絶縁層26の外側面は、絶縁層24の外側面から積層体20の内側に後退するように形成されている。換言すると、絶縁層26の外形寸法は、絶縁層24の外形寸法よりも一回り小さく形成されている。絶縁層26は、絶縁層24の下面24Bの外周部を枠状に露出するように形成されている。また、絶縁層26には、所要の箇所に、当該絶縁層26を厚さ方向に貫通して配線層25の下面の一部を露出する貫通孔26Xが形成されている。
配線層27は、絶縁層26の下面26Bに積層されている。配線層27は、配線層25と電気的に接続されている。配線層27は、例えば、貫通孔26X内に充填されたビア配線と、絶縁層26の下面26Bに形成された配線パターンとが一体に形成された構造を有している。
配線層23,25,27の配線幅及び配線間隔は、例えば、配線層29の配線幅及び配線間隔よりも小さい。配線層23,25,27のラインアンドスペース(L/S)は、例えば、2μm/2μm~3μm/3μm程度とすることができる。また、絶縁層22,24,26の下面22B,24B,26B上にそれぞれ形成された配線層23,25,27の厚さは、例えば、1~5μm程度とすることができる。
絶縁層28は、絶縁層26の下面26Bに、配線層27を被覆するように形成されている。絶縁層28の外側面は、絶縁層26の外側面から積層体20の内側に後退するように形成されている。換言すると、絶縁層28の外形寸法は、絶縁層26の外形寸法よりも一回り小さく形成されている。絶縁層28は、絶縁層26の下面26Bの外周部を枠状に露出するように形成されている。絶縁層28には、所要の箇所に、当該絶縁層28を厚さ方向に貫通して配線層27の下面の一部を露出する貫通孔28Xが形成されている。
このように、積層体20の側面20Sには、階段状の段差部が形成されている。具体的には、積層体20の側面20Sは、絶縁層22の側面及び下面22Bと、絶縁層24の側面及び下面24Bと、絶縁層26の側面及び下面26Bと、絶縁層28の側面及び下面28Bとによって階段状に形成されている。この階段状の段差部は、積層体20の側面20Sの全周に亘って環状に形成されている。
ここで、本例の貫通孔22Y,24X,26X,28Xは、図1において下側(配線層29側)から上側(配線層21側)に向かうに連れて径が小さくなるテーパ状に形成されている。例えば、貫通孔22Y,24X,26X,28Xは、下側の開口端の開口径が上側の開口端の開口径よりも大径となる略円錐台形状に形成されている。貫通孔22Y,24X,26X,28Xの上側の開口端の開口径は、例えば、5~10μm程度とすることができる。
配線層29は、絶縁層28の下面28Bに形成されている。配線層29は、配線層27と電気的に接続されている。配線層29は、貫通孔28X内に充填されたビア配線29Vと、絶縁層28の下面28Bから下方に突出する接続端子29Pとを有している。例えば、ビア配線29Vと接続端子29Pとは一体に形成されている。接続端子29Pは、例えば、絶縁層28の下面28Bから下方に延びるように形成された柱状の接続端子(金属ポスト)である。接続端子29Pは、積層体20内の他の配線層21,23,25,27よりも厚く形成されている。接続端子29Pの厚さは、例えば、5~30μm程度とすることができる。接続端子29Pの平面形状は、任意の形状及び任意の大きさとすることができる。接続端子29Pの平面形状は、例えば、ビア配線29Vの下面の平面形状よりも大きく形成されている。例えば、接続端子29Pの平面形状は、直径が10~40μm程度の円形状とすることができる。接続端子29Pのピッチは、例えば、30~50μm程度とすることができる。
接続端子29Pの下面29Bは、絶縁層40から露出されている。この絶縁層40から露出された接続端子29Pの下面29Bは、パッケージ基板等の別の配線基板50(図2参照)と電気的に接続するための基板接続用の接続パッドP2として機能する。
なお、必要に応じて、接続端子29Pの表面(下面29B)に表面処理層を形成するようにしてもよい。表面処理層の例としては、金(Au)層、ニッケル(Ni)層/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni層/パラジウム(Pd)層/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)などを挙げることができる。これらNi層、Au層、Pd層としては、例えば、無電解めっき法により形成された金属層(無電解めっき金属層)を用いることができる。また、Ni層はNi又はNi合金からなる金属層、Au層はAu又はAu合金からなる金属層、Pd層はPd又はPd合金からなる金属層である。また、接続端子29Pの表面(下面29B)に、OSP(Organic Solderability Preservative)処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
絶縁層40は、積層体20の側面20S全面及び下面を被覆し、積層体20の上面を露出するように形成されている。絶縁層40は、階段状の段差部を有する積層体20の側面20S全面を被覆するように形成されている。絶縁層40は、階段状の段差部を構成する絶縁層22,24,26,28の表面全面を被覆するように形成されている。具体的には、絶縁層40は、積層体20の側面20Sにおいて、絶縁層22の側面及び下面22Bと、絶縁層24の側面及び下面24Bと、絶縁層26の側面及び下面26Bと、絶縁層28の側面及び下面28Bとを被覆するように形成されている。
絶縁層40は、積層体20の下面の一部を被覆するように形成されている。具体的には、絶縁層40は、積層体20の最下層の絶縁層28の下面28B全面を被覆し、接続端子29Pの下面29Bを露出するように形成されている。絶縁層40の下面40Bは、例えば、配線層29の下面29Bと面一になるように形成されている。絶縁層40は、例えば、接続端子29Pの側面全面に接してその側面全面を被覆するように形成されている。すなわち、絶縁層40は、接続端子29Pを取り囲むように形成されている。換言すると、接続端子29Pは、絶縁層28の下面28Bを被覆する部分の絶縁層40を厚さ方向に貫通するように形成されている。
絶縁層40は、積層体20の上面全面を露出するように形成されている。具体的には、絶縁層40は、配線層21の上面21A全面及び絶縁層22の上面22A全面を露出するように形成されている。例えば、絶縁層40の上面40Aは、配線層21の上面21A及び絶縁層22の上面22Aと面一になるように形成されている。また、絶縁層40の外側面が配線基板10の外側面となる。
絶縁層40は、積層体20の有する絶縁層22,24,26,28よりも機械的強度(剛性や硬度等)が高い絶縁層である。絶縁層40の材料としては、絶縁層22,24,26,28を構成する感光性樹脂よりも機械的強度(剛性や硬度等)の高い絶縁性樹脂を用いることができる。絶縁層40の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層40の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層40としては、例えば、モールド樹脂を用いることもできる。また、絶縁層40の材料としては、例えば、熱硬化性樹脂に対し、補強材を入れた絶縁性樹脂を用いることもできる。例えば、絶縁層40の材料としては、補強材であるガラスクロス(ガラス織布)にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ樹脂を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ(Liquid Crystal Polymer:LCP)織布やLCP不織布を用いることができる。熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの絶縁性樹脂を用いることができる。
次に、図2に従って、半導体装置11の構造について説明する。
半導体装置11は、配線基板50と、中間基板(インターポーザ)として機能する配線基板10と、半導体チップ60とを有している。
配線基板50は、基板本体51と、接続パッド52と、外部接続端子53とを有している。基板本体51としては、接続パッド52と外部接続端子53とが基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体51の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。なお、基板本体51の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各配線層と各層間絶縁層に形成されたビアとによって接続パッド52と外部接続端子53とが電気的に接続されている。このような基板本体51としては、例えば、コア基板を有するコア付きビルドアップ基板やコア基板を有さないコアレス基板等を用いることができる。また、基板本体51の内部に配線層が形成されない場合には、例えば、基板本体51を厚さ方向に貫通する貫通電極によって接続パッド52と外部接続端子53とが電気的に接続されている。
接続パッド52は、基板本体51の上面に形成されている。接続パッド52は、配線基板10に形成された接続パッドP2に応じて配列されている。接続パッド52は、例えば、接続パッドP2の各々に対向するように設けられている。接続パッド52の材料としては、例えば、銅や銅合金を用いることができる。
外部接続端子53は、基板本体51の下面に形成されている。外部接続端子53は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子53としては、例えば、はんだバンプやリードピンを用いることができる。なお、本例では、外部接続端子53として、はんだバンプを用いている。外部接続端子53の材料としては、例えば、鉛(Pb)を含む合金、錫(Sn)とCuの合金、Snと銀(Ag)の合金、SnとAgとCuの合金などを用いることができる。
以上説明した配線基板50の上面に配線基板10が実装されている。配線基板10の接続パッドP2上には、配線基板10と配線基板50とを互いに電気的に接続するためのバンプ54が形成されている。バンプ54は、配線基板10の接続パッドP2に接合されるとともに、配線基板50の接続パッド52に接合されている。バンプ54としては、例えば、金バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば、Pbを含む合金、SnとAuの合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
配線基板50と配線基板10との間には、それら配線基板50と配線基板10との隙間を充填するようにアンダーフィル樹脂55が設けられている。アンダーフィル樹脂55の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
半導体チップ60は、配線基板10の上面に実装されている。半導体チップ60は、例えば、配線基板10にフリップチップ実装されている。すなわち、半導体チップ60の回路形成面(ここでは、下面)に配設されたバンプ61を、配線基板10の接続パッドP1に接合することにより、半導体チップ60は、バンプ61を介して配線層21と電気的に接続されている。
半導体チップ60としては、例えば、CPU(Central Processing Unit)チップやGPU(Graphics Processing Unit)チップなどのロジックチップを用いることができる。また、半導体チップ60としては、例えば、DRAM(Dynamic Random Access Memory)チップ、SRAM(Static Random Access Memory)チップやフラッシュメモリチップなどのメモリチップを用いることもできる。バンプ61としては、バンプ54と同様に、金バンプやはんだバンプを用いることができる。
次に、図3~図7に従って、配線基板10の製造方法について説明する。以下の説明では、配線基板10となる複数の部分を一括して製作した後に、個片化して多数の配線基板10を製造する、いわゆる多数個取りの製造方法について説明する。なお、説明の便宜上、最終的に配線基板10の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図3(a)に示すように、支持基板200を準備する。支持基板200としては、配線基板10が形成される個別領域A1を複数有する大判の基板が使用される。ここで、個別領域A1は、最終的に切断線A2に沿って切断されて個片化され、各々個別の配線基板10となる領域である。支持基板200の材料としては、例えば、シリコン、ガラス、金属(例えば、銅)などの剛性の高い板状材料を用いることができる。支持基板200としては、例えば、金属板や金属箔を用いることができる。本例の支持基板200としては、35~70μm程度の支持体銅箔に剥離層を介して2~5μm程度の極薄銅箔が貼り合わされた銅箔を用いる。この支持基板200の厚さは、例えば、3~100μm程度とすることができる。
次に、支持基板200の下面に、その支持基板200の下面全面を被覆する金属膜201を形成する。例えば、支持基板200の極薄銅箔の下面に金属膜201を形成する。金属膜201は、例えば、スパッタ法、蒸着法や電解めっき法を用いて形成することができる。金属膜201の材料としては、例えば、支持基板200をエッチング除去する際にストッパ層となる導電材料を用いることができる。また、金属膜201の材料としては、例えば、後工程で形成される配線層21(例えば、Cu層)に対して選択的にエッチング除去することのできる導電材料を用いることができる。このような金属膜201の材料としては、例えば、ニッケル(Ni)、チタン(Ti)、クロム(Cr)、錫(Sn)、コバルト(Co)、鉄(Fe)、パラジウム(Pd)などの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。本例の金属膜201の材料としてはNiを用いる。金属膜201の厚さは、例えば、0.1~1.0μm程度とすることができる。なお、本例では、支持基板200及びその支持基板200上に形成された金属膜201が第1支持基板として機能する。
続いて、金属膜201の下面201Bに、配線層21を形成する。配線層21は、例えば、セミアディティブ法によって形成することができる。具体的には、まず、金属膜201の下面201Bに、配線層21の形状に対応した開口部を有するレジストパターン(図示略)を形成する。続いて、レジストパターンの開口部から露出する金属膜201の下面201Bに、支持基板200及び金属膜201を給電層とする電解銅めっきにより銅めっき皮膜を析出させる。その後、レジストパターンを除去することにより、金属膜201上に配線層21を形成することができる。なお、配線層21の形成方法としては、セミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用することもできる。
次いで、図3(b)に示す工程では、金属膜201の下面201Bに、配線層21の下面の一部を露出する貫通孔22Yを有する絶縁層22を形成する。例えば、絶縁層22として樹脂フィルムを用いる場合には、金属膜201の下面201Bに樹脂フィルムを熱圧着によりラミネートし、その樹脂フィルムをフォトリソグラフィ法によりパターニングして絶縁層22を形成する。また、金属膜201の下面201Bに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布し、その絶縁性樹脂をフォトリソグラフィ法によりパターニングして絶縁層22を形成する。
次に、図3(c)に示す工程では、例えばセミアディティブ法により、貫通孔22Yに充填されたビア配線と、そのビア配線を介して配線層21と電気的に接続され、絶縁層22の下面22Bに積層された配線パターンとを有する配線層23を形成する。
続いて、図4(a)に示す工程では、図3(b)に示した工程と同様に、絶縁層22の下面22Bに、配線層23の下面の一部を露出する貫通孔24Xを有する絶縁層24を形成する。このとき、絶縁層24は、絶縁層22の下面22Bの外周部を露出するように、絶縁層22よりも一回り小さくなるように形成される。
次いで、図4(b)に示す工程では、例えばセミアディティブ法により、貫通孔24Xに充填されたビア配線と、そのビア配線を介して配線層23と電気的に接続され、絶縁層24の下面24Bに積層された配線パターンとを有する配線層25を形成する。
次に、図5(a)に示す工程では、図3(b)に示した工程と同様に、絶縁層24の下面24Bに、配線層25の下面の一部を露出する貫通孔26Xを有する絶縁層26を形成する。このとき、絶縁層26は、絶縁層24の下面24Bの外周部を露出するように、絶縁層24よりも一回り小さくなるように形成される。続いて、例えばセミアディティブ法により、貫通孔26Xに充填されたビア配線と、そのビア配線を介して配線層25と電気的に接続され、絶縁層26の下面26Bに積層された配線パターンとを有する配線層27を形成する。次いで、図3(b)に示した工程と同様に、絶縁層26の下面26Bに、配線層27の下面の一部を露出する貫通孔28Xを有する絶縁層28を形成する。このとき、絶縁層28は、絶縁層26の下面26Bの外周部を露出するように、絶縁層26よりも一回り小さくなるように形成される。続いて、例えばセミアディティブ法により、貫通孔28Xに充填されたビア配線29Vと、そのビア配線29Vを介して配線層27と電気的に接続され、絶縁層28の下面28Bに積層された接続端子29Pとを有する配線層29を形成する。
以上の製造工程により、各個別領域A1における金属膜201の下面201B上に、積層体20を製造することができる。このとき、積層体20の側面20Sには階段状の段差部が形成されている。
次に、図5(b)に示す工程では、金属膜201の下面201Bに、積層体20を封止する絶縁層40を形成する。絶縁層40は、積層体20の側面20S全面を被覆し、積層体20の下面全面、具体的には絶縁層28の下面28B全面と接続端子29Pの側面全面及び下面29B全面とを被覆するように形成される。絶縁層40は、金属膜201の下面201B全面を被覆するように形成される。この絶縁層40は、隣り合う積層体20の間の空間を充填するように形成される。すなわち、絶縁層40は、最終的に切断される切断線A2上における金属膜201の下面201B上に形成されている。なお、切断線A2上における金属膜201の下面201B上には、絶縁層40のみが形成されている。
例えば、絶縁層40の材料として熱硬化性を有したモールド樹脂を用いる場合には、図5(a)に示した構造体を金型内に収容し、その金型内に圧力(例えば、5~10MPa)を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を180℃程度の温度で加熱して硬化させることで、絶縁層40を形成する。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
また、例えば、絶縁層40として、熱硬化性の樹脂フィルムを用いる場合には、積層体20及び金属膜201の下面201B全面を被覆するように樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度(例えば、130~200℃程度)で熱処理して硬化させることにより、絶縁層40を形成することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層40として液状又はペースト状の絶縁性樹脂を用いる場合には、積層体20及び金属膜201の下面201B全面に液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層40を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
続いて、図6(a)に示す工程では、絶縁層40を下面40B側から薄化し、絶縁層40から接続端子29Pの下面29Bを露出させる。例えば、バックグラインド等によって、絶縁層40の下面40Bを研削することにより、絶縁層40を薄化する。例えば、本工程では、絶縁層40の下面40Bと接続端子29Pの下面29Bとが面一になるように絶縁層40が薄化される。なお、本工程では、絶縁層40と合わせて接続端子29Pの下面29Bを薄化するようにしてもよい。また、必要に応じて、絶縁層40から露出された接続端子29Pの表面(下面29B)に表面処理層を形成するようにしてもよい。
以上の製造工程により、各個別領域A1における金属膜201の下面201B上に、配線基板10を製造することができる。
次いで、支持基板200を除去する。例えば、支持基板200の支持体銅箔を極薄銅箔から機械的に剥離する。このとき、支持体銅箔と極薄銅箔との間には剥離層が介在されており、支持体銅箔と極薄銅箔との間の接着力は弱いため、支持体銅箔を極薄銅箔から容易に剥離することができる。その後、金属膜201上に残った極薄銅箔を、例えば、塩化第二鉄水溶液、塩化第二銅水溶液や過硫酸アンモニウム水溶液等を用いたウェットエッチングにより除去する。このとき、金属膜201は、支持基板200の極薄銅箔をエッチングする際のストッパ層として機能する。
続いて、金属膜201をエッチングにより除去する。例えば、金属膜201の材料としてNiを用いる場合には、過酸化水素・硝酸系の溶液を用いたウェットエッチングにより、配線層21(Cu層)に対して選択的にエッチングして金属膜201を除去する。このとき、配線層21及び絶縁層22,40が、金属膜201をエッチングする際のストッパ層として機能する。本工程により、図6(b)に示すように、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層40の上面40Aとが外部に露出される。このとき、金属膜201の下面201B(図6(a)参照)と接していた、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層40の上面40Aとは、金属膜201の下面201B(平坦面)に沿った形状に形成される。このため、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層40の上面40Aとは略面一に形成される。
ここで、積層体20の側面20S及び下面が、積層体20内の絶縁層22,24,26,28よりも機械的強度の高い絶縁層40によって被覆されている。この絶縁層40によって、積層体20のみの構造に比べて、図6(b)に示す構造体の剛性が高められている。このため、支持基板200を除去した後であっても、図6(b)に示す構造体に反りが発生することを好適に抑制できる。
次に、図6(b)に示す構造体を切断線A2に沿ってダイシングブレード等によって切断する。具体的には、切断線A2上の絶縁層40を切断する。これにより、図7(a)に示すように、本実施形態の配線基板10が個片化され、複数の配線基板10が製造される。このとき、図6(b)に示した構造体では、積層体20の側面20S全面を絶縁層40によって被覆するようにしたため、絶縁層40のみがダイシングブレード等によって切断される。このため、個片化後の配線基板10の切断面には、絶縁層40の外側面のみが露出される。換言すると、本工程(ダイシング工程)では、積層体20内の絶縁層22,24,26,28が切断されない。このため、感光性樹脂からなる絶縁層22,24,26,28間で剥離が生じることを未然に防止できる。
なお、個片化後の配線基板10は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
次に、半導体装置11の製造方法について説明する。
図7(b)に示す工程では、まず、配線基板10の接続パッドP2上にバンプ54(ここでは、はんだバンプ)を形成する。例えば、接続パッドP2上に、適宜フラックスを塗布した後、はんだボールを搭載し、240~260℃程度の温度でリフロー処理を行って固定する。その後、表面を洗浄してフラックスを除去する。
また、基板本体51と、基板本体51の上面51Aに形成された接続パッド52とを有する配線基板50を準備する。この配線基板50は、公知の製造方法により製造することが可能であるため、ここでは説明を省略する。
次に、配線基板50上に配線基板10を搭載する。具体的には、接続パッドP2上に形成されたバンプ54を配線基板50の接続パッド52に接合する。例えば、バンプ54がはんだバンプである場合には、接続パッドP2と接続パッド52とを位置合せした後に、リフロー処理を行って、バンプ54(はんだバンプ)を溶融させ、接続パッドP2を接続パッド52に電気的に接続する。
続いて、配線基板50の上面51Aと配線基板10の下面との間にアンダーフィル樹脂55を形成する。その後、図2に示した半導体チップ60を配線基板10にフリップチップ実装するとともに、配線基板50の基板本体51の下面に外部接続端子53を形成する。
以上の製造工程により、本実施形態の半導体装置11を製造することができる。なお、配線基板10に半導体チップ60をフリップチップ実装した後に、その配線基板10を配線基板50に搭載するようにしてもよい。また、配線基板10を配線基板50に搭載する前に、外部接続端子53を形成するようにしてもよい。
次に、本実施形態の作用及び効果について説明する。
(1)積層体20内の絶縁層22,24,26,28よりも剛性の高い絶縁層40によって、積層体20の側面20S全面及び下面を被覆するようにした。これにより、積層体20のみの構造に比べて、配線基板10における剛性を向上させることができる。このため、製造過程において支持基板200を除去した後であっても、配線基板10に反りや撓みが発生することを抑制できる。この結果、製造工程における配線基板10のハンドリング性を向上させることができる。
(2)ところで、感光性樹脂からなる薄膜は脆いため、ダイシング工程時に切断線上に薄膜が形成されていると、ダイシング工程中にかかるストレスに起因して、薄膜間で剥離が生じるという問題がある。
これに対し、本実施形態では、積層体20の側面20S全面を被覆するように絶縁層40を形成した。このため、配線基板10の外側面が積層体20の側面20Sによって構成されることはなく、切断線A2上に積層体20内の絶縁層22,24,26,28が配置されない構造となる。これにより、ダイシング工程時に、積層体20内の絶縁層22,24,26,28が切断されないため、ダイシング工程中に絶縁層22,24,26,28間で剥離が生じることを未然に防止できる。
(3)積層体20の側面20S全面及び下面を被覆するように絶縁層40を形成した。これにより、例えば、積層体20の下面のみを被覆するように絶縁層40を形成した場合に比べて、積層体20と絶縁層40との接触面積を増大させることができる。このため、積層体20と絶縁層40との密着性を向上させることができる。
(4)積層体20の側面20Sに階段状の段差部を形成し、その階段状の段差部を構成する絶縁層22,24,26,28の表面全面を被覆するように絶縁層40を形成した。これにより、絶縁層40と積層体20(特に、絶縁層22,24,26,28)との接触面積を増大させることができる。このため、積層体20と絶縁層40との密着性を向上させることができる。
(5)最下層の配線層29(接続端子29P)の厚さを、他の配線層21,23,25,27よりも厚く形成した。これにより、例えば配線層29の下面29Bにバンプ54(はんだバンプ)を形成する場合に、そのバンプ54との接続信頼性を向上させることができる。
(6)柱状の接続端子29Pの側面に接してその接続端子29Pを取り囲むように絶縁層40を形成した。これにより、接続端子29Pと絶縁層28,40との界面を増加させることができるため、接続端子29Pと絶縁層28,40との界面に生じる応力を分散させることができる。このため、接続端子29Pと絶縁層28,40との界面にクラックが発生することを好適に抑制できる。
(第2実施形態)
以下、図8~図18に従って第2実施形態を説明する。先の図1~図7に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
まず、図8に従って、配線基板12の構造について説明する。
配線基板12は、配線基板10と、その配線基板10が埋め込まれた(内蔵された)配線基板70とを有している。配線基板70は、例えば、配線基板10(積層体20)よりも配線密度の低い配線層が形成された低密度配線層である。
配線基板10は、配線層21と、絶縁層22と、配線層23と、絶縁層24と、配線層25と、絶縁層26と、配線層27と、絶縁層28と、配線層29とが順次積層された積層体20と、積層体20の側面20S全面及び下面を被覆する絶縁層40とを有している。
配線基板10では、最上層の配線層21の上面21Aが接続パッドP1として絶縁層22,40から露出されている。配線層21の上面21Aと絶縁層22の上面22Aと絶縁層40の上面40Aとは略面一に形成されている。最下層の配線層29の下面29Bと絶縁層40の下面40Bとは略面一に形成されている。また、配線基板10では、積層体20の側面20Sに階段状の段差部が形成されており、その階段状の段差部を含む積層体20の側面20S全面を被覆するように絶縁層40が形成されている。
配線基板70は、絶縁層71と、配線層72と、絶縁層71の下面71Bに積層された配線構造80と、配線構造80の下面に積層されたソルダーレジスト層85とを有している。配線構造80は、絶縁層71の下面71Bに積層された絶縁層81と、配線層82と、絶縁層83と、配線層84とが順に積層された構造を有している。
ここで、絶縁層71,81,83の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層71,81,83の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層71,81,83の材料としては、例えば、熱硬化性樹脂に対し、補強材を入れた絶縁性樹脂を用いることもできる。絶縁層71の材料としては、例えば、絶縁層40を構成する樹脂材料と同種の樹脂材料を用いてもよいし、絶縁層40を構成する樹脂材料と異種の樹脂材料を用いてもよい。絶縁層71の材料としては、例えば、絶縁層40を構成する樹脂材料と同種の樹脂材料を用いることが好ましい。また、配線層72,82,84の材料としては、例えば、銅や銅合金を用いることができる。
絶縁層71,81,83は、積層体20内の絶縁層22,24,26,28よりも厚い絶縁層である。絶縁層71,81,83は、例えば、30~70μm程度とすることができる。配線層72,82,84は、積層体20内の配線層21,23,25,27,29よりも厚い配線層である。絶縁層71,81,83の下面にそれぞれ形成された配線層72,82,84の厚さは、例えば、15~35μm程度とすることができる。配線層72,82,84の配線幅及び配線間隔は、積層体20内の配線層21,23,25,27,29の配線幅及び配線間隔よりも大きい。配線層72,82,84のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。
絶縁層71は、配線基板10の側面全面及び下面を被覆し、配線基板10の上面を露出するように形成されている。絶縁層71は、配線基板10の側面を構成する絶縁層40の外側面全面を被覆するように形成されている。絶縁層71は、配線基板10の下面を構成する絶縁層40の下面40B及び配線層29の下面29Bを被覆するように形成されている。絶縁層71は、配線基板10の上面全面を露出するように形成されている。換言すると、絶縁層71の上面71Aには、所要の箇所に、当該絶縁層71の下面71B側に凹む凹部71Xが形成されている。凹部71Xは、絶縁層71の上面71Aから絶縁層71の厚さ方向の中途位置まで形成されている。そして、凹部71X内に配線基板10が埋め込まれている。
例えば、凹部71Xの内側面は、絶縁層40の外側面全面に接し、絶縁層40の外側面全面に隙間無く密着している。すなわち、凹部71Xの内側面と絶縁層40の側面との間には隙間がない。凹部71Xの底面は、絶縁層40の下面40B及び配線層29の下面29Bに接し、下面40B,29Bに隙間無く密着している。すなわち、凹部71Xの底面と絶縁層40の下面40B及び配線層29の下面29Bとの間には隙間がない。
絶縁層71の上面71Aは、配線基板10の上面と面一になるように形成されている。具体的には、絶縁層71の上面71Aは、配線層21の上面21A、絶縁層22の上面22A及び絶縁層40の上面40Aと面一になるように形成されている。
絶縁層71には、下面71Bの所要の箇所に開口し、当該絶縁層71を厚さ方向に貫通して配線基板10の配線層29の下面29Bの一部を露出する貫通孔71Yが形成されている。貫通孔71Yは、絶縁層71の下面71B側(図8の下側)から絶縁層71の上面71A側(図8の上側)に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔71Yは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
配線層72は、絶縁層71の下面71Bに積層されている。配線層72は、配線基板10の配線層29と電気的に接続されている。配線層72は、例えば、貫通孔71Y内に充填されたビア配線72Vと、絶縁層71の下面71Bに形成された配線パターン72Pとを有している。例えば、ビア配線72Vと配線パターン72Pとは一体に形成されている。
次に、配線構造80の構造について説明する。
絶縁層81は、絶縁層71の下面71Bに、配線層72を被覆するように形成されている。絶縁層81には、所要の箇所に、当該絶縁層81を厚さ方向に貫通して配線層72の下面の一部を露出する貫通孔81Xが形成されている。
配線層82は、配線層72と電気的に接続されている。配線層82は、貫通孔81X内に充填されたビア配線と、絶縁層81の下面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層83は、絶縁層81の下面に、配線層82を被覆するように形成されている。絶縁層83には、所要の箇所に、当該絶縁層83を厚さ方向に貫通して配線層82の下面の一部を露出する貫通孔83Xが形成されている。
ここで、貫通孔81X,83Xは、例えば、図8において下側(配線層84側)から上側(配線層72側)に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔81X,83Xは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
配線層84は、配線層82と電気的に接続されている。配線層84は、貫通孔83X内に充填されたビア配線と、絶縁層83の下面に形成された配線パターンとが一体に形成された構造を有している。
ソルダーレジスト層85は、配線構造80の下面に形成された最外層(ここでは、最下層)の保護絶縁層である。ソルダーレジスト層85は、絶縁層83の下面に、配線層84を被覆するように形成されている。ソルダーレジスト層85には、所要の箇所に、当該ソルダーレジスト層85を厚さ方向に貫通して、配線層84の下面の一部を外部接続用パッドP3として露出させるための開口部85Xが形成されている。外部接続用パッドP3には、配線基板12をマザーボード等の実装基板に実装する際に使用されるはんだバンプやリードピン等の外部接続端子86(図9参照)が接続されるようになっている。なお、必要に応じて、開口部85Xから露出する配線層84上に表面処理層を形成するようにしてもよい。表面処理層の例としては、Au層、Ni/Au層、Ni/Pd/Au層やOSP膜などを挙げることができる。また、開口部85Xから露出する配線層84(あるいは、配線層84上に表面処理層が形成されている場合には、その表面処理層)自体を、外部接続端子としてもよい。
開口部85X及び外部接続用パッドP3の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、開口部85X及び外部接続用パッドP3の平面形状は、直径が200~1000μm程度の円形状とすることができる。なお、ソルダーレジスト層85の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層85は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
次に、図9に従って、半導体装置13の構造について説明する。
半導体装置13は、配線基板12と、半導体チップ60と、外部接続端子86とを有している。
半導体チップ60は、配線基板12の上面に実装されている。例えば、半導体チップ60は、配線基板70に内蔵された配線基板10にフリップチップ実装されている。すなわち、半導体チップ60の回路形成面(ここでは、下面)に配設されたバンプ61を、配線基板10の接続パッドP1に接合することにより、半導体チップ60は、バンプ61を介して配線層21と電気的に接続されている。
ここで、配線基板70に内蔵された配線基板10は、半導体チップ60と配線基板70とを接続する中間基板(インターポーザ)として機能する。すなわち、配線基板10にフリップチップ実装された半導体チップ60は、配線基板10を介して配線基板70の配線層72,82,84等と電気的に接続されている。
外部接続端子86は、配線基板12(配線基板70)の外部接続用パッドP3上に形成されている。この外部接続端子86は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子86としては、例えば、はんだバンプやリードピンを用いることができる。なお、本例では、外部接続端子86として、はんだバンプを用いている。
次に、図10~図18に従って、配線基板12の製造方法について説明する。以下の説明では、配線基板12となる複数の部分を一括して作製した後に、個片化して多数の配線基板12を製造する、いわゆる多数個取りの製造方法について説明する。なお、説明の便宜上、最終的に配線基板12の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図10(a)に示す工程では、配線基板10が形成される個別領域A1を複数有する大判の支持基板200を準備する。支持基板200としては、例えば、金属板や金属箔を用いることができる。次に、支持基板200の下面に、その支持基板200の下面全面を被覆する金属膜201を形成する。金属膜201の材料としては、例えば、Ni、Ti、Cr、Sn、Co、Fe、Pdなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。続いて、各個別領域A1における金属膜201の下面201B上に、配線層21と絶縁層22と配線層23と絶縁層24と配線層25と絶縁層26と配線層27と絶縁層28と配線層29とが順次積層された積層体20を形成する。
次に、図10(b)に示す工程では、金属膜201の下面201Bに、積層体20を封止する絶縁層40を形成する。絶縁層40は、積層体20の側面20S全面を被覆し、積層体20の下面全面、具体的には絶縁層28の下面28B全面と接続端子29Pの側面全面及び下面29B全面とを被覆するように形成される。また、絶縁層40は、隣り合う積層体20の間の空間を充填するように形成される。
続いて、図11(a)に示す工程では、絶縁層40を下面40B側から薄化し、絶縁層40から接続端子29Pの下面29Bを露出させる。
次いで、支持基板200を除去し、金属膜201をエッチングにより除去する。本工程により、図11(b)に示すように、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層40の上面40Aとが外部に露出される。
次に、図11(b)に示す構造体を切断線A2に沿ってダイシングブレード等によって切断する。具体的には、切断線A2上の絶縁層40を切断する。これにより、図12(a)に示すように、本実施形態の配線基板10(構造体)が個片化され、複数の配線基板10が製造される。
続いて、図12(b)に示す工程では、支持基板200(図10(a)参照)とは別の支持基板210を準備する。支持基板210としては、配線基板12が形成される個別領域A3を複数有する大判の基板が使用される。ここで、個別領域A3は、最終的に切断線A4に沿って切断されて個片化され、各々個別の配線基板12となる領域である。個別領域A3の平面形状は、支持基板200の個別領域A1(図10(a)参照)の平面形状よりも大きく形成されている。
支持基板210は、例えば、支持体211と、その支持体211の下面に形成された剥離層212とを有している。支持体211の材料としては、例えば、シリコン、ガラス、金属(例えば、銅)などの剛性の高い板状材料を用いることができる。剥離層212としては、例えば、紫外線による光エネルギーを加えることによって粘着力が低下する紫外線剥離型接着剤や、熱エネルギーを加えることによって粘着力が低下する熱剥離型接着剤を用いることができる。また、剥離層212としては、例えば、レーザ光のエネルギーを加えることによって粘着力が低下するレーザ剥離型接着剤を用いることもできる。剥離層212は、例えば、シート状の接着剤を支持体211の下面に貼着する方法や、ワニス上の接着剤を支持体211の下面に塗布する方法などにより形成することができる。
次いで、各個別領域A3における支持基板200上(具体的には、剥離層212の下面212B上)に、図10(a)~図12(a)に示した工程で製造された配線基板10をそれぞれ搭載する。このとき、隣り合う個別領域A3に搭載された隣り合う2つの配線基板10は互いに離間するように設けられる。
次に、図13に示す工程では、支持基板200上(具体的には、剥離層212の下面212B上)に、配線基板10の側面全面及び下面全面を被覆する絶縁層71を形成する。絶縁層71は、剥離層212の下面212B全面を被覆するように形成される。また、絶縁層71は、隣り合う配線基板10の間の空間を充填するように形成される。すなわち、絶縁層71は、最終的に切断される切断線A4上における剥離層212の下面212B上にも形成されている。
絶縁層71として樹脂フィルムを用いる場合には、例えば、剥離層212の下面212Bに樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度(例えば、130~200℃程度)で熱処理して硬化させることにより、絶縁層71を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層71として液状又はペースト状の絶縁性樹脂を用いる場合には、剥離層212の下面212Bに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層71を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
なお、本工程により、絶縁層71の上面71Aに、配線基板10を収容する凹部71Xが形成され、その凹部71Xの底面に配線基板10が形成される。また、凹部71Xの内側面は配線基板10の側面と隙間無く密着するように形成され、凹部71Xの底面は配線基板10の下面と隙間無く密着するように形成される。
続いて、配線基板10の配線層29の下面29Bの一部が露出されるように絶縁層71の所定箇所に貫通孔71Yを形成する。貫通孔71Yは、例えば、COレーザやUV-YAGレーザによるレーザ加工法によって形成することができる。次いで、貫通孔71Yをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔71Yの底部に露出する配線層29の露出面に付着した樹脂スミアを除去する。
次に、図14に示す工程では、絶縁層71の貫通孔71Yに充填されたビア配線72Vと、そのビア配線72Vを介して配線層29と電気的に接続され、絶縁層71の下面71Bに積層された配線パターン72Pとを有する配線層72を形成する。配線層72は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
次に、図15に示す工程では、図13に示した工程と同様に、絶縁層71の下面71Bに、配線層72の下面の一部を露出する貫通孔81Xを有する絶縁層81を形成する。続いて、図14に示した工程と同様に、例えばセミアディティブ法により、貫通孔81Xに充填されたビア配線と、そのビア配線を介して配線層72と電気的に接続され、絶縁層81の下面に積層された配線パターンとを有する配線層82を形成する。次いで、図13に示した工程と同様に、絶縁層81の下面に、配線層82の下面の一部を露出する貫通孔83Xを有する絶縁層83を形成する。続いて、図14に示した工程と同様に、例えばセミアディティブ法により、貫通孔83Xに充填されたビア配線と、そのビア配線を介して配線層82と電気的に接続され、絶縁層83の下面に積層された配線パターンとを有する配線層84を形成する。
次に、図16に示す工程では、絶縁層83の下面に、配線層84の下面の一部を外部接続用パッドP3として露出させるための開口部85Xを有するソルダーレジスト層85を形成する。ソルダーレジスト層85は、例えば、感光性のソルダーレジストフィルムをラミネートし、又は液状のソルダーレジストを塗布し、当該レジストをフォトリソグラフィ法によりパターニングすることにより形成することができる。
以上の製造工程により、各個別領域A3における支持基板210上に配線基板12を製造することができる。
続いて、支持基板210を除去する。例えば、まず、剥離層212の粘着力を低下させるために、紫外線の照射(剥離層212が紫外線剥離型接着剤の場合)、加熱(剥離層212が熱剥離型接着剤の場合)又はレーザ光の照射(剥離層212がレーザ剥離型接着剤の場合)を行う。続いて、剥離層212及び支持体211を絶縁層71から機械的に剥離する。これにより、図17に示すように、絶縁層71の上面71Aと絶縁層40の上面40Aと絶縁層22の上面22Aと配線層21の上面21Aとが外部に露出される。このとき、支持基板210の除去前に剥離層212の下面212B(図16参照)と接していた、絶縁層71の上面71Aと絶縁層40の上面40Aと絶縁層22の上面22Aと配線層21の上面21Aとは、剥離層212の下面212B(平坦面)に沿った形状に形成される。このため、絶縁層71の上面71Aと絶縁層40の上面40Aと絶縁層22の上面22Aと配線層21の上面21Aとは略面一に形成される。
次に、図17に示す構造体を切断線A4に沿ってダイシングブレード等によって切断する。具体的には、切断線A4上の絶縁層71,81,83及びソルダーレジスト層85を切断する。これにより、図18に示すように、本実施形態の配線基板12が個片化され、複数の配線基板12が製造される。
なお、個片化後の配線基板12は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
以上説明した実施形態によれば、第1実施形態の(1)~(6)の作用効果に加えて、以下の作用効果を奏することができる。
(7)配線基板10を配線基板70に内蔵するようにした。これにより、例えば配線基板10内の微細な配線層21,23,25,27,29のみでは配線の引き回しが十分でない場合であっても、配線基板70内の配線層72,82,84によって配線の引き回しを行うことができる。
(8)配線基板10の絶縁層40の側面及び下面を被覆する絶縁層71を、絶縁層40と同種の樹脂材料により構成するようにした。これにより、絶縁層40と絶縁層71との熱膨張係数を揃えることができるため、配線基板12における反りの発生を好適に抑制できる。
(第3実施形態)
以下、図19~図25に従って第3実施形態を説明する。先の図1~図18に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
まず、図19に従って、配線基板14の構造について説明する。
配線基板14は、積層体20と、積層体20の側面20S全面及び下面を被覆する絶縁層41と、絶縁層41の下面41Bに積層された配線構造90と、配線構造90の下面に形成されたソルダーレジスト層96とを有している。
積層体20は、配線層21と、絶縁層22と、配線層23と、絶縁層24と、配線層25と、絶縁層26と、配線層27と、絶縁層28と、配線層29とが順次積層された構造を有している。積層体20の側面20Sには、階段状の段差部が形成されている。
絶縁層41は、積層体20の側面20S全面及び下面を被覆し、積層体20の上面を露出するように形成されている。絶縁層41は、階段状の段差部を有する積層体20の側面20S全面を被覆するように形成されている。絶縁層41は、階段状の段差部を構成する絶縁層22,24,26,28の表面全面を被覆するように形成されている。具体的には、絶縁層41は、積層体20の側面20Sにおいて、絶縁層22の側面及び下面22Bと、絶縁層24の側面及び下面24Bと、絶縁層26の側面及び下面26Bと、絶縁層28の側面及び下面28Bとを被覆するように形成されている。
絶縁層41は、積層体20の最下層の絶縁層28の下面28B全面を被覆し、接続端子29Pの側面全面と最下層の配線層29の下面29Bの一部を被覆するように形成されている。絶縁層41は、積層体20の上面全面を露出するように形成されている。具体的には、絶縁層41は、配線層21の上面21A全面及び絶縁層22の上面22A全面を露出するように形成されている。例えば、絶縁層41の上面41Aは、配線層21の上面21A及び絶縁層22の上面22Aと面一になるように形成されている。また、絶縁層41の外側面は、配線基板14の側面の一部を構成している。
絶縁層41には、下面41Bの所要の箇所に開口し、当該絶縁層41を厚さ方向に貫通して配線層29の下面29Bの一部を露出する貫通孔41Xが形成されている。貫通孔41Xは、絶縁層41の下面41B側(図19の下側)から絶縁層41の上面41A側(図19の上側)に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔41Xは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
絶縁層41は、積層体20の有する絶縁層22,24,26,28よりも機械的強度(剛性や硬度等)が高い絶縁層である。絶縁層41の材料としては、絶縁層22,24,26,28を構成する感光性樹脂よりも機械的強度(剛性や硬度等)の高い絶縁性樹脂を用いることができる。絶縁層41の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層41の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。また、絶縁層41の材料としては、例えば、熱硬化性樹脂に対し、補強材を入れた絶縁性樹脂を用いることもできる。例えば、絶縁層41の材料としては、補強材であるガラスクロスにエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ樹脂を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、LCP織布やLCP不織布を用いることができる。熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの絶縁性樹脂を用いることができる。また、絶縁層41としては、例えば、モールド樹脂を用いることもできる。
次に、配線構造90の構造について説明する。
配線構造90は、絶縁層41の下面41Bに積層された配線構造である。配線構造90は、例えば、積層体20よりも配線密度の低い配線層が形成された低密度配線層である。
配線構造90は、絶縁層41の下面41Bに積層された配線層91と、絶縁層92と、配線層93と、絶縁層94と、配線層95とが順に積層された構造を有している。
ここで、絶縁層92,94の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層92,94の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層92,94の材料としては、例えば、熱硬化性樹脂に対して補強材を入れた絶縁性樹脂を用いることもできる。本例では、絶縁層92,94のうちの絶縁層94を、補強材入りの絶縁性樹脂で構成した。例えば、本例の絶縁層94は、補強材として所要数(ここでは、1個)のガラスクロス94Gを有している。また、配線層91,93,95の材料としては、例えば、銅や銅合金を用いることができる。
絶縁層92,94は、積層体20内の絶縁層22,24,26,28よりも厚い絶縁層である。絶縁層92,94は、例えば、30~70μm程度とすることができる。配線層91,93,95は、積層体20内の配線層21,23,25,27,29よりも厚い配線層である。絶縁層41,92,94上にそれぞれ形成された配線層91,93,95の厚さは、例えば、15~35μm程度とすることができる。配線層91,93,95の配線幅及び配線間隔は、積層体20内の配線層21,23,25,27,29の配線幅及び配線間隔よりも大きい。配線層91,93,95のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。
配線層91は、絶縁層41の下面41Bに積層されている。配線層91は、積層体20の最下層の配線層29と電気的に接続されている。配線層91は、例えば、貫通孔41X内に充填されたビア配線91Vと、絶縁層41の下面41Bに形成された配線パターン91Pとを有している。例えば、ビア配線91Vと配線パターン91Pとは一体に形成されている。
ビア配線91Vの上端面は、配線層29の下面29Bの一部に直接接続されている。すなわち、配線層29の下面29Bの一部とビア配線91Vの上端面とが接しており、配線層29とビア配線91Vとが電気的に接続されている。換言すると、配線層29とビア配線91Vとは電気的に接続されているが、一体的ではなく、別体に形成されている。
絶縁層92は、絶縁層41の下面41Bに、配線層91を被覆するように形成されている。絶縁層92には、所要の箇所に、当該絶縁層92を厚さ方向に貫通して配線層91の下面の一部を露出する貫通孔92Xが形成されている。
配線層93は、配線層91と電気的に接続されている。配線層93は、貫通孔92X内に充填されたビア配線と、絶縁層92の下面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層94は、絶縁層92の下面に、配線層93を被覆するように形成されている。絶縁層94には、所要の箇所に、当該絶縁層94を厚さ方向に貫通して配線層93の下面の一部を露出する貫通孔94Xが形成されている。
ここで、貫通孔92X,94Xは、例えば、図19において下側(配線層95側)から上側(配線層91側)に向かうに連れて開口幅が小さくなるテーパ状に形成されている。例えば、貫通孔92X,94Xは、上側の開口端の開口径が下側の開口端の開口径よりも小径となる略円錐台形状に形成されている。
配線層95は、配線層93と電気的に接続されている。配線層95は、貫通孔94X内に充填されたビア配線と、絶縁層94の下面に形成された配線パターンとが一体に形成された構造を有している。
ソルダーレジスト層96は、配線構造90の下面に形成された最外層(ここでは、最下層)の保護絶縁層である。ソルダーレジスト層96は、絶縁層94の下面に、配線層95を被覆するように形成されている。ソルダーレジスト層96には、所要の箇所に、当該ソルダーレジスト層96を厚さ方向に貫通して、配線層95の下面の一部を外部接続用パッドP4として露出させるための開口部96Xが形成されている。外部接続用パッドP4には、配線基板14をマザーボード等の実装基板に実装する際に使用されるはんだバンプやリードピン等の外部接続端子86(図20参照)が接続されるようになっている。なお、必要に応じて、開口部96Xから露出する配線層95上に表面処理層を形成するようにしてもよい。表面処理層の例としては、Au層、Ni/Au層、Ni/Pd/Au層やOSP膜などを挙げることができる。また、開口部96Xから露出する配線層95(あるいは、配線層95上に表面処理層が形成されている場合には、その表面処理層)自体を、外部接続端子としてもよい。
開口部96X及び外部接続用パッドP4の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、開口部96X及び外部接続用パッドP4の平面形状は、直径が200~1000μm程度の円形状とすることができる。なお、ソルダーレジスト層96の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダーレジスト層96は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
次に、図20に従って、半導体装置15の構造について説明する。
半導体装置15は、配線基板14と、半導体チップ60と、外部接続端子86とを有している。
半導体チップ60は、配線基板14の上面に実装されている。例えば、半導体チップ60は、配線基板14にフリップチップ実装されている。すなわち、半導体チップ60の回路形成面(ここでは、下面)に配設されたバンプ61を、配線基板14の接続パッドP1に接合することにより、半導体チップ60は、バンプ61を介して配線層21と電気的に接続されている。
外部接続端子86は、配線基板14の外部接続用パッドP4上に形成されている。外部接続端子86としては、例えば、はんだバンプやリードピンを用いることができる。なお、本例では、外部接続端子86として、はんだバンプを用いている。
次に、図21~図25に従って、配線基板14の製造方法について説明する。以下の説明では、配線基板14となる複数の部分を一括して作製した後に、個片化して多数の配線基板14を製造する、いわゆる多数個取りの製造方法について説明する。なお、説明の便宜上、最終的に配線基板14の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図21(a)に示す工程では、配線基板14が形成される個別領域A1を複数有する大判の支持基板200を準備する。支持基板200としては、例えば、金属板や金属箔を用いることができる。次に、支持基板200の下面に、その支持基板200の下面全面を被覆する金属膜201を形成する。金属膜201の材料としては、例えば、Ni、Ti、Cr、Sn、Co、Fe、Pdなどの金属、又はこれら金属から選択される少なくとも一種の金属を含む合金を用いることができる。続いて、各個別領域A1における金属膜201の下面201B上に、配線層21と絶縁層22と配線層23と絶縁層24と配線層25と絶縁層26と配線層27と絶縁層28と配線層29とが順次積層された積層体20を形成する。
次に、図21(b)に示す工程では、金属膜201の下面201Bに、積層体20を封止する絶縁層41を形成する。絶縁層41は、積層体20の側面20S全面を被覆し、積層体20の下面全面、具体的には絶縁層28の下面28B全面と接続端子29Pの側面全面及び下面29B全面とを被覆するように形成される。絶縁層41は、隣り合う積層体20の間の空間を充填するように形成される。
絶縁層41として樹脂フィルムを用いる場合には、例えば、金属膜201の下面201Bに樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度(例えば、130~200℃程度)で熱処理して硬化させることにより、絶縁層41を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層41として液状又はペースト状の絶縁性樹脂を用いる場合には、金属膜201の下面201Bに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層41を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。
また、絶縁層41の材料として熱硬化性を有したモールド樹脂を用いる場合には、図21(a)に示した構造体を金型内に収容し、その金型内に圧力(例えば、5~10MPa)を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を180℃程度の温度で加熱して硬化させることで、絶縁層41を形成する。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
次に、図22に示す工程では、積層体20の配線層29の下面29Bの一部が露出されるように絶縁層41の所定箇所に貫通孔41Xを形成する。貫通孔41Xは、例えば、COレーザやUV-YAGレーザによるレーザ加工法によって形成することができる。次いで、貫通孔41Xをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔41Xの底部に露出する配線層29の露出面に付着した樹脂スミアを除去する。
次に、図23に示す工程では、絶縁層41の貫通孔41Xに充填されたビア配線91Vと、そのビア配線91Vを介して配線層29と電気的に接続され、絶縁層41の下面41Bに積層された配線パターン91Pとを有する配線層91を形成する。配線層91は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。
続いて、図22に示した工程と同様に、絶縁層41の下面41Bに、配線層91の下面の一部を露出する貫通孔92Xを有する絶縁層92を形成する。続いて、例えばセミアディティブ法により、貫通孔92Xに充填されたビア配線と、そのビア配線を介して配線層91と電気的に接続され、絶縁層92の下面に積層された配線パターンとを有する配線層93を形成する。次いで、図22に示した工程と同様に、絶縁層92の下面に、配線層93の下面の一部を露出する貫通孔94Xを有する絶縁層94を形成する。続いて、例えばセミアディティブ法により、貫通孔94Xに充填されたビア配線と、そのビア配線を介して配線層93と電気的に接続され、絶縁層94の下面に積層された配線パターンとを有する配線層95を形成する。
次に、絶縁層94の下面に、配線層95の下面の一部を外部接続用パッドP4として露出させるための開口部96Xを有するソルダーレジスト層96を形成する。ソルダーレジスト層96は、例えば、感光性のソルダーレジストフィルムをラミネートし、又は液状のソルダーレジストを塗布し、当該レジストをフォトリソグラフィ法によりパターニングすることにより形成することができる。
以上の製造工程により、各個別領域A1における支持基板200上に、配線基板14を製造することができる。
続いて、支持基板200を除去し、金属膜201をエッチングにより除去する。本工程により、図24に示すように、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層41の上面41Aとが外部に露出される。このとき、金属膜201の下面201B(図23参照)と接していた、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層41の上面41Aとは、金属膜201の下面201B(平坦面)に沿った形状に形成される。このため、配線層21の上面21Aと絶縁層22の上面22Aと絶縁層41の上面41Aとが略面一に形成される。
次に、図24に示す構造体を切断線A2に沿ってダイシングブレード等によって切断する。具体的には、切断線A2上の絶縁層41,92,94及びソルダーレジスト層96を切断する。これにより、図25に示すように、本実施形態の配線基板14が個片化され、複数の配線基板14が製造される。
なお、個片化後の配線基板14は、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
以上説明した実施形態によれば、第1実施形態の(1)~(6)及び第2実施形態の(7)の作用効果に加えて、以下の作用効果を奏することができる。
(9)絶縁層41の下面41Bに配線構造90を積層するようにした。この配線構造90によって、配線基板14における剛性をさらに向上させることができる。これにより、支持基板200を除去した後であっても、配線基板14に反りや撓みが発生することを好適に抑制できる。
(他の実施形態)
上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・上記第3実施形態の配線構造90における配線層91,93,95及び絶縁層92,94の層数や配線の取り回しなどは様々に変形・変更することが可能である。
例えば図26に示すように、配線構造90を配線層91のみで構成するようにしてもよい。すなわち、図19に示した配線層93,95及び絶縁層92,94を省略してもよい。
・上記第3実施形態におけるソルダーレジスト層96を省略してもよい。
・上記第2実施形態の配線基板70における配線層72,82,84及び絶縁層71,81,83の層数や取り回しなどは様々に変形・変更することが可能である。例えば、配線基板10の側面及び下面を被覆する絶縁層71を、複数層の絶縁層で構成してもよい。また、絶縁層71内に配線層を形成してもよい。例えば、積層体20の最上層の配線層21と同一平面上に形成された配線層を絶縁層71内に形成してもよい。この場合の配線層の上面は、例えば、絶縁層71の上面71Aと略面一に形成され、絶縁層71から外部に露出される。
・また、上記第2実施形態の配線構造80を、コア基板を有するコア付きビルドアップ構造に変更してもよい。
・上記第2実施形態におけるソルダーレジスト層85を省略してもよい。
・上記各実施形態における積層体20の構造は特に限定されない。例えば、積層体20における配線層21,23,25,27,29及び絶縁層22,24,26,28の層数や取り回しなどは様々に変形・変更することが可能である。
・また、上記各実施形態では、積層体20の側面20Sに階段状の段差部を形成するようにしたが、積層体20の側面20Sの構造はこれに限定されない。
例えば図27に示すように、積層体20の側面20Sにおいて、積層体20内の全ての絶縁層22,24,26,28の側面を面一になるように形成してもよい。この場合には、絶縁層24が絶縁層22の下面22B全面を被覆するように形成され、絶縁層26が絶縁層24の下面24B全面を被覆するように形成され、絶縁層28が絶縁層26の下面26B全面を被覆するように形成される。
なお、積層体20の側面20Sにおいて、上下に隣り合う絶縁層22,24,26,28間の一部のみに段差部を形成するようにしてもよい。例えば、上下に隣り合う絶縁層22,24のうちの下層の絶縁層24(下層絶縁層)が上層の絶縁層22(上層絶縁層)の下面22Bの外周部を露出するように形成され、その他の絶縁層26,28の側面が絶縁層24の側面と面一になるように形成されてもよい。
・上記各実施形態の積層体20では、最下層の配線層29の接続端子29Pの平面形状を、ビア配線29Vの平面形状よりも大きく形成したが、これに限定されない。
例えば図28に示すように、接続端子29Pの平面形状を、ビア配線29Vの平面形状と同じ大きさになるように形成してもよい。例えば、接続端子29Pの平面形状を、ビア配線29Vの下面の平面形状と同じ大きさになるように形成してもよい。また、接続端子29Pの平面形状を、ビア配線29Vの下面の平面形状よりも小さくなるように形成してもよい。
・上記各実施形態の積層体20では、配線層21の上面21Aを絶縁層22の上面22Aと面一になるように形成した。これに限らず、例えば、配線層21の上面21Aを、絶縁層22の上面22Aよりも下方に凹むように形成してもよい。また、配線層21の上面21Aを、絶縁層22の上面22Aよりも上方に突出するように形成してもよい。
・上記各実施形態における積層体20内の絶縁層22,24,26,28の側面を傾斜面に形成してもよい。
・上記第1実施形態では、配線基板50にバンプ54を介して配線基板10を搭載するようにしたが、配線基板50に対する配線基板10の搭載方法はこれに限定されない。
例えば図29に示すように、バンプ54に代えて異方性導電フィルム(異方性導電接着フィルム)56を用いて、配線基板50に配線基板10を搭載するようにしてもよい。この場合には、配線基板50の上面と配線基板10の下面との間に、異方性導電フィルム56が介在するように設けられる。そして、異方性導電フィルム56を介して、配線基板10の接続パッドP2と配線基板50の接続パッド52とが電気的に接続される。ここで、異方性導電フィルムとは、Ni、Au、Ag等の導電粒子を分散させた半硬化状態の樹脂フィルム(例えば、エポキシ系等の熱硬化性樹脂フィルム)であり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有するものである。
配線基板50に異方性導電フィルム56を用いて配線基板10を搭載する場合には、例えば、以下のようにすることができる。まず、配線基板50の基板本体51の上面51Aに、接続パッド52を被覆するように、半硬化状態の異方性導電フィルム56を貼着する。次に、配線基板50の接続パッド52と配線基板10の接続パッドP2とが異方性導電フィルム56を介して対向するように位置合せする。続いて、配線基板10を異方性導電フィルム56に対して押圧し、接続パッド52と接続パッドP2とを接続する。この際、ボンディングツール等により、配線基板10を加熱しながら異方性導電フィルム56に対する押圧を行い、半硬化状態の異方性導電フィルム56を硬化させる。異方性導電フィルム56は、接続パッド52と接続パッドP2とに挟持され圧縮されるため、異方性導電フィルム56中に分散された導電粒子が相互に接触して厚さ方向に導電性を示すようになり、接続パッド52と接続パッドP2とが電気的に接続される。
・例えば図30に示すように、凹部110Xを有する配線基板110に配線基板10を搭載するようにしてもよい。配線基板110は、配線層111と、絶縁層112と、配線層113と、絶縁層114と、配線層115と、絶縁層116と、配線層117とが順次積層された構造を有している。配線基板110は、例えば、配線基板10(積層体20)よりも配線密度の低い配線層が形成された低密度配線層である。
ここで、絶縁層112,114,116の材料としては、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。絶縁層112,114,116の材料としては、例えば、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂、又はこれら樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。絶縁層112,114,116の材料としては、例えば、熱硬化性樹脂に対して補強材を入れた絶縁性樹脂を用いることもできる。また、配線層111,113,115,117の材料としては、例えば、銅や銅合金を用いることができる。
絶縁層112,114,116は、積層体20内の絶縁層22,24,26,28よりも厚い絶縁層である。絶縁層112,114,116は、例えば、30~70μm程度とすることができる。配線層111,113,115,117は、積層体20内の配線層21,23,25,27,29よりも厚い配線層である。配線層111,113,115,117の厚さは、例えば、15~35μm程度とすることができる。配線層111,113,115,117の配線幅及び配線間隔は、積層体20内の配線層21,23,25,27,29の配線幅及び配線間隔よりも大きい。配線層111,113,115,117のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。
絶縁層112は、配線層111の側面及び上面を被覆し、配線層111の下面を露出するように形成されている。絶縁層112の下面は、例えば、配線層111の下面と面一になるように形成されている。
絶縁層112の下面には、配線層111を被覆するようにソルダーレジスト層118が積層されている。ソルダーレジスト層118には、所要の箇所に、当該ソルダーレジスト層118を厚さ方向に貫通して、配線層111の下面の一部を外部接続用パッドP5として露出させるための開口部118Xが形成されている。
配線層113は、配線層111と電気的に接続されている。配線層111は、絶縁層112を厚さ方向に貫通するビア配線と、絶縁層112の上面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層114は、絶縁層112の上面に、配線層113を被覆するように形成されている。
配線層115は、配線層113と電気的に接続されている。配線層115は、絶縁層114を厚さ方向に貫通するビア配線と、絶縁層114の上面に形成された配線パターンとが一体に形成された構造を有している。
絶縁層116は、絶縁層114の上面に、配線層115を被覆するように形成されている。絶縁層116の上面には、所要の箇所に、当該絶縁層116の下面側に凹む凹部110Xが形成されている。凹部110Xは、絶縁層116の上面116Aから絶縁層116の厚さ方向の中途位置まで形成されている。
配線層117は、凹部110Xの底面に形成されている。配線層117は、配線層115と電気的に接続されている。配線層117は、絶縁層116を厚さ方向に貫通するビア配線と、凹部110Xの底面に形成された配線パターンとが一体に形成された構造を有している。
以上説明した配線基板110の凹部110X内において、配線基板10が配線基板110に実装されている。本例では、異方性導電フィルム56を用いて配線基板10が配線基板110に実装されている。詳述すると、配線基板10が配線基板110の凹部110X内に収容され、配線基板10の接続パッドP2が異方性導電フィルム56を介して配線基板110の配線層117と電気的に接続されている。
このとき、凹部110Xの内側面と配線基板10の側面(具体的には、絶縁層40の外側面)との間には隙間が形成されている。また、凹部110Xの底面と配線基板10の下面との間には隙間が形成されている。
・図30に示した配線基板110における配線層111,113,115,117及び絶縁層112,114,116の層数や取り回しなどは様々に変形・変更することが可能である。例えば、配線基板110を、コア基板を有するコア付きビルドアップ基板に変更してもよい。また、配線基板110に対する配線基板10の実装方法についても特に限定されない。
・上記各実施形態では、配線基板10,12,14に1つの半導体チップ60を実装するようにしたが、配線基板10,12,14に複数の半導体チップ60を実装するようにしてもよい。この場合には、例えば、ロジックチップとメモリチップとを組み合わせて配線基板10,12,14に搭載するようにしてもよい。
また、半導体チップ60の代わりに、チップコンデンサ、チップ抵抗やチップインダクタ等のチップ部品や水晶振動子などの電子部品を配線基板10,12,14に実装するようにしてもよい。
・また、半導体チップ60、チップ部品及び水晶振動子などの電子部品の実装の形態(例えば、フリップチップ実装、ワイヤボンディング実装、はんだ実装、異方性導電フィルムを用いた実装又はこれらの組み合わせ)などは様々に変形・変更することが可能である。
・上記各実施形態における配線基板10,12,14を、それら配線基板10,12,14に搭載された複数の電子部品同士を接続する中間基板として使用してもよい。この場合には、例えば、積層体20の最下層の配線層29の下面29Bが絶縁層40,41から露出されていなくてもよい。
・上記各実施形態では、積層体20の最下層の配線層29を、積層体20内の他の配線層21,23,25,27よりも厚く形成するようにしたが、これに限定されない。例えば、最下層の配線層29を、他の配線層21,23,25,27と同じ厚さ、もしくは他の配線層21,23,25,27よりも薄く形成するようにしてもよい。
・上記各実施形態では、多数個取りの製造方法に具体化したが、単数個取り(一個取り)の製造方法に具体化してもよい。
・上記各実施形態では、支持基板200の片側(下面)に配線層及び絶縁層を積層して配線基板10,14を形成し、支持基板200を除去して1つの個別領域A1から1つの配線基板10,14を得るようにした。これに限らず、例えば、支持基板200の両側(上面及び下面)にそれぞれ配線層及び絶縁層を積層して配線基板10,14を形成し、支持基板200を除去して1つの個別領域A1から複数の配線基板10,14を得るようにしてもよい。
・上記第2実施形態では、支持基板210の片側(片面)に配線基板10を搭載し絶縁層及び配線層を積層して配線基板12を形成し、支持基板210を除去して1つの個別領域A3から1つの配線基板12を得るようにした。これに限らず、例えば、支持基板210の両側(上面及び下面)にそれぞれ配線基板10を搭載し絶縁層及び配線層を積層して配線基板12を形成し、支持基板210を除去して1つの個別領域A3から複数の配線基板12を得るようにしてもよい。
10,12,14 配線基板
11,13,15 半導体装置
20 積層体
21 配線層(最上層の配線層)
23,25,27 配線層
29 配線層(最下層の配線層)
22,24,26,28 絶縁層
40,41 絶縁層(第1絶縁層)
41X 貫通孔
71 絶縁層(第2絶縁層)
71X 凹部
71Y 貫通孔
72V,91V ビア配線
72P,91P 配線パターン
80,90 配線構造
81,83,92,94 絶縁層
82,84,91,93,95 配線層
200 支持基板(第1支持基板)
201 金属膜(第1支持基板)
210 支持基板(第2支持基板)

Claims (15)

  1. 感光性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層と複数の配線層とが交互に積層された積層体と、
    前記複数の絶縁層よりも剛性が高く、前記積層体の側面全面及び下面を被覆する第1絶縁層と、を有し、
    前記積層体の最上層の配線層の上面と前記積層体の最上層の絶縁層の上面が前記第1絶縁層から露出されており、
    前記積層体の最下層の配線層は、前記積層体の最下層の絶縁層を貫通する第1ビア配線と、前記第1ビア配線と一体に形成され、前記最下層の絶縁層の下面から下方に突出する金属ポストとを有し、
    前記第1絶縁層は、前記金属ポストの側面全面に接して被覆していることを特徴とする配線基板。
  2. 前記第1絶縁層の上面は、前記最上層の配線層の上面及び前記最上層の絶縁層の上面と面一になるように形成されていることを特徴とする請求項1に記載の配線基板。
  3. 前記複数の絶縁層は、上下に隣接する上層絶縁層及び下層絶縁層を有し、
    前記下層絶縁層は、前記上層絶縁層の下面に積層され、前記上層絶縁層の下面の外周部を露出するように形成されており、
    前記第1絶縁層は、前記上層絶縁層の側面全面と、前記下層絶縁層から露出する前記上層絶縁層の下面全面と、前記下層絶縁層の側面全面とを被覆するように形成されていることを特徴とする請求項1又は2に記載の配線基板。
  4. 記最下層の配線層の下面が前記第1絶縁層から露出されており、
    前記最下層の配線層は、前記積層体内の他の配線層よりも厚く形成されていることを特徴とする請求項1~3のいずれか一項に記載の配線基板。
  5. 前記最上層の配線層の上面は、前記第1絶縁層の上面と面一になるように形成されており、
    記最下層の配線層の下面は、前記第1絶縁層の下面と面一になるように形成されていることを特徴とする請求項1~4のいずれか一項に記載の配線基板。
  6. 前記積層体及び前記第1絶縁層を有する構造体が埋め込まれた凹部を有する第2絶縁層と、
    前記第2絶縁層の下面に形成され、前記凹部に埋め込まれた前記構造体の前記最下層の配線層の下面の一部を露出するように前記第2絶縁層を厚さ方向に貫通する貫通孔と、
    前記第2絶縁層の下面に形成され、前記貫通孔を充填する第2ビア配線を介して前記最下層の配線層と電気的に接続される配線パターンと、を有することを特徴とする請求項1~5のいずれか一項に記載の配線基板。
  7. 前記第2絶縁層の下面に積層され、熱硬化性樹脂を主成分とする絶縁性樹脂からなる絶縁層と配線層とが積層されてなる配線構造を有することを特徴とする請求項6に記載の配線基板。
  8. 前記凹部の内側面は、前記第1絶縁層の外側面と密着するように形成され、
    前記凹部の底面は、前記第1絶縁層の下面と密着するように形成されていることを特徴とする請求項6又は7に記載の配線基板。
  9. 前記第2絶縁層は、前記第1絶縁層と同種の樹脂材料により構成されていることを特徴とする請求項6~8のいずれか一項に記載の配線基板。
  10. 前記第1絶縁層は、前記最下層の配線層の下面を被覆するように形成され、
    前記第1絶縁層の下面には、前記最下層の配線層の下面の一部を露出する貫通孔が形成されており、
    前記第1絶縁層の下面に形成され、前記貫通孔を充填する第3ビア配線を介して前記最下層の配線層に電気的に接続される配線パターンを有することを特徴とする請求項1~4のいずれか一項に記載の配線基板。
  11. 前記第1絶縁層の下面に積層され、前記配線パターンを含む複数の配線層と熱硬化性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層とが交互に積層されてなる配線構造を有することを特徴とする請求項10に記載の配線基板。
  12. 第1支持基板を準備する工程と、
    前記第1支持基板上に、感光性樹脂を主成分とする絶縁性樹脂からなる複数の絶縁層と複数の配線層とを交互に積層して積層体を形成する工程と、
    前記第1支持基板上に、前記積層体の側面全面及び下面を被覆する第1絶縁層を形成する工程と、
    前記第1支持基板を除去し、前記積層体の最上層の配線層の上面と前記積層体の最上層の絶縁層の上面と前記第1絶縁層の上面とを露出する工程と、を有し、
    前記積層体を形成する工程では、前記積層体の最下層の配線層が、前記積層体の最下層の絶縁層を貫通する第1ビア配線と、前記第1ビア配線と一体に形成され、前記最下層の絶縁層の下面から下方に突出する金属ポストとを有するように形成され、
    前記第1絶縁層を形成する工程では、前記第1絶縁層が、前記金属ポストの側面全面に接して被覆するように形成されることを特徴とする配線基板の製造方法。
  13. 前記第1支持基板は、前記配線基板が形成される個別領域を複数有し、
    前記積層体は、前記各個別領域における前記第1支持基板上に形成され、
    前記第1絶縁層は、前記積層体の側面全面及び下面を被覆するとともに、隣り合う前記積層体の間の空間を充填するように形成されることを特徴とする請求項12に記載の配線基板の製造方法。
  14. 前記第1支持基板を除去した後の前記積層体及び前記第1絶縁層を、前記第1支持基板とは異なる第2支持基板上に搭載する工程と、
    前記第2支持基板上に、前記第1絶縁層の側面全面及び下面を被覆する第2絶縁層を形成する工程と、
    前記第2絶縁層の下面に、前記最下層の配線層の下面を露出する貫通孔を形成する工程と、
    前記貫通孔を充填する第2ビア配線と、前記第2ビア配線を介して前記最下層の配線層と電気的に接続され、前記第2絶縁層の下面に形成された配線パターンとを形成する工程と、
    前記第2支持基板を除去する工程と、
    を有することを特徴とする請求項12又は13に記載の配線基板の製造方法。
  15. 前記第1支持基板を除去する工程の前に、
    前記第1絶縁層の下面に、前記最下層の配線層の下面の一部を露出する貫通孔を形成する工程と、
    前記貫通孔を充填する第3ビア配線と、前記第3ビア配線を介して前記最下層の配線層と電気的に接続され、前記第1絶縁層の下面に形成された配線パターンとを形成する工程と、を有することを特徴とする請求項12又は13に記載の配線基板の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102534733B1 (ko) * 2018-07-31 2023-05-19 삼성전자 주식회사 재배선 구조물을 가지는 팬 아웃 반도체 패키지
JP7279624B2 (ja) * 2019-11-27 2023-05-23 株式会社ソシオネクスト 半導体装置
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
KR20210087337A (ko) 2020-01-02 2021-07-12 삼성전자주식회사 반도체 패키지와 이를 구비하는 전자 장치 및 반도체 패키지의 제조방법
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007129545A1 (ja) 2006-05-02 2007-11-15 Ibiden Co., Ltd. 耐熱性基板内蔵回路配線板
JP2009141041A (ja) 2007-12-05 2009-06-25 Shinko Electric Ind Co Ltd 電子部品実装用パッケージ
JP2011159855A (ja) 2010-02-02 2011-08-18 Panasonic Corp 局所多層回路基板、および局所多層回路基板の製造方法
JP2012039090A (ja) 2010-07-15 2012-02-23 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012209432A (ja) 2011-03-30 2012-10-25 Teramikros Inc 半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法
JP2017135290A (ja) 2016-01-28 2017-08-03 新光電気工業株式会社 電子部品内蔵基板
JP2018006466A5 (ja) 2016-06-29 2019-02-07

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4285780A (en) * 1978-11-02 1981-08-25 Schachter Herbert I Method of making a multi-level circuit board
DE69635397T2 (de) * 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
TW459323B (en) * 1996-12-04 2001-10-11 Seiko Epson Corp Manufacturing method for semiconductor device
JP3696131B2 (ja) * 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US7327554B2 (en) * 2003-03-19 2008-02-05 Ngk Spark Plug Co., Ltd. Assembly of semiconductor device, interposer and substrate
EP1465471A3 (en) * 2003-04-03 2005-07-27 Matsushita Electric Industrial Co., Ltd. Wiring board, method for manufacturing a wiring board and electronic equipment
JP4688545B2 (ja) * 2005-03-31 2011-05-25 富士通セミコンダクター株式会社 多層配線基板
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
KR100743648B1 (ko) * 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
JP5195422B2 (ja) * 2006-03-31 2013-05-08 日本電気株式会社 配線基板、実装基板及び電子装置
JP5173160B2 (ja) * 2006-07-14 2013-03-27 新光電気工業株式会社 多層配線基板及びその製造方法
US7692278B2 (en) * 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US8545986B2 (en) * 2007-03-13 2013-10-01 United States of America as represented by the Administrator of the National Aeronautics and Spacing Administration Composite insulated conductor
JP5394625B2 (ja) * 2007-10-05 2014-01-22 新光電気工業株式会社 配線基板及びその製造方法
JP2009117560A (ja) * 2007-11-06 2009-05-28 Sharp Corp プリント配線基板
CN101960587B (zh) * 2008-03-19 2012-10-03 夏普株式会社 安装基板、安装基板组件和面板单元
JP2009283671A (ja) * 2008-05-22 2009-12-03 Sharp Corp プリント配線板の製造方法
JP5623308B2 (ja) * 2010-02-26 2014-11-12 日本特殊陶業株式会社 多層配線基板及びその製造方法
US9059187B2 (en) * 2010-09-30 2015-06-16 Ibiden Co., Ltd. Electronic component having encapsulated wiring board and method for manufacturing the same
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
JP5931547B2 (ja) 2012-03-30 2016-06-08 イビデン株式会社 配線板及びその製造方法
JP6029958B2 (ja) 2012-12-04 2016-11-24 新光電気工業株式会社 配線基板の製造方法
JP5754464B2 (ja) * 2013-05-21 2015-07-29 株式会社村田製作所 モジュールおよびその製造方法
KR102147911B1 (ko) * 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
CN105934823A (zh) * 2013-11-27 2016-09-07 At&S奥地利科技与系统技术股份公司 印刷电路板结构
US9263373B2 (en) * 2014-06-18 2016-02-16 Dyi-chung Hu Thin film RDL for nanochip package
JP6625491B2 (ja) * 2016-06-29 2019-12-25 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法
JP6705718B2 (ja) * 2016-08-09 2020-06-03 新光電気工業株式会社 配線基板及びその製造方法
US10068838B2 (en) * 2016-10-28 2018-09-04 Dyi-chung Hu Glass fiber reinforced package substrate
US10290584B2 (en) * 2017-05-31 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
KR101901711B1 (ko) * 2017-09-27 2018-09-27 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102008343B1 (ko) * 2017-09-27 2019-08-07 삼성전자주식회사 팬-아웃 반도체 패키지

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007129545A1 (ja) 2006-05-02 2007-11-15 Ibiden Co., Ltd. 耐熱性基板内蔵回路配線板
JP2009141041A (ja) 2007-12-05 2009-06-25 Shinko Electric Ind Co Ltd 電子部品実装用パッケージ
JP2011159855A (ja) 2010-02-02 2011-08-18 Panasonic Corp 局所多層回路基板、および局所多層回路基板の製造方法
JP2012039090A (ja) 2010-07-15 2012-02-23 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012209432A (ja) 2011-03-30 2012-10-25 Teramikros Inc 半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法
JP2017135290A (ja) 2016-01-28 2017-08-03 新光電気工業株式会社 電子部品内蔵基板
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