JP2009141041A - 電子部品実装用パッケージ - Google Patents

電子部品実装用パッケージ Download PDF

Info

Publication number
JP2009141041A
JP2009141041A JP2007314280A JP2007314280A JP2009141041A JP 2009141041 A JP2009141041 A JP 2009141041A JP 2007314280 A JP2007314280 A JP 2007314280A JP 2007314280 A JP2007314280 A JP 2007314280A JP 2009141041 A JP2009141041 A JP 2009141041A
Authority
JP
Japan
Prior art keywords
electronic component
substrate
wiring
package
component mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007314280A
Other languages
English (en)
Other versions
JP2009141041A5 (ja
JP5079475B2 (ja
Inventor
Shota Miki
翔太 三木
Sunao Arai
直 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007314280A priority Critical patent/JP5079475B2/ja
Priority to US12/276,772 priority patent/US8143531B2/en
Publication of JP2009141041A publication Critical patent/JP2009141041A/ja
Publication of JP2009141041A5 publication Critical patent/JP2009141041A5/ja
Application granted granted Critical
Publication of JP5079475B2 publication Critical patent/JP5079475B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

【課題】半導体素子等の電子部品の実装時などに発生し得る基板の反りを有効に低減し、高信頼度の実装に寄与すること。
【解決手段】電子部品実装用パッケージ５０は、複数の配線層１１，１３，１５，１７，１９が絶縁層１２，１４，１６，１８を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体（コアレス基板）１０を有している。このコアレス基板１０の最外層の配線層１１，１９の所要箇所に画定されたパッド部１１Ｐ，１９Ｐを除いて表面全体がモールド樹脂２５で覆われている。さらに、コアレス基板１０の電子部品実装面側にインターポーザ３０が搭載され、モールド樹脂２５の一部がその間隙に充填されている。
【選択図】図１

Description

本発明は、半導体素子等の電子部品を実装するのに用いられる配線基板に関し、より詳細には、複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された多層配線基板の構造体を有し、電子部品を熱硬化性材料を用いて実装するのに適応された配線基板（以下、「電子部品実装用パッケージ」もしくは単に「パッケージ」ともいう。）に関する。
従来、多層構造の配線基板を製造する技術として、ビルドアップ工法が広く用いられている。このビルドアップ工法を用いた多層配線基板は、層間絶縁層の材料（代表的には、熱硬化性樹脂）とビアホール形成プロセスの組合せにより多種類のものが作製可能であり、その典型的な製造プロセスは、支持基材としてのコア基板を中心としてその両面もしくは一方の面に、絶縁層の形成、絶縁層におけるビアホールの形成、ビアホールの内部を含めた配線パターンの形成を順次繰り返して積み上げていくものである。かかる構造では、配線層と絶縁層の部分はビルドアップ工法で積層しているので薄く形成することができるが、コア基板の部分は配線基板に剛性をもたせるために相応の厚さを必要とし、パッケージ全体としての薄型化に限界があった。
そのため、最近では、配線基板（パッケージ）の更なる薄型化を図るべく、支持基材であるコア基板を除去した構造が採用されている。かかる構造の配線基板は、「コア」の部分が無いという意味で、「コアレス基板」とも呼ばれている。
かかるコアレス基板の製造方法については後で説明するが、基本的なプロセスは、支持体としての仮基板を用意し、この仮基板上に所要数のビルドアップ層（ビアホールを含む絶縁層、ビアホールの内部を含めた配線パターン）を順次形成した後、最終的に仮基板を除去するものである。
かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、半導体装置用多層基板において、半導体素子が搭載される搭載面を可及的に平坦に形成し、且つ厚さを可及的に薄く形成し得るようにしたものがある。この半導体装置用多層基板においては、導体配線が絶縁層を介して多層に形成されて成る多層基板の一面側が、搭載される半導体素子の電極端子と接続される半導体素子用パッドが形成された半導体素子搭載面であり、且つ前記多層基板の他面側が、外部接続端子用パッドが形成された外部接続端子装着面であり、前記絶縁層の両面に形成された導体配線及び／又はパッドを電気的に接続するビアが、絶縁層を貫通して形成され、且つ当該絶縁層の外部接続端子装着面側に開口されていると共に、半導体素子搭載面側に形成された導体配線又はパッドの外部接続端子装着面側の内面に底面が形成された、開口面積が底面面積よりも大の円錐台状の凹部に形成されている。
また、特許文献２に記載されるように、仮基板の上に剥離できる状態でビルドアップ配線層を形成する配線基板（コアレス基板）の製造方法において、何ら不具合が発生することなく、信頼性よく低コストで製造できるようにしたものがある。それまでの従来技術では仮基板の上に剥離できる状態で金属薄膜等を接着層で接着する工程が必要であったために工程の煩雑化及びコストの上昇を招くといった課題があったが、この特許文献２に開示されている技術では、特別に接着層を設けることなく、接着機能をもつプリプレグを硬化させることで仮基板上に下地層と金属箔の周縁部とが接着された構造を形成しておくことで、その課題を解決している。
特開２０００−３２３６１３号公報 特開２００７−１５８１７４号公報
上述したように従来のコアレス基板（半導体パッケージ）では、コア基板を不要とするので薄型化という点では有利であるが、その反面、コア基板がないためにパッケージ全体の剛性が小さく、基板に「反り」が発生し易いといった不利がある。このような問題は、特にチップを実装したときに一層顕著に表れる。
すなわち、チップを実装する場合、先ず、搭載すべきチップにバンプ（電極端子）を形成した後、コアレス基板のチップ搭載面に露出しているパッド部にチップの電極端子を電気的に接続（フリップチップ接続）し、次に、基板とチップの隙間にアンダーフィル樹脂を充填して、両者の接続部分（パッド部と電極端子）を外部から絶縁保護する。その際、アンダーフィル樹脂を熱硬化させるべくベーキング（加熱処理）を施すが、基板との熱膨張係数が異なるため、アンダーフィル樹脂が収縮し、基板の周囲部分がチップ搭載面側に反ってしまう。
このように従来のコアレス基板（半導体パッケージ）の構造では、パッケージ全体の剛性が小さいことに起因してチップ実装の際に「反り」が発生し、その反り具合の程度によってはチップが剥がれてしまうこともあり、チップ実装を高信頼度で行うことができないといった課題があった。このような課題については、上記の特許文献１、特許文献２のいずれにも言及されていない。
また、基板の反りは、チップ実装時にのみ発生するとは限らず、チップを実装する前の段階であっても発生し得る。例えば、コアレス基板を出荷し、その後でチップを実装する場合、コアレス基板は元々剛性が小さくフレキシブルな状態にあるため、出荷から実装までの途中の取扱いの態様次第では、基板に反りが発生することも考えられる。
また、このような問題は、必ずしもコアレス基板に特有のものではなく、コア基板を有したビルドアップ多層配線基板においても同様に起こり得る。すなわち、配線層を構成する銅（Ｃｕ）等の材料と絶縁層を構成するエポキシ樹脂等の材料とでは熱膨張係数が大きく異なるため、配線層と絶縁層を交互に時間をおいて積み重ねていく手法（ビルドアップ工法）をコア基板の一方の面について施すと、その積み重ねていく過程において配線層と絶縁層の界面に熱膨張係数の違いに応じた熱応力が各層の厚さ方向に発生し、その結果、基板に反りが発生するおそれがある。
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体素子等の電子部品の実装時などに発生し得る基板の反りを有効に低減し、高信頼度の実装に寄与することができる電子部品実装用パッケージを提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の基本形態によれば、複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体を有し、該構造体の電子部品実装面側の最外層の配線層の所要箇所に画定されたパッド部と該構造体の電子部品実装面と反対側の最外層の配線層の所要箇所に画定されたパッド部とを除いて表面全体がモールド樹脂で覆われていることを特徴とする電子部品実装用パッケージが提供される。
本発明に係る電子部品実装用パッケージの構成によれば、配線層と絶縁層が交互に積層された構造体（配線基板）の所定の部分（外部端子が接続されるパッド部）を除いて表面全体がモールド樹脂で覆われているので、基板全体としての剛性が高められている。従って、本パッケージに熱硬化性材料を用いて電子部品を実装したときにその界面に熱膨張係数の違いに応じた応力（つまり、基板の反りの原因となる応力）が発生しても、モールド樹脂の被覆によって基板全体が補強されているので、その応力が基板内を伝播するのを有効に阻止することができる。
これによって、基板全体の反りを有効に低減させることができ、従来技術に見られたような、チップの「剥がれ」といった不都合も解消され、電子部品を高信頼度で実装することが可能となる。
また、上記の形態に係る電子部品実装用パッケージにおいて、さらに、前記構造体の電子部品実装面側にインターポーザを当該パッド部に接続させて搭載し、前記モールド樹脂の一部を、前記構造体と前記インターポーザとの間隙に充填するようにしてもよい。
この形態によれば、インターポーザの介在により、その電子部品を実装したときの配線基板との熱膨張係数の違いに起因した影響（基板の反り）を効果的に緩和できると共に、インターポーザの本来の機能に基づいて配線基板の高密度化を図ることができる。
また、本発明の他の形態によれば、複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体を有し、該構造体が、モールド樹脂で表面全体が覆われた配線基板に固定的に搭載されていることを特徴とする電子部品実装用パッケージが提供される。
この形態に係る電子部品実装用パッケージの構成によれば、上記の形態に係る電子部品実装用パッケージとは違い、当該構造体自体を直接モールド樹脂で覆ってはいないが、この構造体を固定的に搭載する配線基板の表面全体がモールド樹脂で被覆されているので、構造体を含めたパッケージ全体の剛性を高めることができる。これにより、上記の形態に係るパッケージと同様に、基板全体の反りを有効に低減させることができ、電子部品の実装を信頼性良く行うことができる。
本発明に係る電子部品実装用パッケージの他の構成上の特徴及びそれに基づく有利な利点等については、以下に記述する発明の実施の形態を参照しながら説明する。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
（第１の実施形態…図１、図２参照）
図１は本発明の第１の実施形態に係る電子部品実装用パッケージの構成を断面図の形態で示したものである。
本実施形態に係る電子部品実装用パッケージ５０は、基本的には、支持基材を含まない配線基板（コアレス基板）１０と、このコアレス基板１０に実装されたインターポーザ３０とを備えて構成されている。本実施形態のパッケージ５０は、図示のようにコアレス基板１０にインターポーザ３０が実装された状態で、図中破線で示すように半導体素子等のチップ（代表的にはシリコン（Ｓｉ）チップ）１をインターポーザ３０上に搭載して、半導体装置等の電子部品装置を構成する。
本パッケージ５０の主要部を構成するコアレス基板１０は、図示のように複数の配線層１１，１３，１５，１７，１９が絶縁層１２，１４，１６，１８を介在させて積層され、各絶縁層１２，１４，１６，１８にそれぞれ形成されたビアホールに充填された導体（それぞれ、配線層１３，１５，１７，１９を構成する材料の一部分）を介して層間接続された構造を有している。コアレス基板１０の最外層の配線層（図示の例では、配線層１１，１９）には、それぞれ所定の箇所にパッド部１１Ｐ，１９Ｐが画定されており、各パッド部１１Ｐ，１９Ｐはコアレス基板１０の両面（絶縁層１２，１８上）に露出している。
下側の絶縁層１８から露出するパッド部１９Ｐには、本パッケージ５０をマザーボード等のプリント配線板（実装用基板）に実装する際に使用されるはんだボール等の外部接続端子２０が接合されている。なお、図示の例では外部接続端子２０を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるように当該パッド部１９Ｐが露出していれば十分である。もちろん、各パッド部１１Ｐ，１９Ｐの表面には金（Ａｕ）めっき等の表面処理が施されている。
また、コアレス基板１０の上面（チップ実装面側）には、所要の個数（図示の例では、２個）のチップキャパシタ２１が搭載されている。各チップキャパシタ２１は、それぞれ１対の電極端子２２を介して、上側の絶縁層１２から露出するパッド部１１Ｐに接続されている。チップキャパシタ２１は、配線のインダクタンスを下げて所要の「デカップリング」を奏するために設けられている。本実施形態では、本パッケージ５０に搭載するチップ１がマイクロプロセッサ（ＣＰＵ）である場合を想定しており、かかるＣＰＵにおいては高速動作が要求されるため、信号線の配線長によるインダクタンスの増大を低減させる必要があり、それを実現する一手段としての「デカップリング」を奏するために所要の個数のチップキャパシタ２１が設けられている。
さらに、本発明を特徴付ける部材として、モールド樹脂２５が、チップキャパシタ２１を搭載したコアレス基板１０の表面全体を覆うようにして設けられている。すなわち、モールド樹脂２５は、図示のようにコアレス基板１０の下面（外部接続端子接合用のパッド部１９Ｐを除いた領域）、側面及び上面（チップキャパシタ２１を含む領域）を覆い、さらに、上面とインターポーザ３０との間隙に充填されている。
充填する樹脂２５の材料としては、モールド樹脂として一般に使用されている熱硬化性エポキシ樹脂が用いられる。熱硬化性エポキシ樹脂の場合、弾性率が１０〜３０ＧＰａ、熱膨張係数（ＣＴＥ）が５〜１５ｐｐｍ／℃であり、さらに、樹脂の弾性率やＣＴＥ等を調整するためにフィラー（シリカ、アルミナ、ケイ酸カルシウム等の無機物の微粒子）を７０〜９０％程度添加して使用する。熱硬化性エポキシ樹脂以外にも、例えば、アンダーフィル樹脂として一般に使用されている液状エポキシ樹脂などを使用してもよい。液状エポキシ樹脂の場合、弾性率が５〜１５ＧＰａ、ＣＴＥが２０〜４０ｐｐｍ／℃であり、フィラーを６０〜８０％程度添加して使用する。樹脂２５を充填する方法としては、好適にはトランスファモールドを用いることができる。トランスファモールド以外に、インジェクションモールド、アンダーフィルフロー等の方法を用いてもよい。
インターポーザ３０は、搭載する半導体素子等のチップ１と実装用基板（この場合、コアレス基板１０）との間で所要のファンアウト構造を実現するためのものであり、機能的には配線基板と同等である。このインターポーザ３０については、本発明に直接関連する部材ではないので、その内部構成については図示を省略している。
インターポーザ３０を構成する材料として、本実施形態では、代表的な半導体材料であるシリコン（Ｓｉ）を使用している。これは、Ｓｉチップ１を搭載した場合にその構成材料と同等の熱膨張係数を有しているため、両者間に熱収縮の差に起因する反りや捻れ等の不都合が生じないようにするためである。インターポーザ３０を構成する材料としては、シリコン（Ｓｉ）以外にも、ポリイミド樹脂やエポキシ樹脂、セラミックス、ガラスセラミックス等の低温焼成セラミックスなどを適宜使用可能であることはもちろんである。
また、インターポーザ３０の両面には、それぞれ絶縁層３１，３２を介在させて、それぞれ所要の形状に配線パターン（例えば、銅（Ｃｕ）のめっき層）３３，３４が形成されており、各配線パターン３３，３４は、インターポーザ３０の所要の位置に形成されたビアホールを介して電気的に接続されている（つまり、インターポーザ３０の両面が電気的に導通している）。各配線パターン３３，３４は、それぞれ所要の箇所にパッド部を含むように形成されている。本実施形態に係る構成では、チップ１が搭載される側の配線パターン３３は、搭載するチップ１の電極端子２（例えば、はんだバンプ、金（Ａｕ）バンプ等）の位置に対応する箇所にパッド部が画定されるように形成され、これと反対側の配線パターン３４は、コアレス基板１０に実装する際に用いられるはんだバンプ等の接続端子３５の位置に対応する箇所にパッド部が画定されるように形成されている。図示の例では、インターポーザ３０の両面に１層ずつ配線パターン３３，３４が形成された構造を示しているが、必要に応じて、ビルドアップ法等により更なる多層配線化を行ってもよいことはもちろんである。
また、図１には明示していないが、インターポーザ３０の両面には、各配線パターン３３，３４（パッド部）を露出させて全面を覆うようにして保護膜（例えば、ソルダレジスト層）が形成されており、さらに、各保護膜から露出している配線パターン（パッド部）上にニッケル（Ｎｉ）／金（Ａｕ）のめっき層が被着されている。
このようなインターポーザ３０を製造する方法については、詳細な説明は省略するが、簡単に説明すると以下の通りである。すなわち、Ｓｉウエハの状態で、先ず所要の箇所にスルーホールを形成し、次にスルーホールの内壁面及びウエハ表面に絶縁層３１，３２を形成し、次にスルーホール内を含めて絶縁層３１，３２上へシード層を形成した後、このシード層を給電層として利用した電解めっきによりスルーホール内へ導体を充填してビアホールを形成し、両面にめっき層を形成して表裏（ウエハ両面）を導通させ、両面に配線パターン３３，３４を形成し、さらに保護膜を形成した後、ウエハを各インターポーザ単位にダイシング（個片化）し、はんだバンプ等の接続端子３５を接合することで、インターポーザ３０を得ることができる。
一方、コアレス基板１０を製造する方法についても、詳細な説明は省略するが、一例を説明すると以下の通りである。以下に説明するプロセスは、前述した特許文献２（特開２００７−１５８１７４号公報）に記載されている方法を抜粋したものである。先ず、銅（Ｃｕ）からなる仮基板を用意し、この仮基板上に、形成すべき所要の配線層（パターン）の形状に応じた開口部を備えためっきレジストを形成し、次に、このめっきレジスト層の開口部から露出している仮基板（Ｃｕ）上に、例えば、Ａｕめっき層とＮｉめっき層の２層構造からなる配線層１１（パッド部１１Ｐ）を形成し、めっきレジスト層を除去した後、仮基板及び配線層１１（パッド部１１Ｐ）上にエポキシ系樹脂等の絶縁層１２を形成し、所要の箇所にビアホールを形成した後、セミアディティブ法などにより、ビアホールを充填して配線層１１（パッド部１１Ｐ）に接続される所要の配線層（パターン）１３を形成し、以降、所要の層数となるまで、絶縁層１４，１６，１８と配線層１５，１７，１９を交互に積み重ねて積層し、最外層の配線層１９についてはその表面にＮｉ／Ａｕめっきを施した後、仮基板（Ｃｕ）を、配線層１１（その表層部にＡｕめっき層が形成されている）及び絶縁層１２に対して選択的にエッチングすることで、コアレス基板１０を得ることができる。
本実施形態では、上述したようなプロセスを経てコアレス基板１０及びインターポーザ３０をそれぞれ製造し、コアレス基板１０の上面（チップ１が搭載される領域に対応する部分）にインターポーザ３０を実装した後、所要のモールディング（モールド樹脂２５によるコアレス基板１０全体の被覆）を行うことで、電子部品実装用パッケージ５０を得ている。さらに、このパッケージ５０（インターポーザ３０上）にシリコン（Ｓｉ）チップ１等の電子部品を搭載することで、半導体装置等の電子部品装置を得ることができる。
コアレス基板１０上へのインターポーザ３０の実装は、通常のフリップチップ接続の場合と同様にして行うことができる。すなわち、インターポーザ３０の下側の保護膜から露出している配線パターン３４のパッド部に接続端子３５としてのはんだボールをリフローにより接合し（はんだバンプの形成）、このはんだバンプを介してコアレス基板１０上の対応するパッド部１１Ｐに接続する。
モールディングについても、当該技術分野において通常行われているトランスファモールド、インジェクションモールド、アンダーフィルフロー等の方法を用いて実施することができる。この場合、モールディングに使用する封止金型（上型及び下型）のコアレス基板１０に接する側の面は、図１に示すモールド樹脂２５の形状が得られるような表面形状にそれぞれ成形されている。
また、インターポーザ３０にＳｉチップ１を搭載する場合には、インターポーザ３０の上側の保護膜から露出している配線パターン３３のパッド部に、Ｓｉチップ１のパッド上に接合された金バンプ等の電極端子２が電気的に接続されるように当該チップをフリップチップ接続し、さらに当該保護膜との間にアンダーフィル樹脂（例えば、エポキシ樹脂）を充填し、熱硬化させて固定（実装）する。
以上説明したように、本実施形態に係る電子部品実装用パッケージ５０（図１）の構成によれば、チップキャパシタ２１を搭載したコアレス基板１０の表面全体がモールド樹脂２５で覆われているので、基板全体としての剛性が高められている（つまり、基板全体が補強されている）。従って、本パッケージ５０にアンダーフィル樹脂を用いてチップ１を実装したときにその界面に熱膨張係数の違いに応じた応力（つまり、基板の反りの原因となる応力）が発生しても、モールド樹脂２５の被覆によって基板全体が補強されているので、その応力が基板全体の反りを有効に阻止することができる。
これにより、基板全体の反りを大いに低減させることが可能となり、従来技術に見られたような、チップの「剥がれ」といった不都合も解消され、チップ実装を高信頼度で行うことができる。
また、典型的なインターポーザにおいては、もともと薄型化されていることもあり、チップの実装時に両者間に熱収縮の差に起因する反りや捻れ、しわ等が生じないようにするために、好適にはチップの材料と同等の熱膨張係数を有する材料で構成するのが一般的である。この場合、搭載するチップの構成材料としては代表的にシリコン（Ｓｉ）が使用されているので、インターポーザを構成する材料としてＳｉを使用するのが望ましい。
これに対し、本実施形態に係るパッケージ５０の構成では、インターポーザ３０は、本来の配線基板であるコアレス基板１０の電子部品搭載領域に対応する部分にモールド樹脂２５を介して固定的に搭載されており、コアレス基板１０と一体化されている。そして、このコアレス基板１０は上記のように外表面が全体的にモールド樹脂２５で覆われていて補強されているので、インターポーザ３０が薄型化されていてもその構成材料にかかわらず、上記のような熱収縮の差に起因する反りや捻れなどが生じることはない。言い換えると、インターポーザ３０を構成する材料として、搭載するチップの熱膨張係数にマッチングさせた材料を必ずしも使用する必要はなく、他の材料も自由に選定して使用することができる。例えば、ポリイミド樹脂やガラスセラミックス等の絶縁体材料を使用することができる。
このように材料の選定に自由度をもたせたインターポーザ３０を介在させることで、チップ１を実装したときの配線基板（コアレス基板１０）との熱膨張係数の違いに起因した影響（基板の反り）を効果的に緩和できるとともに、インターポーザの本来の機能に基づいて配線基板１０の高密度化（高機能化）を図ることが可能となる。
上述した実施形態に係る電子部品実装用パッケージ５０（図１）の構成では、コアレス基板１０の下面（外部接続端子接合用のパッド部１９Ｐを除いた領域）を含めて基板全体をモールド樹脂２５で被覆した場合を例にとって説明したが、本発明の要旨からも明らかなように、モールド樹脂の被覆の態様がこれに限定されないことはもちろんである。図２はその一変形例を示したものである。
この実施形態に係る電子部品実装用パッケージ５０ａ（図２）の構成では、上述した実施形態に係るパッケージ５０（図１）と比べて、コアレス基板１０ａの表層の露出する側の面（マザーボード等に実装される側の面）に保護膜として機能する絶縁層（ソルダレジスト層）２３を形成している点、そのため、このソルダレジスト層２３が形成されている基板下面を除いてコアレス基板１０ａの全体（側面、上面（チップキャパシタ２１を含む領域）、上面とインターポーザ３０との間隙）をモールド樹脂２５ａで覆っている点で相違している。他の構成については、図１の実施形態に係る構成と同じであるのでその説明は省略する。
本実施形態では、コアレス基板１０ａの上面にインターポーザ３０を実装し、コアレス基板１０ａの下面に、外部接続端子接合用のパッド部１９Ｐが露出するように開口部を備えたソルダレジスト層２３を形成した後に、モールディングを行っている。モールディングの方法は、基本的に図１の実施形態の場合と同様である。ただし、本実施形態では、モールディングに使用する封止金型のうち上型は同じであるが、下型については、コアレス基板１０ａに接する側の面が平坦な形状となっている点で相違する。
この実施形態では、コアレス基板１０ａの表面を覆うモールド樹脂２５ａの被覆面積が図１の実施形態におけるモールド樹脂２５の場合と比べて少なくなっているが、その少なくなった分、保護膜及び補強層として機能し得るソルダレジスト層２３で覆われているので、図１の実施形態の場合と同等の作用効果を奏することができる。
（第２の実施形態…図３、図４参照）
上述した第１の実施形態及びその変形例（図１、図２）に係る電子部品実装用パッケージ５０，５０ａの構成では、コアレス基板１０，１０ａに対して直接的にモールド樹脂２５，２５ａを被覆することで当該基板の補強を図り、反りを低減させるようにした場合を例にとって説明したが、本発明の要旨からも明らかなように、モールド樹脂で覆うべき対象物が必ずしもコアレス基板１０，１０ａ自体である必要がないことはもちろんである。要は、モールド樹脂で被覆することによって当該パッケージ全体の剛性が高められれば十分である。以下、その場合の実施形態について説明する。
図３は本発明の第２の実施形態に係る電子部品実装用パッケージの構成を断面図の形態で示したものである。
本実施形態に係る電子部品実装用パッケージ５０ｂは、図示のように支持基材を含まない配線基板（コアレス基板）１０ｂと、このコアレス基板１０ｂを搭載する２層プリント基板４０とを備えて構成されている。本実施形態のパッケージ５０ｂは、図示のように２層プリント基板４０にコアレス基板１０ｂが搭載された状態で、図中破線で示すように半導体素子等のチップ（代表的にはシリコン（Ｓｉ）チップ）１ａをコアレス基板１０ｂに搭載して、半導体装置等の電子部品装置を構成する。
本パッケージ５０ｂの主要部を構成するコアレス基板１０ｂは、上述した第１の実施形態等に示されているコアレス基板１０，１０ａと実質的に同じ構造を有している。すなわち、複数の配線層が絶縁層を介在させて積層され、各絶縁層にそれぞれ形成されたビアホールに充填された導体（それぞれ、当該配線層を構成する材料の一部分）を介して層間接続された構造を有している。コアレス基板１０ｂの最外層の配線層には、それぞれ所定の箇所にパッド部が画定されており、各パッド部は、コアレス基板１０ｂの両面に露出している。
ただし、本実施形態では、コアレス基板１０ｂの表層（上下）に、保護膜として機能する絶縁層（ソルダレジスト層）２４ａ，２４ｂが、最外層の配線層の所定の箇所に画定されたパッド部を除いて全面を覆うように形成されている。コアレス基板１０ｂの上側の絶縁層２４ａから露出するパッド部には、本パッケージ５０ｂに搭載されるチップ１ａの電極端子２ａが金バンプ等を介してフリップチップ接続され、下側の絶縁層２４ｂから露出するパッド部には、コアレス基板１０ｂを２層プリント基板４０に実装する際に用いられるはんだバンプ等の接続端子３５ａが接合されるようになっている。
一方、２層プリント基板４０は、支持基材としてのコア基板４１を有しており、このコア基板４１の両面には、それぞれ所要の形状にパターニングされた配線層（例えば、銅（Ｃｕ）のめっき層）４２，４３が形成されており、各配線層４２，４３は、コア基板４１の所要の位置に形成されたスルーホール（に充填された導体）を介して電気的に接続されている（つまり、コア基板４１の両面が電気的に導通している）。各配線層４２，４３は、それぞれ所要の箇所にパッド部を含むように形成されている。さらに、コア基板４１の両面に、保護膜として機能する絶縁層（ソルダレジスト層）４４，４５が、各配線層４２，４３の所定の箇所に画定されたパッド部を除いて全面を覆うように形成されている。
本実施形態に係る構成では、コアレス基板１０ｂが実装される側の配線層４２は、コアレス基板１０ｂを実装する際に用いられるはんだバンプ等の接続端子３５ａの位置に対応する箇所にパッド部が画定されるように形成され、これと反対側の配線層４３は、本パッケージ５０ｂをマザーボード等の実装用基板に実装する際に使用されるはんだボール等の外部接続端子２０ａの接合位置に対応する箇所にパッド部が画定されるように形成されている。同様に、図示の例では外部接続端子２０ａを設けているが、これは必ずしも設ける必要はなく、必要なときに外部接続端子を接合できるように当該パッド部（配線層４３の一部分）が露出していれば十分である。
また、本実施形態に係るパッケージ５０ｂの構成では、２層プリント基板４０の上面に所要の個数のチップキャパシタ２１が搭載されている。各チップキャパシタ２１は、それぞれ１対の電極端子２２を介して、コア基板４１上のパッド部（配線層４２の一部分）に接続されている。
さらに、本発明を特徴付ける部材として、モールド樹脂２５ｂが、チップキャパシタ２１を搭載した２層プリント基板４０の表面全体を覆うようにして設けられている。すなわち、モールド樹脂２５ｂは、図示のようにソルダレジスト層４５が形成されている基板下面を除いて、２層プリント基板４０の側面及び上面（チップキャパシタ２１を含む領域）を覆い、上面とコアレス基板１０ｂとの間隙に充填されている。充填する樹脂２５ｂの材料及びその充填方法については、上述した第１の実施形態等（図１、図２）の場合と同じであるので、その説明は省略する。
本実施形態に係る電子部品実装用パッケージ５０ｂ（図３）の構成によれば、コアレス基板１０ｂを実装し、かつチップキャパシタ２１を搭載した２層プリント基板４０の表面全体がモールド樹脂２５ｂで被覆されているので、上述した第１の実施形態（図１、図２）の場合と同様に、コアレス基板１０ｂを含めたパッケージ５０ｂ全体の剛性を高めることができる。従って、コアレス基板１０ｂにアンダーフィル樹脂を用いてチップ１ａを実装したときにその界面に熱膨張係数の違いに応じた応力（つまり、基板の反りの原因となる応力）が発生しても、このコアレス基板１０ｂに固定的に接続された２層プリント基板４０自体が補強されているので、その応力が基板内を伝播するのを有効に阻止することができる。これにより、基板全体の反りを大いに低減させることができ、チップ実装を高信頼度で行うことが可能となる。
図４は、上述した第２の実施形態に係る電子部品実装用パッケージ５０ｂの変形例を断面図の形態で示したものである。
この実施形態に係る電子部品実装用パッケージ５０ｃ（図４）の構成では、上述した第２の実施形態に係るパッケージ５０ｂ（図３）と比べて、コアレス基板１０ｂを搭載する基板として４層プリント基板４０ａを備えた点で相違している。この４層プリント基板４０ａについても、通常のビルドアップ工法を用いて形成することができる。なお、図中、４６，４７はコア基板４１（両面銅張り基板など）の両面にそれぞれ設けられた第１層目の配線層、４８，４９は更にその両面にビルドアップ法で形成された第２層目の配線層を示す。他の構成については、図３の実施形態に係るパッケージ５０ｂの構成と同じであるのでその説明は省略する。
本実施形態においても、上述した第２の実施形態（図３）の場合と同様に、コアレス基板１０ｂを含めたパッケージ５０ｃ全体の剛性が高められているので、基板全体の反りを有効に低減させることができ、チップ実装を高信頼度で行うことができる。
なお、上述した第２の実施形態及びその変形例（図３、図４）に係る電子部品実装用パッケージ５０ｂ，５０ｃにおいては、コアレス基板１０ｂを搭載する基板としてそれぞれ２層プリント基板４０、４層プリント基板４０ａを使用した場合について説明したが、プリント基板の層数がこれら２層、４層に限定されないことはもちろんである。
本発明の第１の実施形態に係る電子部品実装用パッケージの構成を示す断面図である。 図１のパッケージの変形例を示す断面図である。 本発明の第２の実施形態に係る電子部品実装用パッケージの構成を示す断面図である。 図３のパッケージの変形例を示す断面図である。
符号の説明
１，１ａ…チップ（電子部品）、
１０，１０ａ，１０ｂ…コアレス基板（構造体）、
１１，１３，１５，１７，１９，３３，３４，４２，４３，４６〜４９…配線層、
１２，１４，１６，１８，３１，３２…絶縁層、
１１Ｐ，１９Ｐ…パッド部、
２０，２０ａ…外部接続端子、
２１…チップキャパシタ、
２３，２４ａ，２４ｂ、４４，４５…ソルダレジスト層（絶縁層）、
２５，２５ａ，２５ｂ，２５ｃ…モールド樹脂、
３０…インターポーザ、
３５，３５ａ…接続端子、
４０，４０ａ…（コアレス基板を搭載する）プリント基板、
４１…コア基板（支持基材）、
５０，５０ａ，５０ｂ，５０ｃ…電子部品実装用パッケージ。

Claims (5)

  1. 複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体を有し、該構造体の電子部品実装面側の最外層の配線層の所要箇所に画定されたパッド部と該構造体の電子部品実装面と反対側の最外層の配線層の所要箇所に画定されたパッド部とを除いて表面全体がモールド樹脂で覆われていることを特徴とする電子部品実装用パッケージ。
  2. 複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体を有し、該構造体の電子部品実装面と反対側の面に、最外層の配線層の所要箇所に画定されたパッド部を露出させて保護膜が形成されており、該保護膜が形成されている部分を除いて表面全体がモールド樹脂で覆われていることを特徴とする電子部品実装用パッケージ。
  3. 前記構造体の電子部品実装面側にインターポーザが当該パッド部に接続されて搭載されており、前記モールド樹脂の一部が、前記構造体と前記インターポーザとの間隙に充填されていることを特徴とする請求項１又は２に記載の電子部品実装用パッケージ。
  4. 複数の配線層が絶縁層を介在させて積層され、該絶縁層に形成されたビアホールを介して層間接続された構造体を有し、該構造体が、モールド樹脂で表面全体が覆われた配線基板に固定的に搭載されていることを特徴とする電子部品実装用パッケージ。
  5. 前記構造体を搭載する前記配線基板は、支持基材としてのコア基板を有していることを特徴とする請求項４に記載の電子部品実装用パッケージ。
JP2007314280A 2007-12-05 2007-12-05 電子部品実装用パッケージ Active JP5079475B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007314280A JP5079475B2 (ja) 2007-12-05 2007-12-05 電子部品実装用パッケージ
US12/276,772 US8143531B2 (en) 2007-12-05 2008-11-24 Electronic component mounting package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007314280A JP5079475B2 (ja) 2007-12-05 2007-12-05 電子部品実装用パッケージ

Publications (3)

Publication Number Publication Date
JP2009141041A true JP2009141041A (ja) 2009-06-25
JP2009141041A5 JP2009141041A5 (ja) 2010-12-24
JP5079475B2 JP5079475B2 (ja) 2012-11-21

Family

ID=40720443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007314280A Active JP5079475B2 (ja) 2007-12-05 2007-12-05 電子部品実装用パッケージ

Country Status (2)

Country Link
US (1) US8143531B2 (ja)
JP (1) JP5079475B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013102062A (ja) * 2011-11-09 2013-05-23 Ibiden Co Ltd 半導体実装部材及びその製造方法
TWI422000B (zh) * 2010-01-26 2014-01-01 Unimicron Technology Corp 無核心層封裝基板及其製法
JP2019192886A (ja) * 2018-04-27 2019-10-31 新光電気工業株式会社 配線基板及び配線基板の製造方法
WO2023157624A1 (ja) * 2022-02-15 2023-08-24 凸版印刷株式会社 インターポーザ、半導体パッケージ及びそれらの製造方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
US8829355B2 (en) * 2009-03-27 2014-09-09 Ibiden Co., Ltd. Multilayer printed wiring board
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
WO2011030504A1 (ja) * 2009-09-11 2011-03-17 パナソニック株式会社 電子部品実装体及びその製造方法並びにインタポーザ
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
US8164917B2 (en) * 2009-12-23 2012-04-24 Oracle America, Inc. Base plate for use in a multi-chip module
US8278214B2 (en) * 2009-12-23 2012-10-02 Intel Corporation Through mold via polymer block package
JP5638269B2 (ja) * 2010-03-26 2014-12-10 日本特殊陶業株式会社 多層配線基板
DE102010025966B4 (de) * 2010-07-02 2012-03-08 Schott Ag Interposer und Verfahren zum Herstellen von Löchern in einem Interposer
US9059187B2 (en) * 2010-09-30 2015-06-16 Ibiden Co., Ltd. Electronic component having encapsulated wiring board and method for manufacturing the same
US8895380B2 (en) 2010-11-22 2014-11-25 Bridge Semiconductor Corporation Method of making semiconductor assembly with built-in stiffener and semiconductor assembly manufactured thereby
JP5649490B2 (ja) * 2011-03-16 2015-01-07 新光電気工業株式会社 配線基板及びその製造方法
TWI447864B (zh) * 2011-06-09 2014-08-01 Unimicron Technology Corp 封裝基板及其製法
TWI492680B (zh) * 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US20130069680A1 (en) * 2011-09-16 2013-03-21 Cascade Microtech, Inc. Risers including a plurality of high aspect ratio electrical conduits and systems and methods of manufacture and use therof
US8901435B2 (en) 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
TWI543307B (zh) * 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構
CN103779284A (zh) * 2012-10-22 2014-05-07 欣兴电子股份有限公司 封装载板与芯片封装结构
US10032696B2 (en) 2012-12-21 2018-07-24 Nvidia Corporation Chip package using interposer substrate with through-silicon vias
CN104377187B (zh) * 2013-08-16 2017-06-23 碁鼎科技秦皇岛有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
US9560749B2 (en) 2014-03-17 2017-01-31 Apple Inc. Electronic devices having stress concentrators for printed circuit boards
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
TWI595613B (zh) 2014-11-18 2017-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US10306777B2 (en) * 2014-12-15 2019-05-28 Bridge Semiconductor Corporation Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
US9859202B2 (en) * 2015-06-24 2018-01-02 Dyi-chung Hu Spacer connector
US9673173B1 (en) * 2015-07-24 2017-06-06 Altera Corporation Integrated circuit package with embedded passive structures
US9735079B2 (en) * 2015-10-08 2017-08-15 Dyi-chung Hu Molding compound wrapped package substrate
TWI582905B (zh) * 2016-01-07 2017-05-11 晨星半導體股份有限公司 晶片封裝結構及其製作方法
US9806061B2 (en) * 2016-03-31 2017-10-31 Altera Corporation Bumpless wafer level fan-out package
US10403599B2 (en) * 2017-04-27 2019-09-03 Invensas Corporation Embedded organic interposers for high bandwidth
US10687419B2 (en) * 2017-06-13 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
FR3070573A1 (fr) * 2017-08-25 2019-03-01 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique incluant au moins une puce electronique et ensemble electronique
JP2019041041A (ja) * 2017-08-28 2019-03-14 新光電気工業株式会社 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
JP7087369B2 (ja) * 2017-12-13 2022-06-21 凸版印刷株式会社 微細配線層付きキャリア基板および微細配線層付き半導体パッケージ基板の製造方法
JP7053249B2 (ja) * 2017-12-22 2022-04-12 スタンレー電気株式会社 半導体発光装置
US20200020624A1 (en) * 2018-07-10 2020-01-16 Qualcomm Incorporated Substrate-embedded substrate
EP3644359A1 (en) * 2018-10-23 2020-04-29 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Z-axis interconnection with protruding component
US11490517B2 (en) * 2019-07-31 2022-11-01 ABB Power Electronics, Inc. Interposer printed circuit boards for power modules
US10993325B2 (en) 2019-07-31 2021-04-27 Abb Power Electronics Inc. Interposer printed circuit boards for power modules
US11232998B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
US11488901B2 (en) * 2020-04-29 2022-11-01 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
TWI758756B (zh) * 2020-06-23 2022-03-21 欣興電子股份有限公司 封裝載板及其製作方法
US11355454B2 (en) * 2020-07-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
US20230062138A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226454A (ja) * 1994-02-10 1995-08-22 Sony Corp 半導体装置
JPH07235620A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 半導体装置とその製造方法及びその実装構造と実装方法
JP2003086733A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法およびそれを用いた電子機器
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
WO2007129545A1 (ja) * 2006-05-02 2007-11-15 Ibiden Co., Ltd. 耐熱性基板内蔵回路配線板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection
US5530288A (en) * 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
SG46955A1 (en) * 1995-10-28 1998-03-20 Inst Of Microelectronics Ic packaging lead frame for reducing chip stress and deformation
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP4334005B2 (ja) 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226454A (ja) * 1994-02-10 1995-08-22 Sony Corp 半導体装置
JPH07235620A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 半導体装置とその製造方法及びその実装構造と実装方法
JP2003086733A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法およびそれを用いた電子機器
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
WO2007129545A1 (ja) * 2006-05-02 2007-11-15 Ibiden Co., Ltd. 耐熱性基板内蔵回路配線板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI422000B (zh) * 2010-01-26 2014-01-01 Unimicron Technology Corp 無核心層封裝基板及其製法
JP2013102062A (ja) * 2011-11-09 2013-05-23 Ibiden Co Ltd 半導体実装部材及びその製造方法
JP2019192886A (ja) * 2018-04-27 2019-10-31 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP7202785B2 (ja) 2018-04-27 2023-01-12 新光電気工業株式会社 配線基板及び配線基板の製造方法
WO2023157624A1 (ja) * 2022-02-15 2023-08-24 凸版印刷株式会社 インターポーザ、半導体パッケージ及びそれらの製造方法

Also Published As

Publication number Publication date
US8143531B2 (en) 2012-03-27
US20090145636A1 (en) 2009-06-11
JP5079475B2 (ja) 2012-11-21

Similar Documents

Publication Publication Date Title
JP5079475B2 (ja) 電子部品実装用パッケージ
JP4926692B2 (ja) 配線基板及びその製造方法と半導体装置
JP4361826B2 (ja) 半導体装置
US8379401B2 (en) Wiring board, method of manufacturing the same, and semiconductor device having wiring board
JP6173781B2 (ja) 配線基板及び配線基板の製造方法
JP5577760B2 (ja) パッケージ基板および半導体装置の製造方法
JP5389770B2 (ja) 電子素子内蔵印刷回路基板及びその製造方法
JP5367523B2 (ja) 配線基板及び配線基板の製造方法
US20100025081A1 (en) Wiring substrate and electronic component device
US20090135574A1 (en) Wiring board, semiconductor device having wiring board, and method of manufacturing wiring board
US11430725B2 (en) Wiring board and method of manufacturing the same
JP2006049819A (ja) 半導体搭載用配線基板、その製造方法、及び半導体パッケージ
WO2007102358A1 (ja) 電子デバイスパッケージ、モジュール、および電子機器
JP2008218979A (ja) 電子パッケージ及びその製造方法
JP5548855B2 (ja) 配線基板及びその製造方法
JP2005108962A (ja) 電子部品内蔵基板及びその製造方法
CN109427725B (zh) 中介基板及其制法
JP2009004813A (ja) 半導体搭載用配線基板
JP2019087723A (ja) プリント回路基板及びこれを含む電子素子パッケージ
JP2004193274A (ja) 電子部品実装構造及びその製造方法
JP3639736B2 (ja) 半導体装置用パッケージ
JP4660946B2 (ja) 電子部品内蔵型回路基板の製造方法
JP2005340355A (ja) 配線基板
JP4429280B2 (ja) 半導体搭載用配線基板の製造方法、及び半導体装置の製造方法
TW201913944A (zh) 中介基板及其製法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120828

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120829

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150907

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5079475

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150