JP2003086733A - 半導体装置とその製造方法およびそれを用いた電子機器 - Google Patents
半導体装置とその製造方法およびそれを用いた電子機器Info
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Abstract
(57)【要約】
【課題】 携帯電話等の移動体通信端末に使用される半
導体装置において、従来の半導体パッケージでは設計の
自由度が低く、多ピンＩＣへの適用が困難であり、さら
には実装面積の縮小化を達成できないという課題を解決
し、いわゆるチップサイズパッケージ（ＣＳＰ）を可能
とし、電子機器の小型、軽量化に寄与することができる
半導体装置を提供する。 【解決手段】 主面上に集積回路および電極端子６が形
成された半導体基板１の主面側および裏面側に、その半
導体基板１の電極端子６に接続する第１の電極パッド３
が形成された第１の再配線板２と、同じく半導体基板１
の電極端子６に接続する第２の電極パッド１０が形成さ
れた第２の再配線板７とをそれぞれ配置する。
導体装置において、従来の半導体パッケージでは設計の
自由度が低く、多ピンＩＣへの適用が困難であり、さら
には実装面積の縮小化を達成できないという課題を解決
し、いわゆるチップサイズパッケージ（ＣＳＰ）を可能
とし、電子機器の小型、軽量化に寄与することができる
半導体装置を提供する。 【解決手段】 主面上に集積回路および電極端子６が形
成された半導体基板１の主面側および裏面側に、その半
導体基板１の電極端子６に接続する第１の電極パッド３
が形成された第１の再配線板２と、同じく半導体基板１
の電極端子６に接続する第２の電極パッド１０が形成さ
れた第２の再配線板７とをそれぞれ配置する。
Description
【０００１】
【発明の属する技術分野】本発明は携帯電話等の移動体
通信端末に使用される半導体装置、特に限られた基板面
積において高密度に半導体ベアチップを集積することが
できる半導体装置の実装構造に関する。
通信端末に使用される半導体装置、特に限られた基板面
積において高密度に半導体ベアチップを集積することが
できる半導体装置の実装構造に関する。
【０００２】
【従来の技術】近年、急速に普及が拡大している携帯電
話やＰＤＡを中心とする移動体通信機器の小型、軽量化
に関する技術競争が熾烈を極めている。その中心はＬＳ
Ｉ周辺の高密度実装技術であり、ＬＳＩの多ピン化、狭
ピッチ化への急速な進展により半導体パッケージ技術は
ベアチップのフリップチップ実装によるＣＳＰ（チップ
サイズパッケージ）および外部端子へのＰＰＧＡ，ＢＧ
Ａ実装が一般化してきている。
話やＰＤＡを中心とする移動体通信機器の小型、軽量化
に関する技術競争が熾烈を極めている。その中心はＬＳ
Ｉ周辺の高密度実装技術であり、ＬＳＩの多ピン化、狭
ピッチ化への急速な進展により半導体パッケージ技術は
ベアチップのフリップチップ実装によるＣＳＰ（チップ
サイズパッケージ）および外部端子へのＰＰＧＡ，ＢＧ
Ａ実装が一般化してきている。
【０００３】さらに最近は、実装面積の縮小化のために
一つのパッケージ内に複数個のＩＣチップを３次元実装
する技術が注目されつつあり、このようなチップ積層パ
ッケージにより、携帯電話等のモバイル電子機器の小型
・高機能・高速化が図られている。
一つのパッケージ内に複数個のＩＣチップを３次元実装
する技術が注目されつつあり、このようなチップ積層パ
ッケージにより、携帯電話等のモバイル電子機器の小型
・高機能・高速化が図られている。
【０００４】近年開発が成されている３次元実装構造で
は、ＩＣチップにスルホールを形成して半導体基板の両
面を相互接続する方法や、複数個のＩＣチップをフレキ
シブル基板にワイヤボンディング接続して回路基板を形
成した後、そのフレキシブル基板を折り曲げることによ
り積層構造とする方法が報告されている。
は、ＩＣチップにスルホールを形成して半導体基板の両
面を相互接続する方法や、複数個のＩＣチップをフレキ
シブル基板にワイヤボンディング接続して回路基板を形
成した後、そのフレキシブル基板を折り曲げることによ
り積層構造とする方法が報告されている。
【０００５】
【発明が解決しようとする課題】しかしながらこのよう
な従来の実装構造では、ＩＣチップの接続端子を一旦チ
ップ周辺に引き出したのち積層された各ＩＣチップ間の
上下接続を行っているため、設計の自由度が低く、また
多ピンＩＣへの適用が困難であり、さらにはこのような
従来の３次元積層構造では実装面積の縮小化、いわゆる
ＣＳＰ（チップサイズパッケージ）が達成できないとい
う課題がある。
な従来の実装構造では、ＩＣチップの接続端子を一旦チ
ップ周辺に引き出したのち積層された各ＩＣチップ間の
上下接続を行っているため、設計の自由度が低く、また
多ピンＩＣへの適用が困難であり、さらにはこのような
従来の３次元積層構造では実装面積の縮小化、いわゆる
ＣＳＰ（チップサイズパッケージ）が達成できないとい
う課題がある。
【０００６】本発明は上記従来の課題を解決するもので
あり、携帯電話等の移動体通信機器の小型化、軽量化を
達成するためにＩＣチップの両面に複数の電極パッドを
配置した半導体装置を形成し、この半導体装置を複数個
積層して相互接続を行うことにより、実装面積の縮小化
すなわちＣＳＰを図ることができる半導体装置を提供す
ることを目的とする。
あり、携帯電話等の移動体通信機器の小型化、軽量化を
達成するためにＩＣチップの両面に複数の電極パッドを
配置した半導体装置を形成し、この半導体装置を複数個
積層して相互接続を行うことにより、実装面積の縮小化
すなわちＣＳＰを図ることができる半導体装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、主面上に集積回路および電極端子が形成さ
れた半導体基板の主面側および裏面側に、その半導体基
板の電極端子に接続する第１の電極パッドが形成された
第１の再配線板と、同じく半導体基板の電極端子に接続
する第２の電極パッドが形成された第２の再配線板とを
それぞれ配置したものである。
に本発明は、主面上に集積回路および電極端子が形成さ
れた半導体基板の主面側および裏面側に、その半導体基
板の電極端子に接続する第１の電極パッドが形成された
第１の再配線板と、同じく半導体基板の電極端子に接続
する第２の電極パッドが形成された第２の再配線板とを
それぞれ配置したものである。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、主面上に集積回路および電極端子が形成された半導
体基板と、その半導体基板の一方の面側に配置され、そ
の少なくとも片面に配線および複数の第１の電極パッド
が形成された第１の再配線板と、半導体基板の他方の面
側に配置され、その少なくとも片面に配線および複数の
第２の電極パッドが形成された第２の再配線板とを備
え、半導体基板上の電極端子と第１の電極パッドと第２
の電極パッドとをそれぞれ任意の端子間で電気的に接続
したものであり、半導体装置のパッケージングをほぼベ
アチップの大きさにすることができ、さらに半導体素子
の電極端子をベアチップの両面に形成することができる
ため半導体装置を３次元的に積層して実装することが可
能となり、電子機器の小型、軽量化に有効である。
は、主面上に集積回路および電極端子が形成された半導
体基板と、その半導体基板の一方の面側に配置され、そ
の少なくとも片面に配線および複数の第１の電極パッド
が形成された第１の再配線板と、半導体基板の他方の面
側に配置され、その少なくとも片面に配線および複数の
第２の電極パッドが形成された第２の再配線板とを備
え、半導体基板上の電極端子と第１の電極パッドと第２
の電極パッドとをそれぞれ任意の端子間で電気的に接続
したものであり、半導体装置のパッケージングをほぼベ
アチップの大きさにすることができ、さらに半導体素子
の電極端子をベアチップの両面に形成することができる
ため半導体装置を３次元的に積層して実装することが可
能となり、電子機器の小型、軽量化に有効である。
【０００９】本発明の請求項２または３に記載の発明
は、請求項１に記載の半導体装置に関し、第１の再配線
板を半導体基板の主面上または裏面上に配置し、第２の
再配線板を半導体基板のそれぞれ反対面に配置したこと
を特徴とするものであり、半導体装置の製造条件によっ
て自由に選択することができる。
は、請求項１に記載の半導体装置に関し、第１の再配線
板を半導体基板の主面上または裏面上に配置し、第２の
再配線板を半導体基板のそれぞれ反対面に配置したこと
を特徴とするものであり、半導体装置の製造条件によっ
て自由に選択することができる。
【００１０】本発明の請求項４に記載の発明は、請求項
１から３のいずれかに記載の半導体装置に関し、第１の
再配線板および第２の再配線板をそれぞれ少なくとも１
層の絶縁材料と少なくとも１層の配線層より形成した再
配線板としたものであり、用いられる電子機器の機能に
よって再配線板を多層配線構造とすることができる。
１から３のいずれかに記載の半導体装置に関し、第１の
再配線板および第２の再配線板をそれぞれ少なくとも１
層の絶縁材料と少なくとも１層の配線層より形成した再
配線板としたものであり、用いられる電子機器の機能に
よって再配線板を多層配線構造とすることができる。
【００１１】本発明の請求項５に記載の発明は、請求項
１から４のいずれかに記載の半導体装置に関し、第１の
再配線板の外周部に位置する第１の電極パッドと第２の
再配線板の外周部に位置する第２の電極パッドとをワイ
ヤボンディング接続したことを特徴とするものである。
１から４のいずれかに記載の半導体装置に関し、第１の
再配線板の外周部に位置する第１の電極パッドと第２の
再配線板の外周部に位置する第２の電極パッドとをワイ
ヤボンディング接続したことを特徴とするものである。
【００１２】本発明の請求項６に記載の発明は、請求項
１から４のいずれかに記載の半導体装置に関し、第１の
再配線板と第２の再配線板とを連続する一枚の配線基板
によって構成し、第２の再配線板の第２の電極パッド非
形成面上に半導体基板を載置し、第１の再配線板を半導
体基板の裏面上に折り曲げることにより、第１の電極パ
ッドを第１の再配線板の外面に形成したことを特徴とす
るものであり、半導体素子と再配線板を別工程で作成す
ることができ、本発明に関わる半導体装置の生産歩留ま
りの向上に寄与できる。
１から４のいずれかに記載の半導体装置に関し、第１の
再配線板と第２の再配線板とを連続する一枚の配線基板
によって構成し、第２の再配線板の第２の電極パッド非
形成面上に半導体基板を載置し、第１の再配線板を半導
体基板の裏面上に折り曲げることにより、第１の電極パ
ッドを第１の再配線板の外面に形成したことを特徴とす
るものであり、半導体素子と再配線板を別工程で作成す
ることができ、本発明に関わる半導体装置の生産歩留ま
りの向上に寄与できる。
【００１３】本発明の請求項７に記載の発明は、請求項
６に記載の半導体装置に関し、一枚の配線基板よりなる
第１の再配線板と第２の再配線板とがその平面形状にお
いて、第１の再配線板の一つの辺が第２の再配線板の一
つの辺と接続して半導体基板の裏面上に折り曲げられて
いることを特徴とするものである。
６に記載の半導体装置に関し、一枚の配線基板よりなる
第１の再配線板と第２の再配線板とがその平面形状にお
いて、第１の再配線板の一つの辺が第２の再配線板の一
つの辺と接続して半導体基板の裏面上に折り曲げられて
いることを特徴とするものである。
【００１４】本発明の請求項８に記載の発明は、請求項
６に記載の半導体装置に関し、一枚の配線基板よりなる
第１の再配線板と第２の再配線板がその平面形状におい
て、第１の再配線板が三角形状を有する４個の第１の再
配線板より構成され、第２の再配線板が四角形状を有す
る１個の第２の再配線板よりなり、４個の第１の再配線
板のそれぞれ一つの辺が第２の再配線板の四つの辺にそ
れぞれ接続しており、かつ４個の第１の再配線板がそれ
ぞれ第２の再配線板の上面に配置された半導体基板の平
面を２本の対角線で分割して形成された２等辺三角形の
形状にほぼ等しい形状を備えて半導体基板の裏面上に折
り曲げられていることを特徴とするものであり、半導体
素子の電極端子を再配線板上の電極パッドに再配線する
場合の配線間隔を広く設けることができ、生産歩留まり
の向上と共に信頼性を高めることができる。
６に記載の半導体装置に関し、一枚の配線基板よりなる
第１の再配線板と第２の再配線板がその平面形状におい
て、第１の再配線板が三角形状を有する４個の第１の再
配線板より構成され、第２の再配線板が四角形状を有す
る１個の第２の再配線板よりなり、４個の第１の再配線
板のそれぞれ一つの辺が第２の再配線板の四つの辺にそ
れぞれ接続しており、かつ４個の第１の再配線板がそれ
ぞれ第２の再配線板の上面に配置された半導体基板の平
面を２本の対角線で分割して形成された２等辺三角形の
形状にほぼ等しい形状を備えて半導体基板の裏面上に折
り曲げられていることを特徴とするものであり、半導体
素子の電極端子を再配線板上の電極パッドに再配線する
場合の配線間隔を広く設けることができ、生産歩留まり
の向上と共に信頼性を高めることができる。
【００１５】本発明の請求項９に記載の発明は、請求項
６に記載の半導体装置に関し、一枚の配線基板よりなる
第１の再配線板と第２の再配線板がその平面形状におい
て、第１の再配線板が四角形状を有する４個の第１の再
配線板より構成され、第２の再配線板が１個の四角形状
を有する第２の再配線板よりなり、４個の第１の再配線
板のそれぞれ一つの辺が第２の再配線板の四つの辺の少
なくとも一部にそれぞれ接続しており、かつ４個の第１
の再配線板がそれぞれ第２の再配線板の上面に配置され
た半導体基板の平面をほぼ覆うように半導体基板の裏面
上に折り曲げられていることを特徴とするものである。
６に記載の半導体装置に関し、一枚の配線基板よりなる
第１の再配線板と第２の再配線板がその平面形状におい
て、第１の再配線板が四角形状を有する４個の第１の再
配線板より構成され、第２の再配線板が１個の四角形状
を有する第２の再配線板よりなり、４個の第１の再配線
板のそれぞれ一つの辺が第２の再配線板の四つの辺の少
なくとも一部にそれぞれ接続しており、かつ４個の第１
の再配線板がそれぞれ第２の再配線板の上面に配置され
た半導体基板の平面をほぼ覆うように半導体基板の裏面
上に折り曲げられていることを特徴とするものである。
【００１６】本発明の請求項１０に記載の発明は、請求
項６から９のいずれかに記載の半導体装置に関し、一枚
の配線基板としてその内層部に複数の配線層を形成した
多層配線基板を用いたことを特徴とするものであり、多
ピンの半導体基板の再配線を限られた面積の中で実施す
ることができる。
項６から９のいずれかに記載の半導体装置に関し、一枚
の配線基板としてその内層部に複数の配線層を形成した
多層配線基板を用いたことを特徴とするものであり、多
ピンの半導体基板の再配線を限られた面積の中で実施す
ることができる。
【００１７】本発明の請求項１１に記載の発明は、請求
項１から１０のいずれかに記載の半導体装置に関し、第
１の再配線板および第２の再配線板の面積がいずれも半
導体基板の面積にほぼ等しい面積を有することを特徴と
するものであり、マザー配線基板上の実装面積をほぼベ
アチップの面積と等しくすることができ電子機器の小型
化に寄与できる。
項１から１０のいずれかに記載の半導体装置に関し、第
１の再配線板および第２の再配線板の面積がいずれも半
導体基板の面積にほぼ等しい面積を有することを特徴と
するものであり、マザー配線基板上の実装面積をほぼベ
アチップの面積と等しくすることができ電子機器の小型
化に寄与できる。
【００１８】本発明の請求項１２に記載の発明は、請求
項１から１１のいずれかに記載の半導体装置を複数個積
層し、それぞれの電極パッドによって電気的に接続した
ことを特徴とするものであり、色々な機能を有する半導
体装置を３次元的に積層することができるため電子機器
の小型化に有効である。
項１から１１のいずれかに記載の半導体装置を複数個積
層し、それぞれの電極パッドによって電気的に接続した
ことを特徴とするものであり、色々な機能を有する半導
体装置を３次元的に積層することができるため電子機器
の小型化に有効である。
【００１９】本発明の請求項１３に記載の発明は、請求
項１から１１のいずれかに記載の半導体装置または請求
項１２に記載の積層半導体装置の上面に、請求項１から
１０のいずれかに記載の半導体装置または半導体素子ま
たは電子部品を搭載したことを特徴とするものである。
項１から１１のいずれかに記載の半導体装置または請求
項１２に記載の積層半導体装置の上面に、請求項１から
１０のいずれかに記載の半導体装置または半導体素子ま
たは電子部品を搭載したことを特徴とするものである。
【００２０】本発明の請求項１４に記載の発明は、請求
項６から１１のいずれかに記載の半導体装置または請求
項１２、１３のいずれかに記載の積層半導体装置に関
し、半導体基板の端部における断面形状を角部が研磨さ
れた角丸四角形状または円弧状としたことを特徴とする
ものであり、第１の再配線板と第２の再配線板との接続
部における配線にかかる折り曲げ応力を緩和でき接続信
頼性を向上することができる。
項６から１１のいずれかに記載の半導体装置または請求
項１２、１３のいずれかに記載の積層半導体装置に関
し、半導体基板の端部における断面形状を角部が研磨さ
れた角丸四角形状または円弧状としたことを特徴とする
ものであり、第１の再配線板と第２の再配線板との接続
部における配線にかかる折り曲げ応力を緩和でき接続信
頼性を向上することができる。
【００２１】本発明の請求項１５に記載の発明は、集積
回路および電極端子が形成された半導体基板の主面上に
少なくとも１層の絶縁層よりなる第１の再配線板を形成
する工程と、第１の再配線板上に複数の第１の電極パッ
ドを形成する工程と、少なくとも１層の絶縁材よりなる
第２の再配線板上に複数の第２の電極パッドを形成する
工程と、第２の再配線板上の電極パッド非形成面上に第
１の再配線板が載置された半導体基板を載置する工程
と、第１の再配線板の第１の電極パッドと第２の再配線
板の第２の電極パッドとをワイアボンディング接続する
工程とを備える半導体装置の製造方法であり、高密度実
装性に優れた半導体装置を提供することができる。
回路および電極端子が形成された半導体基板の主面上に
少なくとも１層の絶縁層よりなる第１の再配線板を形成
する工程と、第１の再配線板上に複数の第１の電極パッ
ドを形成する工程と、少なくとも１層の絶縁材よりなる
第２の再配線板上に複数の第２の電極パッドを形成する
工程と、第２の再配線板上の電極パッド非形成面上に第
１の再配線板が載置された半導体基板を載置する工程
と、第１の再配線板の第１の電極パッドと第２の再配線
板の第２の電極パッドとをワイアボンディング接続する
工程とを備える半導体装置の製造方法であり、高密度実
装性に優れた半導体装置を提供することができる。
【００２２】本発明の請求項１６に記載の発明は、集積
回路および電極端子が形成された半導体基板の主面上
に、複数の第１の電極パッドが形成された絶縁材よりな
る第１の再配線板を載置する工程と、第２の再配線板上
に複数の第２の電極パッドを形成する工程と、第２の再
配線板の電極パッド非形成面上に第１の再配線板を載置
した半導体基板を載置する工程と、第１の再配線板の第
１の電極パッドと第２の再配線板の第２の電極パッドと
をワイアボンディング接続する工程とを備える半導体装
置の製造方法であり、請求項１５に記載の発明と同様に
高密度実装性に優れた半導体装置を提供することができ
る。
回路および電極端子が形成された半導体基板の主面上
に、複数の第１の電極パッドが形成された絶縁材よりな
る第１の再配線板を載置する工程と、第２の再配線板上
に複数の第２の電極パッドを形成する工程と、第２の再
配線板の電極パッド非形成面上に第１の再配線板を載置
した半導体基板を載置する工程と、第１の再配線板の第
１の電極パッドと第２の再配線板の第２の電極パッドと
をワイアボンディング接続する工程とを備える半導体装
置の製造方法であり、請求項１５に記載の発明と同様に
高密度実装性に優れた半導体装置を提供することができ
る。
【００２３】本発明の請求項１７に記載の発明は、一枚
の配線基板の少なくとも片面に複数の第１の電極パッド
を有する第１の再配線板の領域と、複数の第２の電極パ
ッドを有する第２の再配線板の領域とを形成する工程
と、第２の再配線板上の第２の電極パッドに半導体基板
をフェースダウン実装する工程と、配線基板の第１の再
配線板の領域を半導体基板の裏面上に折り曲げる工程と
を備える半導体装置の製造方法であり、再配線板を別工
程で作成することができるため半導体装置の生産歩留ま
りの向上に有効である。
の配線基板の少なくとも片面に複数の第１の電極パッド
を有する第１の再配線板の領域と、複数の第２の電極パ
ッドを有する第２の再配線板の領域とを形成する工程
と、第２の再配線板上の第２の電極パッドに半導体基板
をフェースダウン実装する工程と、配線基板の第１の再
配線板の領域を半導体基板の裏面上に折り曲げる工程と
を備える半導体装置の製造方法であり、再配線板を別工
程で作成することができるため半導体装置の生産歩留ま
りの向上に有効である。
【００２４】本発明の請求項１８に記載の発明は、請求
項１から１１のいずれかに記載の半導体装置または請求
項１５から１７のいずれかに記載の製造方法により形成
された半導体装置を複数個積層してその各半導体装置の
電極パッド間を電気的に接続する工程と、各半導体装置
の間隙または全体を樹脂モールドする工程とを備える積
層半導体装置の製造方法であり、半導体装置を３次元的
に積み重ねた状態で電気的に接続してマザー配線基板等
に実装することができ、電子機器の小型化に有効な積層
半導体装置を提供することができる。
項１から１１のいずれかに記載の半導体装置または請求
項１５から１７のいずれかに記載の製造方法により形成
された半導体装置を複数個積層してその各半導体装置の
電極パッド間を電気的に接続する工程と、各半導体装置
の間隙または全体を樹脂モールドする工程とを備える積
層半導体装置の製造方法であり、半導体装置を３次元的
に積み重ねた状態で電気的に接続してマザー配線基板等
に実装することができ、電子機器の小型化に有効な積層
半導体装置を提供することができる。
【００２５】本発明の請求項１９に記載の発明は、請求
項１から１８のいずれかに記載の半導体装置または積層
半導体装置を電子機器に使用したものであり、携帯電話
等の携帯型小型軽量電子機器を実現することができる。
項１から１８のいずれかに記載の半導体装置または積層
半導体装置を電子機器に使用したものであり、携帯電話
等の携帯型小型軽量電子機器を実現することができる。
【００２６】次に、本発明の実施の形態について図面を
参照しながら説明する。
参照しながら説明する。
【００２７】（第１の実施の形態）図１は本発明の第１
の実施の形態における半導体装置の構造を示すものであ
り、（ａ）は平面図、（ｂ）は図１（ａ）のＡ−Ａ線に
おける断面図である。
の実施の形態における半導体装置の構造を示すものであ
り、（ａ）は平面図、（ｂ）は図１（ａ）のＡ−Ａ線に
おける断面図である。
【００２８】図１（ａ）、（ｂ）に示すように、集積回
路等（図示せず）が主面に形成された半導体基板（以
下、ベアチップという）１の上面には、例えばポリイミ
ドフィルム等の有機質絶縁材料または酸化珪素膜等の無
機質絶縁材料で作られた第１の再配線板２が載置されて
いる。第１の再配線板２の上面には、任意の位置に配置
された第１の電極パッド３が形成され、第１の電極パッ
ドの一部は周辺部に配置されて接続端子４を形成してい
る。
路等（図示せず）が主面に形成された半導体基板（以
下、ベアチップという）１の上面には、例えばポリイミ
ドフィルム等の有機質絶縁材料または酸化珪素膜等の無
機質絶縁材料で作られた第１の再配線板２が載置されて
いる。第１の再配線板２の上面には、任意の位置に配置
された第１の電極パッド３が形成され、第１の電極パッ
ドの一部は周辺部に配置されて接続端子４を形成してい
る。
【００２９】接続端子４は第１の再配線板２に設けられ
た貫通孔５ａを介してベアチップ１の電極端子６に電気
的に接続することにより、ベアチップ１の集積回路より
引き出された配線の一部は、第１の再配線板２の上面の
任意の位置に設けられた複数の第１の電極パッド３に接
続されている。
た貫通孔５ａを介してベアチップ１の電極端子６に電気
的に接続することにより、ベアチップ１の集積回路より
引き出された配線の一部は、第１の再配線板２の上面の
任意の位置に設けられた複数の第１の電極パッド３に接
続されている。
【００３０】次に、このように構成されたベアチップ１
は、図1に示すようにアラミドエポキシ樹脂、ポリイミ
ドフィルム等の有機質絶縁材料または有機質絶縁材に無
機質材料を混合したコンポジット絶縁材料よりなる第２
の再配線板７の上面にベアチップ１の裏面を張り合わせ
て載置される。
は、図1に示すようにアラミドエポキシ樹脂、ポリイミ
ドフィルム等の有機質絶縁材料または有機質絶縁材に無
機質材料を混合したコンポジット絶縁材料よりなる第２
の再配線板７の上面にベアチップ１の裏面を張り合わせ
て載置される。
【００３１】第１の再配線板２の周辺部に配置されてい
る接続端子４の一部は、ワイアボンディング８により第
２の再配線板７の周辺部に形成されている接続端子９に
接続されおり、さらに第２の接続端子９は第２の再配線
板７に設けられている貫通孔５ｂを介して、第２の再配
線板７の他面上の任意の位置に形成されている第２の電
極パッド１０に接続されている。
る接続端子４の一部は、ワイアボンディング８により第
２の再配線板７の周辺部に形成されている接続端子９に
接続されおり、さらに第２の接続端子９は第２の再配線
板７に設けられている貫通孔５ｂを介して、第２の再配
線板７の他面上の任意の位置に形成されている第２の電
極パッド１０に接続されている。
【００３２】このように、本実施の形態における半導体
装置は、ベアチップ１の集積回路より引き出された狭ピ
ッチで多端子である電極端子群は、第１の再配線板２上
の第１の電極パッド３と第２の電極パッド１０とに再配
線されることにより、半導体装置の実装面積がベアチッ
プ１の大きさにほぼ等しいチップサイズパッケージ（Ｃ
ＳＰ）を実現でき、さらにベアチップ１の上下両面に形
成された第１、第２の電極パッド３、１０を備えること
により、フリップチップ実装のようにエリアアレイ接続
を行う際に広いパッドピッチを形成することができるの
で、接続信頼性に優れた３次元積層構造の半導体装置を
得ることが可能となる。
装置は、ベアチップ１の集積回路より引き出された狭ピ
ッチで多端子である電極端子群は、第１の再配線板２上
の第１の電極パッド３と第２の電極パッド１０とに再配
線されることにより、半導体装置の実装面積がベアチッ
プ１の大きさにほぼ等しいチップサイズパッケージ（Ｃ
ＳＰ）を実現でき、さらにベアチップ１の上下両面に形
成された第１、第２の電極パッド３、１０を備えること
により、フリップチップ実装のようにエリアアレイ接続
を行う際に広いパッドピッチを形成することができるの
で、接続信頼性に優れた３次元積層構造の半導体装置を
得ることが可能となる。
【００３３】（第２の実施の形態）図２は本発明の第２
の実施の形態における半導体装置の断面構造を示すもの
であり、構成要素的には第１の実施の形態に類似してい
るため同一部分には同一符号を用いて第１の実施の形態
における半導体装置との相違点について説明する。
の実施の形態における半導体装置の断面構造を示すもの
であり、構成要素的には第１の実施の形態に類似してい
るため同一部分には同一符号を用いて第１の実施の形態
における半導体装置との相違点について説明する。
【００３４】第１の実施の形態の半導体装置は、図１
（ｂ）に見られるように、第１の再配線板２は集積回路
が形成されているベアチップ１の主面上に載置されてい
るが、本実施の形態では図２に示すように、集積回路が
形成されているベアチッップ１１の主面は下向きに配置
されており、第１の再配線板２はベアチップ１１の裏面
に載置されている。
（ｂ）に見られるように、第１の再配線板２は集積回路
が形成されているベアチップ１の主面上に載置されてい
るが、本実施の形態では図２に示すように、集積回路が
形成されているベアチッップ１１の主面は下向きに配置
されており、第１の再配線板２はベアチップ１１の裏面
に載置されている。
【００３５】したがって、ベアチップ１１の周辺部に設
けられた電極端子１２は一旦第２の再配線板７の接続端
子９にバンプ１３を介して接続され、その一部は第２の
再配線板７に設けられた貫通孔５ｂを介して第２の再配
線板７の電極パッド１０に接続され、電極端子１２の一
部はワイアボンディング８により第１の再配線板２上の
第１の電極パッド３に接続されている。
けられた電極端子１２は一旦第２の再配線板７の接続端
子９にバンプ１３を介して接続され、その一部は第２の
再配線板７に設けられた貫通孔５ｂを介して第２の再配
線板７の電極パッド１０に接続され、電極端子１２の一
部はワイアボンディング８により第１の再配線板２上の
第１の電極パッド３に接続されている。
【００３６】なお、上記第１および第２の実施の形態に
おける第１の再配線板、第２の再配線板はその内部構
成、すなわち絶縁層や配線層について図示していない
が、使用するベアチップの集積回路の種別により、いず
れも複数の絶縁層内に形成した多層配線構造とすること
が可能である。
おける第１の再配線板、第２の再配線板はその内部構
成、すなわち絶縁層や配線層について図示していない
が、使用するベアチップの集積回路の種別により、いず
れも複数の絶縁層内に形成した多層配線構造とすること
が可能である。
【００３７】（第３の実施の形態）次に、本発明の第３
の実施の形態における半導体装置について図３を用いて
説明する。
の実施の形態における半導体装置について図３を用いて
説明する。
【００３８】本実施形態の特徴とするところは、上記第
１、第２の実施の形態で得られた半導体装置を３次元的
に積み重ねてその半導体装置の両面に形成されているそ
れぞれ第１、第２の電極パッドをはんだボールバンプを
介してフリップチップ実装することにより積層半導体装
置を形成することができる点である。
１、第２の実施の形態で得られた半導体装置を３次元的
に積み重ねてその半導体装置の両面に形成されているそ
れぞれ第１、第２の電極パッドをはんだボールバンプを
介してフリップチップ実装することにより積層半導体装
置を形成することができる点である。
【００３９】図３は上記した第１の実施の形態における
半導体装置２１、２２，２３をそれぞれの電極パッドの
バンプ接続により積み重ねた積層構造体を示すものであ
り、それぞれの半導体装置２１、２２、２３の積層体は
エポキシ樹脂等の熱硬化性樹脂２４を用いてモールドさ
れ、その最上面には抵抗、コンデンサ、コイル等のチッ
プ部品または半導体素子等の電子部品２５をリフローは
んだ又は導電性接着剤を用いて実装して回路ブロックを
構成することも可能である。
半導体装置２１、２２，２３をそれぞれの電極パッドの
バンプ接続により積み重ねた積層構造体を示すものであ
り、それぞれの半導体装置２１、２２、２３の積層体は
エポキシ樹脂等の熱硬化性樹脂２４を用いてモールドさ
れ、その最上面には抵抗、コンデンサ、コイル等のチッ
プ部品または半導体素子等の電子部品２５をリフローは
んだ又は導電性接着剤を用いて実装して回路ブロックを
構成することも可能である。
【００４０】なお、半導体装置の積層時に、第１、第２
の電極パッドの接続を上記バンプ接続の他に導電性接着
剤または異方性導電膜をもって行うこともできる。
の電極パッドの接続を上記バンプ接続の他に導電性接着
剤または異方性導電膜をもって行うこともできる。
【００４１】さらに、本実施の形態において説明した半
導体装置を複数個積み重ねて積層半導体を製造する工
程、および積層半導体装置の上面に電子部品を搭載する
工程における接続方法および接続材料は、後述する各実
施の形態における積層半導体装置の製造方法においても
同様に採用することが可能である。
導体装置を複数個積み重ねて積層半導体を製造する工
程、および積層半導体装置の上面に電子部品を搭載する
工程における接続方法および接続材料は、後述する各実
施の形態における積層半導体装置の製造方法においても
同様に採用することが可能である。
【００４２】（第４の実施の形態）次に、本発明の第４
の実施の形態について図４を用いて説明する。
の実施の形態について図４を用いて説明する。
【００４３】本実施の形態における半導体装置の積層構
造は上記第３の実施の形態の場合と同様であり、図４に
示すように第２の実施の形態における半導体装置３１、
３２，３３をそれぞれの電極パッドをバンプ接続するこ
とにより積み重ねて積層半導体装置を構成しており、そ
の積層半導体装置は第３の実施の形態の場合と同様に熱
硬化性樹脂３４によってモールドされ、その最上面には
抵抗、コンデンサ、コイル等のチップ部品が実装されて
いる。また、チップ部品に代えて半導体ベアチップを搭
載することができる点も実施の形態３の場合と同様であ
る。
造は上記第３の実施の形態の場合と同様であり、図４に
示すように第２の実施の形態における半導体装置３１、
３２，３３をそれぞれの電極パッドをバンプ接続するこ
とにより積み重ねて積層半導体装置を構成しており、そ
の積層半導体装置は第３の実施の形態の場合と同様に熱
硬化性樹脂３４によってモールドされ、その最上面には
抵抗、コンデンサ、コイル等のチップ部品が実装されて
いる。また、チップ部品に代えて半導体ベアチップを搭
載することができる点も実施の形態３の場合と同様であ
る。
【００４４】（第５の実施の形態）次に、本発明の第５
の実施の形態について図５（ａ），（ｂ）を参照しなが
ら説明する。
の実施の形態について図５（ａ），（ｂ）を参照しなが
ら説明する。
【００４５】上記本発明の第１、第２の実施の形態にお
ける半導体装置は図より明らかなように、いずれも第１
の再配線板及び第２の再配線板はそれぞれ独立した１枚
の絶縁基板から構成されており、ベアチップの両面にそ
れぞれ配置された構造を備えているが、本実施の形態の
半導体装置における第１の再配線板と第２の再配線板は
連続して繋がった１枚の絶縁基板上に構成されている。
ける半導体装置は図より明らかなように、いずれも第１
の再配線板及び第２の再配線板はそれぞれ独立した１枚
の絶縁基板から構成されており、ベアチップの両面にそ
れぞれ配置された構造を備えているが、本実施の形態の
半導体装置における第１の再配線板と第２の再配線板は
連続して繋がった１枚の絶縁基板上に構成されている。
【００４６】図５（ａ）は本実施の形態における半導体
装置の一部透視状態の平面を示すものであり、（ｂ）は
図５（ａ）のＡ−Ａ線における断面を示している。
装置の一部透視状態の平面を示すものであり、（ｂ）は
図５（ａ）のＡ−Ａ線における断面を示している。
【００４７】図に示すように、ベアチップ４１はその上
面にベアチップ４１の一辺にほぼ等しい底辺とベアチッ
プ４１の対角線のほぼ半分を他の２辺とする４個の２等
辺三角形状の分割再配線板４２ａ、４２ｂ、４２ｃおよ
び４２ｄよりなる第１の再配線板を載置しており、その
上面にその一部が接続端子４３となる第１の電極パッド
４４（各電極パッド間を接続する配線は図示を省略して
ある）が形成されている。
面にベアチップ４１の一辺にほぼ等しい底辺とベアチッ
プ４１の対角線のほぼ半分を他の２辺とする４個の２等
辺三角形状の分割再配線板４２ａ、４２ｂ、４２ｃおよ
び４２ｄよりなる第１の再配線板を載置しており、その
上面にその一部が接続端子４３となる第１の電極パッド
４４（各電極パッド間を接続する配線は図示を省略して
ある）が形成されている。
【００４８】４個の分割再配線板４２ａ、４２ｂ、４２
ｃおよび４２ｄは図４（ｂ）に示すように、それぞれそ
の底辺において第２の再配線板４５に連続して繋がって
いて全体として１枚の絶縁基板より構成されている。第
２の再配線板４５の外面にはその一部が接続端子４６と
なる第２の電極パッド４７が形成されていて、第１の再
配線板４２の接続端子４３と第２の再配線板４５の接続
端子４６とは配線４８によって接続されており、ベアチ
ップ４１の電極端子４９をベアチップ４１の両面に再配
線した構造となっている。
ｃおよび４２ｄは図４（ｂ）に示すように、それぞれそ
の底辺において第２の再配線板４５に連続して繋がって
いて全体として１枚の絶縁基板より構成されている。第
２の再配線板４５の外面にはその一部が接続端子４６と
なる第２の電極パッド４７が形成されていて、第１の再
配線板４２の接続端子４３と第２の再配線板４５の接続
端子４６とは配線４８によって接続されており、ベアチ
ップ４１の電極端子４９をベアチップ４１の両面に再配
線した構造となっている。
【００４９】（第６の実施の形態）次に、本発明の第６
の実施の形態について図６により説明する。本実施の形
態における半導体装置は、上記第５の実施の形態で得ら
れた半導体装置５０ａ、５０ｂおよび５０ｃを複数個積
層して得られるものであり、それぞれ半導体装置の第１
の電極パッド４４が他の半導体装置の第２の電極パッド
４７とバンプ接続されて３次元構造の積層半導体装置を
構成している。なお、本実施の形態の場合も積層半導体
装置の最上面にはチップ部品または他の半導体ベアチッ
プ等の電子部品２５を搭載することができ、さらに積層
半導体装置の全体を熱硬化性樹脂等の絶縁樹脂でモール
ドすることも可能である。
の実施の形態について図６により説明する。本実施の形
態における半導体装置は、上記第５の実施の形態で得ら
れた半導体装置５０ａ、５０ｂおよび５０ｃを複数個積
層して得られるものであり、それぞれ半導体装置の第１
の電極パッド４４が他の半導体装置の第２の電極パッド
４７とバンプ接続されて３次元構造の積層半導体装置を
構成している。なお、本実施の形態の場合も積層半導体
装置の最上面にはチップ部品または他の半導体ベアチッ
プ等の電子部品２５を搭載することができ、さらに積層
半導体装置の全体を熱硬化性樹脂等の絶縁樹脂でモール
ドすることも可能である。
【００５０】（第７の実施の形態）次に、本発明の第７
の実施の形態における半導体装置の製造方法について図
７（ａ）、（ｂ）、（ｃ）を用いて説明する。
の実施の形態における半導体装置の製造方法について図
７（ａ）、（ｂ）、（ｃ）を用いて説明する。
【００５１】図７は上記した第５の実施の形態の半導体
装置の形成にも用いられるものであるが、第５の実施の
形態と形状的に異なる点は、第１の再配線板を構成する
分割再配線板５２ａ、５２ｂ、５２ｃおよび５２ｄ上面
には、上記各実施の形態において示した形状の異なる接
続端子は設けておらず、第１の電極パッド５３と第２の
電極パッド５４の接続端子５６を直接配線５７によって
接続している点である。
装置の形成にも用いられるものであるが、第５の実施の
形態と形状的に異なる点は、第１の再配線板を構成する
分割再配線板５２ａ、５２ｂ、５２ｃおよび５２ｄ上面
には、上記各実施の形態において示した形状の異なる接
続端子は設けておらず、第１の電極パッド５３と第２の
電極パッド５４の接続端子５６を直接配線５７によって
接続している点である。
【００５２】図７（ａ）は第２の再配線板５５と、第２
の再配線板５５の四つの辺のそれぞれを底辺とする二等
辺三角形状の４個の分割再配線板５２ａ、５２ｂ、５２
ｃおよび５２ｄよりなる第１の再配線板５２と、を構成
する一枚のフレキシブル配線基板の第２の再配線板５５
上にベアチップ５１を載置した状態を示す平面図であ
り、ベアチップ５１は集積回路や電極端子が形成されて
いる面をフェイスダウンで第２の再配線板５５に実装さ
れているため、第２の再配線板５５の第２の電極パッド
５４と配線等の一部を透視状態で示している。
の再配線板５５の四つの辺のそれぞれを底辺とする二等
辺三角形状の４個の分割再配線板５２ａ、５２ｂ、５２
ｃおよび５２ｄよりなる第１の再配線板５２と、を構成
する一枚のフレキシブル配線基板の第２の再配線板５５
上にベアチップ５１を載置した状態を示す平面図であ
り、ベアチップ５１は集積回路や電極端子が形成されて
いる面をフェイスダウンで第２の再配線板５５に実装さ
れているため、第２の再配線板５５の第２の電極パッド
５４と配線等の一部を透視状態で示している。
【００５３】次に、図７（ｂ）は分割再配線板５２ａと
５２ｄをベアチップ５１上に折り曲げた状態を示してい
る。続いて同じように、分割再配線板５２ｂと５２ｃを
ベアチップ５１上に折り曲げることにより、第５の実施
の形態に類似した平面構造を有する第１の再配線板を載
置した半導体装置を形成することができる。
５２ｄをベアチップ５１上に折り曲げた状態を示してい
る。続いて同じように、分割再配線板５２ｂと５２ｃを
ベアチップ５１上に折り曲げることにより、第５の実施
の形態に類似した平面構造を有する第１の再配線板を載
置した半導体装置を形成することができる。
【００５４】図７（ｃ）は図７（ｂ）のＡ−Ａ線におけ
る断面を示すものであり、第１の再配線板５２と第２の
再配線板５５には共に両面にそれぞれ第１の電極パッド
５３と第２の電極パッド５４および配線５７が形成され
ていて、ベアチップ５１の両面の任意の位置に外部回路
への電極パッドを備えた構造となっており、チップサイ
ズのパッケージ構造を有する半導体装置を製造すること
ができる。
る断面を示すものであり、第１の再配線板５２と第２の
再配線板５５には共に両面にそれぞれ第１の電極パッド
５３と第２の電極パッド５４および配線５７が形成され
ていて、ベアチップ５１の両面の任意の位置に外部回路
への電極パッドを備えた構造となっており、チップサイ
ズのパッケージ構造を有する半導体装置を製造すること
ができる。
【００５５】なお、本実施の形態においても第１の再配
線板５２および第２の再配線板５５として多層配線基板
を用いることも可能である。さらに本実施の形態では、
第１の再配線板５２および第２の再配線板５５を構成す
る配線基板としてフレキシブル配線基板を用いた例につ
いて説明したが、第１の再配線板５２または第２の再配
線板５５の少なくともいずれかを、例えばエポキシ樹脂
等を主成分とする硬質な配線基板とし、第１の再配線板
５２の第１の電極パッド５３と第２の再配線板５５の第
２の電極パッド５４とを接続するための配線を形成する
配線基板を、例えばポリイミドフィルム等の柔軟性を備
えたフレキシブル配線基板とすることもできる。
線板５２および第２の再配線板５５として多層配線基板
を用いることも可能である。さらに本実施の形態では、
第１の再配線板５２および第２の再配線板５５を構成す
る配線基板としてフレキシブル配線基板を用いた例につ
いて説明したが、第１の再配線板５２または第２の再配
線板５５の少なくともいずれかを、例えばエポキシ樹脂
等を主成分とする硬質な配線基板とし、第１の再配線板
５２の第１の電極パッド５３と第２の再配線板５５の第
２の電極パッド５４とを接続するための配線を形成する
配線基板を、例えばポリイミドフィルム等の柔軟性を備
えたフレキシブル配線基板とすることもできる。
【００５６】（第８の実施の形態）次に、本発明の第８
の実施の形態における半導体装置について図８（ａ）、
（ｂ）を参照しながら説明する。
の実施の形態における半導体装置について図８（ａ）、
（ｂ）を参照しながら説明する。
【００５７】図８（ａ）は本実施の形態の半導体装置の
平面を示すものであり、図の透視状態で示しているベア
チップ６１の上面に載置されている第１の再配線板６２
の上面には、一部が接続端子６３となっている第１の電
極パッド６４が設けられており、この第１の再配線板６
２は図８（ｂ）に示すように第２の再配線板６５の一つ
の辺と連続する１枚の配線基板における第１の再配線板
６２の部分をベアチップ６１の上面に折り曲げた構成と
なっている。すなわち、第１の再配線板６２と第２の再
配線板６５を展開するとベアチッップ６１の面積のほぼ
２倍の面積に等しい矩形状の１枚の配線基板となり、上
記第７の実施の形態の半導体装置の場合と比べてベアチ
ップ上に折り重ねた第１の再配線板の形状が異なってい
る。
平面を示すものであり、図の透視状態で示しているベア
チップ６１の上面に載置されている第１の再配線板６２
の上面には、一部が接続端子６３となっている第１の電
極パッド６４が設けられており、この第１の再配線板６
２は図８（ｂ）に示すように第２の再配線板６５の一つ
の辺と連続する１枚の配線基板における第１の再配線板
６２の部分をベアチップ６１の上面に折り曲げた構成と
なっている。すなわち、第１の再配線板６２と第２の再
配線板６５を展開するとベアチッップ６１の面積のほぼ
２倍の面積に等しい矩形状の１枚の配線基板となり、上
記第７の実施の形態の半導体装置の場合と比べてベアチ
ップ上に折り重ねた第１の再配線板の形状が異なってい
る。
【００５８】なお、第２の再配線板６５の外面にはその
一部が接続端子６６となる第２の電極パッド６７が形成
されていて、第１の再配線板６２の接続端子６３と第２
の再配線板６５の接続端子６６とは配線６８によって接
続され、ベアチップ６１の電極端子６９をベアチップ６
１の両面に再配線した構造となっている点は上記第５の
実施の形態の場合と同様である。
一部が接続端子６６となる第２の電極パッド６７が形成
されていて、第１の再配線板６２の接続端子６３と第２
の再配線板６５の接続端子６６とは配線６８によって接
続され、ベアチップ６１の電極端子６９をベアチップ６
１の両面に再配線した構造となっている点は上記第５の
実施の形態の場合と同様である。
【００５９】（第９の実施の形態）次に、図９に示す本
発明の第９の実施の形態は、第８の実施の形態で得られ
た半導体装置７０ａ，７０ｂおよび７０ｃを３次元的に
複数個積み重ねて積層半導体装置としたものであり、そ
れぞれ半導体装置の第１の電極パッド６４が他の半導体
装置の第２の電極パッド６７とバンプ接続されて積層半
導体装置を構成している。
発明の第９の実施の形態は、第８の実施の形態で得られ
た半導体装置７０ａ，７０ｂおよび７０ｃを３次元的に
複数個積み重ねて積層半導体装置としたものであり、そ
れぞれ半導体装置の第１の電極パッド６４が他の半導体
装置の第２の電極パッド６７とバンプ接続されて積層半
導体装置を構成している。
【００６０】なお、本実施の形態の場合も積層半導体装
置の最上面には、上記各実施の形態における積層半導体
装置の場合と同じように、チップ部品または他の半導体
ベアチップ等の電子部品２５を搭載することができ、さ
らに積層された半導体装置はいずれも各半導体装置間に
エポキシ樹脂等の熱硬化性樹脂を充填して全体をモール
ドすることも可能である。
置の最上面には、上記各実施の形態における積層半導体
装置の場合と同じように、チップ部品または他の半導体
ベアチップ等の電子部品２５を搭載することができ、さ
らに積層された半導体装置はいずれも各半導体装置間に
エポキシ樹脂等の熱硬化性樹脂を充填して全体をモール
ドすることも可能である。
【００６１】上記各実施の形態における積層半導体装置
はいずれも本発明に関わる半導体装置を３個積み重ねた
例について説明しているが、必要に応じて２個または４
個以上とすることも可能である。また同じく、積層半導
体装置において用いられた半導体装置は同寸法のものを
図示して説明しているが、必要とする回路ブロックに応
じて異なる形状寸法のベアチップを用いた半導体装置を
混在させて積み重ねることも可能である。
はいずれも本発明に関わる半導体装置を３個積み重ねた
例について説明しているが、必要に応じて２個または４
個以上とすることも可能である。また同じく、積層半導
体装置において用いられた半導体装置は同寸法のものを
図示して説明しているが、必要とする回路ブロックに応
じて異なる形状寸法のベアチップを用いた半導体装置を
混在させて積み重ねることも可能である。
【００６２】（第１０の実施の形態）次に、本発明の第
１０の実施の形態について図１０（ａ），（ｂ），
（ｃ）を用いて説明する。
１０の実施の形態について図１０（ａ），（ｂ），
（ｃ）を用いて説明する。
【００６３】本実施の形態における半導体装置が上記各
実施の形態と異なる点はベアチップの上面に折り曲げら
れる第１の再配線板の形状に関するものであり、第１の
再配線板および第２の再配線板上に形成される第１、第
２の電極パッドの形成方法や構成は、上記各実施の形態
における半導体装置の場合と同様であるので、図示およ
び詳しい説明は省略する。
実施の形態と異なる点はベアチップの上面に折り曲げら
れる第１の再配線板の形状に関するものであり、第１の
再配線板および第２の再配線板上に形成される第１、第
２の電極パッドの形成方法や構成は、上記各実施の形態
における半導体装置の場合と同様であるので、図示およ
び詳しい説明は省略する。
【００６４】図１０（ａ）に示すように、ベアチップ７
１の上面に折り曲げられる第１の再配線板７２は、第２
の再配線板７５の一辺の長さと同一の長さを一辺とする
長方形状の２個の分割再配線板７２ａ、７２ｃと、第２
の再配線板７５の一辺の一部を一辺とする長方形状の分
割再配線板７２ｂ、７２ｄより構成される。
１の上面に折り曲げられる第１の再配線板７２は、第２
の再配線板７５の一辺の長さと同一の長さを一辺とする
長方形状の２個の分割再配線板７２ａ、７２ｃと、第２
の再配線板７５の一辺の一部を一辺とする長方形状の分
割再配線板７２ｂ、７２ｄより構成される。
【００６５】まず、図１０（ａ）に示すように、ベアチ
ップ７１をベアチップ７１とほぼ同じ面積を有する第２
の再配線板７５上にフェイスダウン実装し、次に分割再
配線板７２ａ、７２ｄを図１０（ｂ）に示すようにベア
チップ７１の上面に折り曲げ、さらに分割再配線板７２
ｂ、７２ｃをベアチップ７１上に折り曲げることによ
り、図１０（ｃ）に示すようにベアチップ７１のほぼ全
面に第１の再配線板が載置された半導体装置とすること
ができ、ベアチップ７１の両面に電極パッドを載置した
半導体装置を構成することができる。
ップ７１をベアチップ７１とほぼ同じ面積を有する第２
の再配線板７５上にフェイスダウン実装し、次に分割再
配線板７２ａ、７２ｄを図１０（ｂ）に示すようにベア
チップ７１の上面に折り曲げ、さらに分割再配線板７２
ｂ、７２ｃをベアチップ７１上に折り曲げることによ
り、図１０（ｃ）に示すようにベアチップ７１のほぼ全
面に第１の再配線板が載置された半導体装置とすること
ができ、ベアチップ７１の両面に電極パッドを載置した
半導体装置を構成することができる。
【００６６】（第１１の実施の形態）次に、本発明の第
１１の実施の形態について図１１（ａ），（ｂ）を用い
て説明する。図１１（ａ）は上記本発明の各実施の形態
における半導体装置の断面形状を一部拡大して示すもの
であるが、本発明の各実施の形態において用いられるベ
アチップについて更に望ましい形状を提案するものであ
る。
１１の実施の形態について図１１（ａ），（ｂ）を用い
て説明する。図１１（ａ）は上記本発明の各実施の形態
における半導体装置の断面形状を一部拡大して示すもの
であるが、本発明の各実施の形態において用いられるベ
アチップについて更に望ましい形状を提案するものであ
る。
【００６７】すなわち、ベアチップ８１の断面形状とし
てその端部８２は図１１（ａ）に示すように角の部分が
研磨除去された角丸四角形状、または図１１（ｂ）に示
すようにほぼ円弧状とすることが望ましく、このような
断面形状とすることにより、第１の再配線板８３と第２
の再配線板８４とを接続する部分に設けられた配線８５
にかかる機械的応力を緩和でき、第１の再配線板８３と
第２の再配線板８４との接続信頼性を向上することがで
きる。
てその端部８２は図１１（ａ）に示すように角の部分が
研磨除去された角丸四角形状、または図１１（ｂ）に示
すようにほぼ円弧状とすることが望ましく、このような
断面形状とすることにより、第１の再配線板８３と第２
の再配線板８４とを接続する部分に設けられた配線８５
にかかる機械的応力を緩和でき、第１の再配線板８３と
第２の再配線板８４との接続信頼性を向上することがで
きる。
【００６８】（第１２の実施の形態）以下に本発明の第
１２の実施の形態について説明する。図１２は本発明の
上記実施の形態１から１１に記載した半導体装置を用い
た携帯電話の回路ブロック図であり、本実施の形態では
使用したLSIベアチップとして図に示すように破線で示
す３個のSRAM、一点鎖線で示す２個のFlash Memory、同
じくDSPとFlash MemoryまたはControl CPUとSRAMなどが
それぞれ積み重ねられて積層半導体装置を構成してい
る。
１２の実施の形態について説明する。図１２は本発明の
上記実施の形態１から１１に記載した半導体装置を用い
た携帯電話の回路ブロック図であり、本実施の形態では
使用したLSIベアチップとして図に示すように破線で示
す３個のSRAM、一点鎖線で示す２個のFlash Memory、同
じくDSPとFlash MemoryまたはControl CPUとSRAMなどが
それぞれ積み重ねられて積層半導体装置を構成してい
る。
【００６９】図１３は実施の形態１２の携帯電話に用い
られているマザー配線基板の部分断面図であり、ここで
は図１２において破線で示した３個のSRAM９１、９２、
９３よりなる一時記憶回路を、本発明の特徴とするそれ
ぞれ第１の再配線板９４および第２の再配線板９５に設
けられている電極パッド９６を接続することによって、
３次元的に積み重ねた積層半導体装置をマザー配線基板
９７に実装した状態を示している。
られているマザー配線基板の部分断面図であり、ここで
は図１２において破線で示した３個のSRAM９１、９２、
９３よりなる一時記憶回路を、本発明の特徴とするそれ
ぞれ第１の再配線板９４および第２の再配線板９５に設
けられている電極パッド９６を接続することによって、
３次元的に積み重ねた積層半導体装置をマザー配線基板
９７に実装した状態を示している。
【００７０】積層半導体装置９８の上面およびマザー配
線基板９７の上面には抵抗、コンデンサまたはコイル等
のチップ部品またはベアチップ等の半導体素子９９が実
装されている。
線基板９７の上面には抵抗、コンデンサまたはコイル等
のチップ部品またはベアチップ等の半導体素子９９が実
装されている。
【００７１】本発明の半導体装置の特徴とするところ
は、それぞれのLSIベアチップを独立した形態で、かつ
その両面に外部接続用の電極パッドを備えた再配線板を
載置していることであり、それを実装する電子機器の機
能に応じて個々にマザー配線基板に搭載することも、ま
た個々の半導体装置を任意に複数個積み重ねて積層半導
体装置としてマザー配線基板に搭載することも可能であ
るため、実装面積としてはベアチップの面積とほぼ等し
い面積（ＣＳＰ）であるにも拘わらず、回路設計の自由
度を著しく高めることができる。
は、それぞれのLSIベアチップを独立した形態で、かつ
その両面に外部接続用の電極パッドを備えた再配線板を
載置していることであり、それを実装する電子機器の機
能に応じて個々にマザー配線基板に搭載することも、ま
た個々の半導体装置を任意に複数個積み重ねて積層半導
体装置としてマザー配線基板に搭載することも可能であ
るため、実装面積としてはベアチップの面積とほぼ等し
い面積（ＣＳＰ）であるにも拘わらず、回路設計の自由
度を著しく高めることができる。
【００７２】なお、本実施の形態では、本発明に拘わる
半導体装置の応用例として携帯電話について説明した
が、その他小型、軽量化を必要とする電子機器、例えば
ＰＤＡ（携帯情報端末）、デジタルビデオカメラ（ＤＶ
Ｃ）、デジタルスチルカメラ（ＤＳＣ）等の小型携帯型
電子機器または一般の電子機器に搭載することも可能で
ある。
半導体装置の応用例として携帯電話について説明した
が、その他小型、軽量化を必要とする電子機器、例えば
ＰＤＡ（携帯情報端末）、デジタルビデオカメラ（ＤＶ
Ｃ）、デジタルスチルカメラ（ＤＳＣ）等の小型携帯型
電子機器または一般の電子機器に搭載することも可能で
ある。
【００７３】
【発明の効果】上記各実施の形態より明らかなように、
本発明は、主面上に集積回路等が形成された半導体素子
の両面に第１の再配線板と第２の再配線板とをそれぞれ
載置し、その再配線板の上面に設けられた電極パッドと
主面上に形成された半導体素子の電極端子から引き出さ
れた配線とを任意に電気的接続することにより、第１、
第２の再配線板の任意の位置に半導体素子の電極端子を
再配線して設ける構成として半導体装置を形成している
ため、その半導体装置を必要に応じて複数個積み重ねて
相互に電気接続した積層半導体装置とすることができ、
電子機器のマザー配線基板等の上面に半導体素子の面積
にほぼ等しい面積で高密度実装、すなわちチップサイズ
パッケージ（ＣＳＰ）することが可能となり、携帯電話
等の小型、軽量化に寄与することができ、さらに電子機
器の形状を大きくすることなく機能を向上させることが
できる。
本発明は、主面上に集積回路等が形成された半導体素子
の両面に第１の再配線板と第２の再配線板とをそれぞれ
載置し、その再配線板の上面に設けられた電極パッドと
主面上に形成された半導体素子の電極端子から引き出さ
れた配線とを任意に電気的接続することにより、第１、
第２の再配線板の任意の位置に半導体素子の電極端子を
再配線して設ける構成として半導体装置を形成している
ため、その半導体装置を必要に応じて複数個積み重ねて
相互に電気接続した積層半導体装置とすることができ、
電子機器のマザー配線基板等の上面に半導体素子の面積
にほぼ等しい面積で高密度実装、すなわちチップサイズ
パッケージ（ＣＳＰ）することが可能となり、携帯電話
等の小型、軽量化に寄与することができ、さらに電子機
器の形状を大きくすることなく機能を向上させることが
できる。
【図１】（ａ）は本発明の第１の実施の形態における半
導体装置の平面図 （ｂ）は同図（ａ）のＡ−Ａ線における断面図
導体装置の平面図 （ｂ）は同図（ａ）のＡ−Ａ線における断面図
【図２】同第２の実施の形態における半導体装置の断面
図
図
【図３】同第３の実施の形態における積層半導体装置の
断面図
断面図
【図４】同第４の実施の形態における積層半導体装置の
断面図
断面図
【図５】（ａ）は同第５の実施の形態における半導体装
置の平面図 （ｂ）は同図（ａ）のＡ−Ａ線における断面図
置の平面図 （ｂ）は同図（ａ）のＡ−Ａ線における断面図
【図６】同第６の実施の形態における積層半導体装置の
断面図
断面図
【図７】（ａ）および（ｂ）は同第７の実施の形態にお
ける半導体装置の製造方法を説明する展開平面図 （ｃ）は同図（ｂ）の一部折り曲げ平面図のＡ−Ａ線に
おける断面図
ける半導体装置の製造方法を説明する展開平面図 （ｃ）は同図（ｂ）の一部折り曲げ平面図のＡ−Ａ線に
おける断面図
【図８】（ａ）は同第８の実施の形態における半導体装
置の平面図 （ｂ）は同図（ａ）のＡ−Ａ線における断面図
置の平面図 （ｂ）は同図（ａ）のＡ−Ａ線における断面図
【図９】同第９の実施の形態における積層半導体装置の
断面図
断面図
【図１０】（ａ）〜（ｃ）は同第１０の実施の形態にお
ける半導体装置の製造方法を説明する展開平面図
ける半導体装置の製造方法を説明する展開平面図
【図１１】（ａ）および（ｂ）は本発明の第１１の実施
の形態における半導体装置の一部拡大断面図
の形態における半導体装置の一部拡大断面図
【図１２】本発明の第１２の実施の形態における電子機
器の回路ブロック図
器の回路ブロック図
【図１３】同電子機器に搭載された配線基板の一部拡大
断面図
断面図
１ 半導体基板（ベアチップ）
２ 第１の再配線板
３ 第１の電極パッド
６ 電極端子
７ 第２の再配線板
１０ 第２の電極パッド
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 冨田 佳宏
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 西山 東作
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Claims (19)
- 【請求項１】主面上に集積回路および電極端子が形成さ
れた半導体基板と、 前記半導体基板の一方の面側に配置され、その少なくと
も片面に配線および複数の第１の電極パッドが形成され
た第１の再配線板と、 前記半導体基板の他方の面側に配置され、その少なくと
も片面に配線および複数の第２の電極パッドが形成され
た第２の再配線板とを備え、 前記半導体基板上の前記電極端子と前記第１の電極パッ
ドと前記第２の電極パッドとがそれぞれ任意の端子間で
電気的に接続されていることを特徴とする半導体装置。 - 【請求項２】第１の再配線板が半導体基板の主面上に配
置され、第２の再配線板が前記半導体基板の裏面上に配
置されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】第１の再配線板が半導体基板の裏面上に配
置され、第２の再配線板が前記半導体基板の主面上に配
置されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】第１の再配線板および第２の再配線板が、
それぞれ少なくとも１層の絶縁材料と少なくとも１層の
配線層より形成された再配線板であることを特徴とする
請求項１から３のいずれかに記載の半導体装置。 - 【請求項５】第１の再配線板の外周部に位置する第１の
電極パッドと第２の再配線板の外周部に位置する第２の
電極パッドとをワイヤボンディング接続したことを特徴
とする請求項１から４のいずれかに記載の半導体装置。 - 【請求項６】第１の再配線板と第２の再配線板とを連続
する一枚の配線基板によって構成し、前記第２の再配線
板の第２の電極パッド非形成面上に半導体基板を載置
し、前記第１の再配線板を前記半導体基板の裏面上に折
り曲げることにより、第１の電極パッドが前記第１の再
配線板の外面に形成されていることを特徴とする請求項
１から４のいずれかに記載の半導体装置。 - 【請求項７】一枚の配線基板よりなる第１の再配線板と
第２の再配線板とがその平面形状において、前記第１の
再配線板の一つの辺が前記第２の再配線板の一つの辺と
接続して半導体基板の裏面上に折り曲げられていること
を特徴とする請求項６記載の半導体装置。 - 【請求項８】一枚の配線基板よりなる第１の再配線板と
第２の再配線板がその平面形状において、前記第１の再
配線板が三角形状を有する４個の第１の再配線板より構
成され、 前記第２の再配線板が１個の四角形状を有する第２の再
配線板よりなり、 前記４個の第１の再配線板のそれぞれ一つの辺が前記第
２の再配線板の四つの辺にそれぞれ接続しており、 前記４個の第１の再配線板がそれぞれ、前記第２の再配
線板の上面に配置された半導体基板の平面を２本の対角
線で分割して形成された２等辺三角形の形状にほぼ等し
い形状を備えて前記半導体基板の裏面上に折り曲げられ
ていることを特徴とする請求項６記載の半導体装置。 - 【請求項９】一枚の配線基板よりなる第１の再配線板と
第２の再配線板がその平面形状において、前記第１の再
配線板が四角形状を有する４個の第１の再配線板より構
成され、 前記第２の再配線板が１個の四角形状を有する第２の再
配線板よりなり、 前記４個の第１の再配線板のそれぞれ一つの辺が前記第
２の再配線板の四つの辺の少なくとも一部にそれぞれ接
続しており、 前記４個の第１の再配線板が、前記第２の再配線板の上
面に配置された半導体基板の平面をほぼ覆うように前記
半導体基板の裏面上に折り曲げられていることを特徴と
する請求項６記載の半導体装置。 - 【請求項１０】一枚の配線基板が、その内層部に複数の
配線層が形成された多層配線基板である請求項６から９
のいずれかに記載の半導体装置。 - 【請求項１１】第１の再配線板および第２の再配線板の
面積が、いずれも半導体基板の面積にほぼ等しい面積を
有することを特徴とする請求項１から１０のいずれかに
記載の半導体装置。 - 【請求項１２】請求項１から１１のいずれかに記載の半
導体装置を複数個積層し、それぞれの電極パッドによっ
て電気的に接続されていることを特徴とする積層半導体
装置。 - 【請求項１３】請求項１から１１のいずれかに記載の半
導体装置または請求項１２に記載の積層半導体装置の上
面に、請求項１から１０のいずれかに記載の半導体装置
または半導体素子または電子部品を搭載したことを特徴
とする積層半導体装置。 - 【請求項１４】半導体基板がその断面形状において、角
部が研磨された角丸四角形状または円弧状であることを
特徴とする請求項６から１１のいずれかに記載の半導体
装置または請求項１２、１３のいずれかに記載の積層半
導体装置。 - 【請求項１５】集積回路および電極端子が形成された半
導体基板の主面上に少なくとも１層の絶縁層よりなる第
１の再配線板を形成する工程と、 前記第１の再配線板上に複数の第１の電極パッドを形成
する工程と、 少なくとも１層の絶縁材よりなる第２の再配線板上に複
数の第２の電極パッドを形成する工程と、 前記第２の再配線板上の電極パッド非形成面上に前記第
１の再配線板が載置された前記半導体基板を載置する工
程と、 前記第１の再配線板の第１の電極パッドと前記第２の再
配線板の第２の電極パッドとをワイアボンディング接続
する工程とを備える半導体装置の製造方法。 - 【請求項１６】集積回路および電極端子が形成された半
導体基板の主面上に、複数の第１の電極パッドが形成さ
れた絶縁材よりなる第１の再配線板を載置する工程と、 第２の再配線板上に複数の第２の電極パッドを形成する
工程と、 前記第２の再配線板の電極パッド非形成面上に前記第１
の再配線板を載置した前記半導体基板を載置する工程
と、 前記第１の再配線板の第１の電極パッドと前記第２の再
配線板の第２の電極パッドとをワイアボンディング接続
する工程とを備える半導体装置の製造方法。 - 【請求項１７】一枚の配線基板の少なくとも片面に複数
の第１の電極パッドを有する第１の再配線板の領域と、
複数の第２の電極パッドを有する第２の再配線板の領域
とを形成する工程と、 前記第２の再配線板上の第２の電極パッドに半導体基板
をフェースダウン実装する工程と、 前記配線基板の前記第１の再配線板の領域を前記半導体
基板の裏面上に折り曲げる工程とを備える半導体装置の
製造方法。 - 【請求項１８】請求項１から１１のいずれかに記載の半
導体装置または請求項１５から１７のいずれかに記載の
製造方法により形成された半導体装置を複数個積層して
前記半導体装置の電極パッド間を電気的に接続する工程
と、 前記半導体装置の間隙または全体を樹脂モールドする工
程とを備える積層半導体装置の製造方法。 - 【請求項１９】請求項１から１８のいずれかに記載の半
導体装置または積層半導体装置を用いた電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274600A JP2003086733A (ja) | 2001-09-11 | 2001-09-11 | 半導体装置とその製造方法およびそれを用いた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274600A JP2003086733A (ja) | 2001-09-11 | 2001-09-11 | 半導体装置とその製造方法およびそれを用いた電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086733A true JP2003086733A (ja) | 2003-03-20 |
Family
ID=19099605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001274600A Pending JP2003086733A (ja) | 2001-09-11 | 2001-09-11 | 半導体装置とその製造方法およびそれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086733A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026680A (ja) * | 2003-06-30 | 2005-01-27 | Samsung Electronics Co Ltd | 積層型ボールグリッドアレイパッケージ及びその製造方法 |
| JP2005072587A (ja) * | 2003-08-20 | 2005-03-17 | Samsung Electronics Co Ltd | Ｂｇａパッケージ、パッケージ積層構造及びその製造方法 |
| US7061097B2 (en) | 2004-01-14 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for the same |
| WO2006098364A1 (ja) * | 2005-03-17 | 2006-09-21 | Matsushita Electric Industrial Co., Ltd. | モジュール基板 |
| JP2006324646A (ja) * | 2005-04-19 | 2006-11-30 | Matsushita Electric Ind Co Ltd | モジュール基板 |
| WO2007024483A2 (en) * | 2005-08-19 | 2007-03-01 | Micron Technology, Inc. | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| US7193308B2 (en) | 2003-09-26 | 2007-03-20 | Seiko Epson Corporation | Intermediate chip module, semiconductor device, circuit board, and electronic device |
| JP2007101230A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 回転検出装置 |
| JP2007189231A (ja) * | 2006-01-13 | 2007-07-26 | Agere Systems Inc | コア電源および接地の分配を容易にするための第２基板を有する集積回路 |
| JP2008535264A (ja) * | 2005-03-31 | 2008-08-28 | スタッツ・チップパック・リミテッド | チップスケールパッケージおよび第２基板を含みかつ上面および下面に露出した基板表面を有する半導体アセンブリ |
| US7432585B2 (en) | 2005-08-10 | 2008-10-07 | Seiko Epson Corporation | Semiconductor device electronic component, circuit board, and electronic device |
| JP2008539599A (ja) * | 2005-04-29 | 2008-11-13 | スタッツ・チップパック・リミテッド | 第２の基板を含み、上側および下側の基板表面を露出させた半導体パッケージ |
| JP2009141041A (ja) * | 2007-12-05 | 2009-06-25 | Shinko Electric Ind Co Ltd | 電子部品実装用パッケージ |
| US7687315B2 (en) | 2005-04-29 | 2010-03-30 | Stats Chippac Ltd. | Stacked integrated circuit package system and method of manufacture therefor |
| US8030748B2 (en) | 2005-08-26 | 2011-10-04 | Micron Technology, Inc. | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
| US8227925B2 (en) | 2007-09-21 | 2012-07-24 | Stats Chippac Ltd. | Integrated circuit packaging system with interposer |
| US8309397B2 (en) | 2005-03-31 | 2012-11-13 | Stats Chippac Ltd. | Integrated circuit packaging system with a component in an encapsulant cavity and method of fabrication thereof |
| US8999754B2 (en) | 2006-12-31 | 2015-04-07 | Stats Chippac Ltd. | Integrated circuit package with molded cavity |
-
2001
- 2001-09-11 JP JP2001274600A patent/JP2003086733A/ja active Pending
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026680A (ja) * | 2003-06-30 | 2005-01-27 | Samsung Electronics Co Ltd | 積層型ボールグリッドアレイパッケージ及びその製造方法 |
| US7939924B2 (en) | 2003-06-30 | 2011-05-10 | Samsung Electronics Co., Ltd. | Stack type ball grid array package and method for manufacturing the same |
| JP4703980B2 (ja) * | 2003-06-30 | 2011-06-15 | 三星電子株式会社 | 積層型ボールグリッドアレイパッケージ及びその製造方法 |
| JP2005072587A (ja) * | 2003-08-20 | 2005-03-17 | Samsung Electronics Co Ltd | Ｂｇａパッケージ、パッケージ積層構造及びその製造方法 |
| US7193308B2 (en) | 2003-09-26 | 2007-03-20 | Seiko Epson Corporation | Intermediate chip module, semiconductor device, circuit board, and electronic device |
| CN100356510C (zh) * | 2004-01-14 | 2007-12-19 | 株式会社东芝 | 半导体器件及其制造方法 |
| US7061097B2 (en) | 2004-01-14 | 2006-06-13 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method for the same |
| US8675369B2 (en) | 2005-03-17 | 2014-03-18 | Panasonic Corporation | Module board |
| EP1863087A4 (en) * | 2005-03-17 | 2010-12-22 | Panasonic Corp | MODULE CARD |
| JP4934022B2 (ja) * | 2005-03-17 | 2012-05-16 | パナソニック株式会社 | モジュール基板 |
| US8077478B2 (en) | 2005-03-17 | 2011-12-13 | Panasonic Corporation | Module board |
| WO2006098364A1 (ja) * | 2005-03-17 | 2006-09-21 | Matsushita Electric Industrial Co., Ltd. | モジュール基板 |
| EP1863087A1 (en) * | 2005-03-17 | 2007-12-05 | Matsushita Electric Industrial Co., Ltd. | Module board |
| KR101213661B1 (ko) * | 2005-03-31 | 2012-12-17 | 스태츠 칩팩, 엘티디. | 칩 스케일 패키지 및 제 2 기판을 포함하고 있으며 상부면및 하부면에서 노출된 기판 표면들을 갖는 반도체 어셈블리 |
| JP2008535264A (ja) * | 2005-03-31 | 2008-08-28 | スタッツ・チップパック・リミテッド | チップスケールパッケージおよび第２基板を含みかつ上面および下面に露出した基板表面を有する半導体アセンブリ |
| US8309397B2 (en) | 2005-03-31 | 2012-11-13 | Stats Chippac Ltd. | Integrated circuit packaging system with a component in an encapsulant cavity and method of fabrication thereof |
| JP2006324646A (ja) * | 2005-04-19 | 2006-11-30 | Matsushita Electric Ind Co Ltd | モジュール基板 |
| KR101120122B1 (ko) | 2005-04-29 | 2012-03-23 | 스태츠 칩팩, 엘티디. | 제 2 기판을 포함하며 상부면 및 하부면에서 노출된 기판표면들을 갖는 반도체 패키지 |
| JP2008539599A (ja) * | 2005-04-29 | 2008-11-13 | スタッツ・チップパック・リミテッド | 第２の基板を含み、上側および下側の基板表面を露出させた半導体パッケージ |
| US7687315B2 (en) | 2005-04-29 | 2010-03-30 | Stats Chippac Ltd. | Stacked integrated circuit package system and method of manufacture therefor |
| US7432585B2 (en) | 2005-08-10 | 2008-10-07 | Seiko Epson Corporation | Semiconductor device electronic component, circuit board, and electronic device |
| EP1929521A2 (en) * | 2005-08-19 | 2008-06-11 | Micron Technology, Inc. | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| US7557443B2 (en) | 2005-08-19 | 2009-07-07 | Micron Technology, Inc. | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| US11239128B2 (en) | 2005-08-19 | 2022-02-01 | Micron Technology, Inc. | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| US9640458B2 (en) | 2005-08-19 | 2017-05-02 | Micron Technology, Inc. | Stacked microelectronic devices |
| WO2007024483A3 (en) * | 2005-08-19 | 2007-05-31 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| JP2009508324A (ja) * | 2005-08-19 | 2009-02-26 | マイクロン テクノロジー， インク． | マイクロ電子デバイス、積み重ねられたマイクロ電子デバイス、およびマイクロ電子デバイスを製造する方法 |
| US10431513B2 (en) | 2005-08-19 | 2019-10-01 | Micron Technology, Inc. | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| WO2007024483A2 (en) * | 2005-08-19 | 2007-03-01 | Micron Technology, Inc. | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
| US10861824B2 (en) | 2005-08-26 | 2020-12-08 | Micron Technology, Inc. | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
| US10153254B2 (en) | 2005-08-26 | 2018-12-11 | Micron Technology, Inc. | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
| US9299684B2 (en) | 2005-08-26 | 2016-03-29 | Micron Technology, Inc. | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
| US9583476B2 (en) | 2005-08-26 | 2017-02-28 | Micron Technology, Inc. | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
| US8030748B2 (en) | 2005-08-26 | 2011-10-04 | Micron Technology, Inc. | Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices |
| US7459905B2 (en) | 2005-09-30 | 2008-12-02 | Denso Corporation | Rotation detector having sensor chip and biasing magnet |
| JP2007101230A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 回転検出装置 |
| JP2007189231A (ja) * | 2006-01-13 | 2007-07-26 | Agere Systems Inc | コア電源および接地の分配を容易にするための第２基板を有する集積回路 |
| US8999754B2 (en) | 2006-12-31 | 2015-04-07 | Stats Chippac Ltd. | Integrated circuit package with molded cavity |
| US8227925B2 (en) | 2007-09-21 | 2012-07-24 | Stats Chippac Ltd. | Integrated circuit packaging system with interposer |
| JP2009141041A (ja) * | 2007-12-05 | 2009-06-25 | Shinko Electric Ind Co Ltd | 電子部品実装用パッケージ |
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