JP4934022B2 - モジュール基板 - Google Patents

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Description

本発明は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の電子部品が実装されたモジュール基板に関する。
近年、デジタルテレビ等のデジタル家電が一般家庭に普及しつつある。このデジタル家電の普及には、製品の高性能化および多機能化が大きな鍵を握っている。
デジタル家電の性能は、デジタル信号処理を高速化することにより向上させることができる。デジタル信号処理の高速化は、システムＬＳＩのクロック周波数の向上、データバス幅の拡張、およびＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリ等の高速メモリを用いること等により実現することができる。
また、デジタル家電の機能を増加するためには、回路の高集積化が必要になる。回路の高集積化は、例えば、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）またはＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）等の技術により、複数の電子部品を一つのパッケージ内に搭載することにより実現することができる。
ところで、回路の高集積化により、多数の機能を製品に搭載することが可能になるが、各機能が動作するために必要なインターフェース信号の数も増加する。それにより、パッケージ外部に設けられる外部端子の数も増加する。また、パッケージ内に収納される電子部品の数の増加に伴い、それらの検査用の外部端子の数も増加する。上記パッケージは、外部端子を介して外部基板に電気的に接続されるが、外部端子の数が増加することにより、パッケージの小型化が困難になる。
そこで、例えば、特許文献１のＩＣパッケージにおいては、二層構造を有するリード基板の１層目に下段リード端子を設け、２層目に試験用端子となる上段リード端子を設けている。この構成においては、リード基板の２層目に設けられるる上段リード端子は回路基板と接続されない。すなわち、試験用端子をリード基板の２層目に設けることにより、回路基板が接続される領域（リード基板の１層目）に設けられる端子の数を減少させている。それにより、ＩＣパッケージの小型化が可能になることが考えられる。
特開２０００−６８４４０号公報
しかしながら、上記特許文献１のＩＣパッケージの構成においては、試験用端子を設けるためにリード基板を２層構造にする必要がある。この場合、電子部品としての機能上は必要がない基板を設けることになり、製造コストおよび製造工程が増加する。
また、試験用端子は２層目のリード基板に形成されているので、試験用端子とＩＣチップとを接続するワイヤの長さが長くなる。この場合、試験用端子とＩＣチップとの間のインピーダンス整合を行うことが困難になる。それにより、ＩＣチップの検査時に、試験用端子またはワイヤの端部で反射波が発生し、検査用信号に波形歪みが生じる。その結果、ＩＣチップを正確に検査することが困難になる。
本発明の目的は、電子部品の検査を確実に行うことができかつ製造コストの増加が防止された小型のモジュール基板を提供することである。
（１）本発明の一局面に従うモジュール基板は、上下方向に積層され、各々が配線パターンを有する複数の回路基板と、複数の回路基板のうち少なくとも１つの回路基板上に実装され、配線パターンと電気的に接続される１または複数の電子部品と、複数の回路基板のうち最下部の回路基板の下面に設けられ、配線パターンと電気的に接続される第１の端子と、複数の回路基板のうち最上部の回路基板の上面の一部領域に設けられ、配線パターンと電気的に接続される第２の端子と、最上部の回路基板の上面の一部領域を除く領域上に形成された封止層とを備え、第１および第２の端子はそれぞれ複数設けられ、複数の第２の端子間のピッチは、複数の第１の端子間のピッチよりも小さいものである。
そのモジュール基板においては、各々が配線パターンを有する複数の回路基板が上下方向に積層されている。配線パターンと電気的に接続される１または複数の電子部品が、複数の回路基板のうち少なくとも１つの回路基板上に実装されている。配線パターンと電気的に接続される第１の端子が、複数の回路基板のうち最下部の回路基板の下面に設けられている。配線パターンと電気的に接続される第２の端子が、複数の回路基板のうち最上部の回路基板の上面の一部領域に設けられている。
この場合、第２の端子が最上部の回路基板の上面の一部領域に設けられているので、第１の端子を介してモジュール基板を外部基板に実装した状態においても、第２の端子に検査装置を接続することができる。それにより、モジュール基板を外部基板に実装した状態で電子部品の内部回路の検査および電子部品の信号の検査を行うことができる。その結果、モジュール基板内の電子部品の不良を確実に検出することができる。
また、複数の回路基板のうち最上部の回路基板に第２の端子が形成されるので、第２の端子を形成するための別個の基板を設ける必要がない。それにより、モジュール基板の製造コストの増加を防止することができる。
また、第１の端子は回路基板の下面に形成され、第２の端子は回路基板の上面に形成される。すなわち、第１の端子と第２の端子とは回路基板の異なる面に形成される。この場合、第１および第２の端子を形成するために回路基板が大型化することを防止することができる。それにより、モジュール基板の小型化が可能となる。
さらに、検査装置をモジュール基板の上方から第２の端子に容易に接続することができる。それにより、モジュール基板内の電子部品の不良を容易に検出することができる。
また、封止層によって電子部品が外気から遮断される。それにより、外的影響から電子部品が保護される。その結果、電子部品の損傷および劣化を防止することができる。
また、複数の第２の端子間のピッチは複数の第１の端子間のピッチよりも小さいので、回路基板上の第２の端子が形成される領域を小さくすることができるので、電子部品を実装するための領域および配線パターンを形成するための領域を大きくすることができる。それにより、モジュール基板における電子部品の実装密度の向上およびモジュール基板の小型化が可能になる。
（２）封止層および第２の端子を除く最上部の回路基板の上面領域に、さらに接地導体層が設けられてもよい。
この場合、各電子部品や配線パターンが発生する高周波ノイズの放射をシールドして抑制することができる。
（３）第２の端子は、最上部の回路基板を貫通する導体を通して配線パターンに電気的に接続されてもよい。
この場合、第２の端子と配線パターンとを容易に接続することができる。また、第２の端子と複数の配線パターンとの間の配線の容量成分および誘導成分を低減することができる。それにより、電子部品に入力される検査信号に波形歪みが生じることを防止することができる。さらに、当該導体の一部を第２の端子として用いることができるので、モジュール基板の製造コストを低減することができる。
（４）１または複数の電子部品は、第１および第２の電子部品を含み、第１および第２の電子部品は、複数の回路基板のうち少なくとも１つの回路基板に形成される配線パターンによって相互に電気的に接続され、第２の端子は、当該第１および第２の電子部品を電気的に接続する配線パターンに電気的に接続されてもよい。
この場合、検査装置を第２の端子に接続することにより、第１および第２の電子部品間で転送されモジュール基板の外部に出力されることのない信号の検査を行うことができる。それにより、モジュール基板内の電子部品の状態を詳細に検査することができる。
（５）第２の端子は、いずれかの電子部品を検査するための複数の検査用端子を含んでもよい。
この場合、検査装置を検査用端子に接続することにより、第１の電子部品と第２の電子部品との間で転送される信号を確実に検査することができる。
（６）第２の端子は、電子部品を検査する装置を接続するための端子であってもよい。
この場合、第２の端子が回路基板の上面の一部領域に設けられているので、第１の端子を介してモジュール基板を外部基板に実装した状態においても、第２の端子に検査装置を接続することができる。それにより、モジュール基板を外部基板に実装した状態で電子部品の内部回路の検査および電子部品の信号の検査を行うことができる。その結果、モジュール基板内の電子部品の不良を確実に検出することができる。
本発明によれば、電子部品の検査を確実に行うことができ、かつモジュール基板の製造コスト増加が防止され、モジュール基板の小型化が可能となる。
以下、本発明の実施の形態に係るモジュール基板について図面を用いて説明する。
（１）第１の実施の形態
（ａ）構成
図１は、第１の実施の形態に係るモジュール基板を示す外観斜視図である。なお、図１においては、位置関係を明確にするために互いに直交するＸ方向、Ｙ方向およびＺ方向を示す矢印を付している。Ｘ方向およびＹ方向は水平面内で互いに直交し、Ｚ方向は鉛直方向に相当する。また、後述する図２および図４〜図１３においても、同様にＸ方向、Ｙ方向およびＺ方向を示す矢印を付している。
図１に示すように、本実施の形態に係るモジュール基板１００は、第１の回路基板１１（以下、第１の基板１１と略記する）、第１のコンポジットシート２１、第２の回路基板１２（以下、第２の基板１２と略記する）、第２のコンポジットシート２２および第３の回路基板１３（以下、第３の基板１３と略記する）が順に積層された構造を有する。第３の基板１３上にはＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）３１が実装されている。なお、第１〜第３の基板１１〜１３の各々は、多層基板であってもよく、単層基板であってもよい。また、第１および第２のコンポジットシート２１，２２としてはエポキシ樹脂を含む粘着性シートを用いることができる。例えば、プリプレグを用いることができる。第１および第２のコンポジットシートは、絶縁層としての役割を担う。
第３の基板１３の上面のＹ方向の２辺に沿った所定の領域に第１の検査部４１０および第２の検査部４２０が設けられている。第１の検査部４１０および第２の検査部４２０には、複数の検査用端子４１および複数の検査用端子４２がそれぞれマトリクス状に配置されている。
各検査用端子４１，４２は、後述するように、第１および第２の基板１１，１２上に実装されるＬＳＩ等の電子部品と配線パターンを介して電気的に接続されている。検査用端子４１，４２としては、例えば、ランドまたはビアを用いることができる。検査用端子４１，４２には、検査装置（図示せず）の検査用プローブが接続される。詳細は後述する。
第１の基板１１の下面には、複数のはんだボール４３が形成されている。各はんだボール４３は、第１〜第３の基板１１〜１３に実装される電子部品と電気的に接続されている。
モジュール基板１００は、はんだボール４３を用いてはんだ付けすることにより外部基板（図示せず）に実装される。それにより、外部基板とモジュール基板１００に実装される電子部品とが電気的に接続される。モジュール基板１００は、例えば、リフローはんだ付け法により外部基板に実装される。
なお、検査用端子４１，４２は、外部基板に接続する必要がないので、リフローはんだ付け法によるはんだ付けを行う必要がない。そのため、検査用端子４１，４２は、検査装置（図示せず）の検査用プローブが接触できる大きさを有していればよい。この場合、各検査用端子４１，４２を十分に小さくすることができるとともに、検査用端子４１間のピッチおよび検査用端子４２間のピッチを十分に小さくすることができる。
したがって、検査用端子４１，４２の大きさは、はんだボール４３の大きさに比べて十分に小さくすることができる。また、検査用端子４１間のピッチおよび検査用端子４２間のピッチは、はんだボール４３間のピッチに比べて十分に小さくすることができる。例えば、はんだボール４３の大きさは約６５０μｍであり、検査用端子４１，４２の大きさは約１００μｍである。例えば、はんだボール４３間のピッチは１ｍｍであり、検査用端子４１間のピッチは１５０μｍである。
以下、モジュール基板１００の内部構造について詳細に説明する。
図２は、モジュール基板１００の内部構造を説明するための図である。図２（ａ）は、モジュール基板１００に実装される複数の電子部品のＸＹ平面上での位置関係を示す図であり、図２（ｂ）は、モジュール基板１００の断面図である。
図２（ｂ）に示すように、第１のコンポジットシート２１の中央部には、上下に貫通する空間部５１が形成されている。空間部５１内で第１の基板１１上に、ＬＳＩ３２（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、メモリ３３およびメモリ３４が実装されている。メモリ３３，３４は、ＬＳＩ３２の作業領域として機能するワークメモリである。メモリ３３，３４としては、例えばＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）メモリを用いることができる。この場合、ＬＳＩ３２とメモリ３３，３４との間で、４００ＭＨｚ以上の高周波号を転送することが可能となる。
また、第２のコンポジットシート２２には、上下に貫通する空間部５２が形成されている。空間部５２内で第２の基板１２上に、ＬＳＩ３５が実装されている。
なお、空間部５１は、第１のコンポジットシート２１および第２の基板１２によって外気から遮断されている。つまり、ＬＳＩ３２およびメモリ３３，３４は封止された空間部５１内に実装されている。それにより、外的影響からＬＳＩ３２およびメモリ３３，３４を保護することができ、損傷および劣化を防止することができる。また、空間部５２は、第２のコンポジットシート２２および第３の基板１３によって外気から遮断されている。つまり、ＬＳＩ３５は封止された空間部５２内に実装されている。それにより、外的影響からＬＳＩ３５を保護することができ、損傷および劣化を防止することができる。なお、空間部５１、５２内において、ＬＳＩ３２およびメモリ３３，３４を覆うように薄膜モールドなどの封止層をさらに設けてもよい。
ＬＳＩ３２、メモリ３３，３４およびＬＳＩ３５は、例えば、厚さ数μｍの接着シート（図示せず）を介して第１の基板１１上および第２の基板１２上に接着される。また、ＬＳＩ３２、メモリ３３，３４およびＬＳＩ３５は、例えば、ワイヤボンディング工法またはフリップチップ工法により第１の基板１１および第２の基板１２に電気的に接続される。
ワイヤボンディング工法またはフリップチップ工法を用いることにより、ＬＳＩ３２、メモリ３３およびメモリ３４の第１の基板１１上での高さ、およびＬＳＩ３５の第２の基板１２上での高さを低く抑えることができる。それにより、第１および第２のコンポジットシート２１，２２の厚さを小さくすることが可能になり、モジュール基板１００の薄型化が可能になる。
図２においては、ＬＳＩ３２、メモリ３３およびメモリ３４は、ワイヤボンディング工法により第１の基板１１上の配線パターンに電気的に接続され、ＬＳＩ３５はフリップチップ工法により第２の基板１２上の配線パターンに電気的に接続されている。なお、ＩＣ３１は第３の基板１３上に実装されるため、高さを低く抑えなくてもよい。したがって、ＩＣ３１は、リフローはんだ付け法により第３の基板１３上の配線パターン（図示せず）に電気的に接続することができる。
なお、ＬＳＩ３２、メモリ３３，３４およびＬＳＩ３５としては、例えば、所定の大きさに研磨およびダイシングされたベアダイ、またはＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を用いることができる。第１および第２のコンポジットシート２１，２２の厚さは、上記ベアダイまたはＣＳＰの厚さより大きいことが好ましく、例えば、５０μｍ〜８００μｍである。
また、図１には示していないが、図２（ｂ）に示すように、第１の基板１１の下面ならびに第３の基板１３の上面および下面には、接地導体層ＥＣＬが形成されている。
第１の基板１１の下面においては、はんだボール４３が形成される領域を除く領域に接地導体層ＥＣＬが形成されている。第３の基板１３の上面においては、検査用端子４１，４２が形成される領域、ＩＣ３１が実装される領域、および配線パターン（図示せず）が形成される領域を除く領域に接地導体層ＥＣＬが形成されている。第３の基板１３の下面においては、後述するビア４１１，４１２，４２１〜４２３が形成される領域を除く領域に接地導体層ＥＣＬが形成されている。なお、接地導体層ＥＣＬは、はんだボール４３、検査用端子４１，４２、ＩＣ３１、配線パターンおよびビア４１１，４１２，４２１〜４２３に接触しないように、可能な限り広い領域に形成することが好ましい。接地導体層ＥＣＬの効果については後述する。
ここで、図２（ａ）に示すように、ＬＳＩ３２、メモリ３３，３４、ＬＳＩ３５および検査用端子４１，４２は、第１の基板１１に形成される配線パターン１１１〜１１６および第２の基板１２に形成される配線パターン１１７により電気的に接続されている。以下、さらに図３を参照しつつ、ＬＳＩ３２、メモリ３３，３４および検査用端子４１，４２の間の配線について説明する。
図３は、第１の基板１１に形成される配線パターン１１１〜１１６を模式的に示した図である。なお、図２においては、配線パターン１１１〜１１７をそれぞれ１本ずつ代表的に示しているが、実際には配線パターン１１１〜１１７はそれぞれ複数形成されている。同様に、図２においては、後述するビア４１１，４１２，４２１〜４２３をそれぞれ１つずつ代表的に示しているが、実際には、ビア４１１，４１２，４２１〜４２３はそれぞれ複数形成されている。
図３に示すように、複数の配線パターン１１１の一端は、複数のボンディングパッド３２２（図２（ａ））および複数のワイヤ３２１（図２（ａ））を介して、ＬＳＩ３２の複数の端子にそれぞれ電気的に接続されている。複数の配線パターン１１１の他端は、複数の配線パターン１１２の中央部にそれぞれ接続されている。
複数の配線パターン１１２の一端は、ボンディングパッド３３２（図２（ａ））およびワイヤ３３１（図２（ａ））を介して、メモリ３３の複数の端子にそれぞれ電気的に接続されている。複数の配線パターン１１２の他端は、ボンディングパッド３４２（図２（ａ））およびワイヤ３４１（図２（ａ））を介して、メモリ３４の複数の端子にそれぞれ電気的に接続されている。
図３に示すように、複数の配線パターン１１３の一端は、モジュール基板１００（図２（ｂ））のＹ方向の一辺の近くに形成されるビア４１１（図２（ｂ））を介して複数の検査用端子４１にそれぞれ電気的に接続されている。また、複数の配線パターン１１３の他端は、複数の配線パターン１１２にそれぞれ接続されている。このように、配線パターン１１３は配線パターン１１２から分岐するスタブ配線である。これにより、検査用端子４１と配線パターン１１１，１１２とが電気的に接続される。
また、複数の配線パターン１１４の一端は、モジュール基板１００（図２（ｂ））のＹ方向の他辺の近くに形成されるビア４２１（図２（ｂ））を介して複数の検査用端子４２にそれぞれ電気的に接続されている。また、複数の配線パターン１１４の他端側は、複数の配線パターン１１２にそれぞれ接続されている。このように、配線パターン１１４は配線パターン１１２から分岐するスタブ配線である。これにより、検査用端子４２と配線パターン１１１，１１２とが電気的に接続される。
複数の配線パターン１１５の一端は、ボンディングパッド３２２（図２（ａ））およびワイヤ３２１（図２（ａ））を介して、ＬＳＩ３２の複数の端子にそれぞれ電気的に接続されている。複数の配線パターン１１５の他端は、ボンディングパッド３３２（図２（ａ））およびワイヤ３３１（図２（ａ））を介して、メモリ３３の複数の端子にそれぞれ電気的に接続されている。
また、複数の配線パターン１１５は、モジュール基板１００（図２（ｂ））のＹ方向の一辺の近くに形成されるビア４１２（図２（ｂ））を介して複数の検査用端子４１にそれぞれ電気的に接続されている。これにより、検査用端子４１と配線パターン１１５とが電気的に接続される。
複数の配線パターン１１６の一端は、ボンディングパッド３２２（図２（ａ））およびワイヤ３２１（図２（ａ））を介して、ＬＳＩ３２の複数の端子にそれぞれ電気的に接続されている。複数の配線パターン１１６の他端は、ボンディングパッド３４２（図２（ａ））およびワイヤ３４１（図２（ａ））を介して、メモリ３４の複数の端子にそれぞれ電気的に接続されている。
また、複数の配線パターン１１６は、モジュール基板１００（図２（ｂ））のＹ方向の他辺の近くに形成されるビア４２２（図２（ｂ））を介して複数の検査用端子４２にそれぞれ電気的に接続されている。これにより、検査用端子４２と配線パターン１１６とが電気的に接続される。
上記の構成により、配線パターン１１１，１１２を介してＬＳＩ３２からメモリ３３，３４へアドレス信号およびクロック信号が転送される。また、配線パターン１１５，１１６を介してデータ信号がＬＳＩ３２とメモリ３３，３４との間で転送される。
ここで、配線パターン１１１，１１２，１１５，１１６は、機能的には、ＬＳＩ３２とメモリ３３，３４とを接続する以外に必要のない配線である。すなわち、ＬＳＩ３２とメモリ３３，３４とを接続する配線は、各信号が転送される配線パターン１１１，１１２，１１５，１１６だけで機能的に十分である。また、配線パターン１１１，１１２，１１５，１１６は、第１のコンポジットシート２１および第２の基板１２によって外気から遮断されている。すなわち、ＬＳＩ３２、メモリ３３，３４および配線パターン１１１，１１２，１１５，１１６は、モジュール基板１００内に封止されている。
ところで、ＬＳＩ３２からメモリ３３，３４へ転送される各信号の波形およびパターンを検査するためには、モジュール基板１００内に封止された配線パターン１１１，１１２，１１５，１１６に検査装置（図示せず）を接続する必要がある。また、ＬＳＩ３２およびメモリ３３，３４の内部回路を検査するためには、モジュール基板１００の外部から検査信号をＬＳＩ３２およびメモリ３３，３４に入力し、ＬＳＩ３２およびメモリ３３，３４から出力される信号と期待値とを照合する必要がある。
そこで、本実施の形態においては、図２および図３で説明したように、検査用端子４１と配線パターン１１１，１１２とを電気的に接続している。それにより、検査用端子４１に検査装置（図示せず）を接続することにより、ＬＳＩ３２からメモリ３３へ転送されるアドレス信号およびクロック信号の波形およびパターンを検査することができる。
また、検査用端子４２と配線パターン１１１，１１２とを電気的に接続している。それにより、検査用端子４２に検査装置（図示せず）を接続することにより、ＬＳＩ３２からメモリ３４へ転送されるアドレス信号およびクロック信号の波形およびパターンを検査することができる。
また、検査用端子４１と配線パターン１１５とを電気的に接続している。それにより、検査用端子４１に検査装置（図示せず）を接続することにより、ＬＳＩ３２とメモリ３３との間で転送されるデータ信号の波形およびパターンを検査することができる。
また、検査用端子４２と配線パターン１１６とを電気的に接続している。それにより、検査用端子４２に検査装置（図示せず）を接続することにより、ＬＳＩ３２とメモリ３４との間で転送されるデータ信号の波形およびパターンを検査することができる。
また、ＬＳＩ３２およびメモリ３３，３４の内部回路の検査を行う場合には、検査用端子４１，４２から検査信号を入力し、検査用端子４１，４２から出力される信号と期待値とを照合することができる。
また、ＬＳＩ３５は、図２に示すように、配線パターン１１７およびモジュール基板１００のビア４２３（図２（ｂ））を介して検査用端子４２に電気的に接続されている。したがって、検査用端子４２に検査装置（図示せず）を接続することにより、ＬＳＩ３２およびメモリ３３，３４と同様に、ＬＳＩ３５の内部回路の検査および信号の検査を行うことができる。
また、本実施の形態においては、ＬＳＩ３２から出力される共通のアドレス信号およびクロック信号が、配線パターン１１１から配線パターン１１２によって２方向に分岐されてメモリ３３，３４へそれぞれ入力される。
この場合、例えば、図３において、ＬＳＩ３２からメモリ３３，３４へ６ビットのデータ信号がそれぞれ転送される場合、メモリ３３，３４の各々において共通のアドレス信号により指定される記憶領域にそれぞれ６ビットのデータ信号が記憶される。したがって、メモリ３３，３４に対して共通のアドレス信号およびクロック信号を用いて、合計１２ビットのデータ信号を読み書きすることができる。つまり、ＬＳＩ３２により処理されるデータ信号のビット数を２倍に拡張することができる。それにより、低コストのメモリを用いてモジュール基板１００の性能を向上させることができる。
なお、本実施の形態においては、同一の配線パターン１１２に接続される配線パターン１１３と配線パターン１１４とは、等しい長さに形成されている。また、配線パターン１１１は、配線パターン１１２を二等分する位置に接続されている。さらに、ビア４１１とビア４２１とは、等しい長さに形成されている。したがって、当該接続位置から検査用端子４１までの配線長と、当該接続位置から検査用端子４２までの配線長とが等しくなる。
各配線パターン１１１，１１２に転送される信号を検査するための検査用端子は、連結する１組の配線パターン１１１，１１２に対して本来一つで十分であるが、各配線パターン１１１または各配線パターン１１２から一つのスタブ配線を引き出し、そのスタブ配線を検査用端子に接続した場合、検査用端子で反射波が発生し、信号に波形歪が生じる。
そこで、本実施の形態においては、各配線パターン１１２から分岐する二つの配線パターン１１３，１１４により、連結する１組の配線パターン１１１，１１２ごとに２つの検査用端子４１、４２を接続している。また、同一の配線パターン１１２から分岐する配線パターン１１３の長さと配線パターン１１４の長さとを等しくしている。さらに、配線パターン１１１を、配線パターン１１２を二等分する位置に接続している。これらにより、検査用端子４１および検査用端子４２で反射波が発生することを防止することができる。その結果、アドレス信号およびクロック信号に波形歪みが発生することを防止することができる。
なお、配線パターン１１３，１１４は配線パターン１１２から分岐されずに配線パターン１１１から分岐されてもよい。
また、ＬＳＩ３２に接続されるメモリの数は２個に限定されず、３個以上のメモリを並列に接続してもよい。この場合、ＬＳＩ３２により処理されるデータ信号のビット数をさらに拡張することが可能になる。
図３の構成では、ＬＳＩ３２に接続される配線パターンが２方向に分岐するが、メモリの数を３個以上にする場合には、ＬＳＩ３２に接続される配線パターンがメモリの数と同数の方向に分岐するように配線パターンを形成する。この場合、分岐された配線パターンにそれぞれ検査用端子を接続する際には、上記の場合と同様に、分岐点から各検査用端子までの配線長が等しくなるように各配線パターンを形成することが好ましい。それにより、各検査用端子で反射波が発生することを防止することができる。
また、上述したように、第１の基板１１の下面ならびに第３の基板１３の上面および下面には、可能な限り広い領域に接地導体層ＥＣＬが形成されている。それにより、ＬＳＩ３２，３５、メモリ３３，３４およびそれらに接続される配線パターン１１１〜１１７を接地導体層ＥＣＬ間に収納することができる。この場合、ＬＳＩ３２，３５、メモリ３３，３４および配線パターン１１１〜１１７から放射される高周波ノイズがモジュール基板１００の外部に漏洩することを接地導体層ＥＣＬによって防止することができる。
また、上述したように、各検査用端子４１，４２の大きさは、十分に小さくすることができる。この場合、検査用端子４１，４２からモジュール基板１００の外部に高周波ノイズが放射されることを防止することができる。
これらの結果、モジュール基板１００から高周波ノイズが放射されることを確実に防止することができる。それにより、電子機器の誤作動を防止することができる。
（ｂ）効果
以上のように、本実施の形態においては、第３の基板１３上に検査用端子４１，４２が設けられている。この場合、モジュール基板１００を外部基板に実装した状態においても、検査用端子４１，４２を用いて、モジュール基板１００内に実装されている各電子部品（ＬＳＩ３２，３５およびメモリ３３，３４）の内部回路の検査および各電子部品の信号の検査を行うことができる。それにより、モジュール基板１００の各電子部品の不良を確実に検出することができる。
また、ＬＳＩ３２とメモリ３３，３４との間の信号（アドレス信号、クロック信号およびデータ信号）のように、本来モジュール基板１００の外部に出力されることのない信号の検査を行うことができる。それにより、モジュール基板１００の各電子部品の状態を詳細に検査することが可能になる。
また、検査用端子４１，４２と電子部品とは配線パターン１１１〜１１７およびビア４１１，４１２，４２１〜４２３を介して電気的に接続されている。この場合、各電子部品と各配線パターン１１１〜１１７とを接続するワイヤ３２１，３３１，３４１以外に、各電子部品と検査用端子４１，４２とを接続するためにワイヤを用いる必要がない。
したがって、各電子部品と検査用端子４１，４２との間のワイヤの長さを短くすることができる。それにより、検査装置から検査用端子４１，４２に検査信号を入力する場合に、当該検査信号に波形歪みが生じることを防止することができる。その結果、電子部品の内部回路の検査を正確に行うことができる。
なお、特に、フリップチップ工法により各電子部品を第１および第２の基板１１，１２上に実装する場合には、各電子部品を実装するためにワイヤを用いる必要がない。それにより、各電子部品と検査用端子４１，４２との間のインピーダンス整合をより確実に行うことができる。
また、検査用端子４１，４２とＬＳＩ３２およびメモリ３３，３４とは配線パターン１１１〜１１４およびビア４１１，４２１を介して電気的に接続されている。また、同一の配線パターン１１２に接続される配線パターン１１３と配線パターン１１４とは、等しい長さに形成されている。さらに、配線パターン１１１は、配線パターン１１２を二等分する位置に接続されている。したがって、当該接続位置から検査用端子４１までの配線長と、当該接続位置から検査用端子４２までの配線長とが等しくなる。それにより、検査用端子４１および検査用端子４２で反射波が発生することを防止することができる。その結果、アドレス信号およびクロック信号に波形歪みが発生することを防止することができる。
また、検査用端子４１，４２は、ＩＣ３１が実装される第３の基板１３上に設けられている。つまり、検査用端子４１，４２は電子部品を実装するための基板に設けられており、検査用端子４１，４２を設けるために別個の基板を設ける必要がない。したがって、モジュール基板１００の製造コストの増加を防止することができる。
また、第３の基板１３上に検査用端子４１，４２を設けることにより、各電子部品と検査用端子４１，４２との間の配線長を短縮することができる。それにより、各電子部品と検査用端子４１，４２との間の容量成分および誘導成分を低減することができる。その結果、各電子部品に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、検査用端子４１，４２は第３の基板１３の両側方の上面に配置されている。この場合、第１〜第３の基板１１〜１３の中央部に、電子部品を実装するための領域および配線パターンを形成するための領域を十分に確保することができる。それにより、モジュール基板１００における電子部品の実装密度の向上およびモジュール基板１００の小型化が可能になる。
また、各検査用端子４１，４２の大きさ、検査用端子４１間のピッチおよび検査用端子４２間のピッチは十分に小さい。それにより、電子部品を実装するための領域および配線パターンを形成するための領域をさらに拡大することができる。その結果、モジュール基板１００における電子部品の実装密度を十分に向上させることができるとともに、モジュール基板１００を十分に小型化することができる。
また、各電子部品（ＬＳＩ３２，３５およびメモリ３３，３４）および各電子部品間の配線パターン１１１〜１１７を、所定のパターンの接地導体層ＥＣＬ間に収容することができる。それにより、各電子部品および配線パターン１１１〜１１７から放射される高周波ノイズがモジュール基板１００の外部に漏洩することを防止することができる。
また、各検査用端子４１，４２を十分に小さくすることができる。それにより、検査用端子４１，４２からモジュール基板１００の外部に高周波ノイズが放射されることを防止することができる。
これらの結果、高周波ノイズを除去するための特別な処置を行うことなく、モジュール基板１００から高周波ノイズが放射されることを防止することができる。それにより、電気機器の誤作動を確実に防止することができる。
以上の結果、モジュール基板１００の波形歪を抑制するためのコストおよび高周波ノイズの漏洩を防止するためのコストの増加を防止することができる。
（ｃ）他の構成
なお、検査用端子４１，４２の配置形状は図１の例に限定されず、例えば、複数の検査用端子４１，４２を第３の基板１３の周縁部に沿うように配置してもよい。この場合も、第１〜第３の基板１１〜１３の中央部に、電子部品を実装するための領域および配線パターンを形成するための領域を十分に確保することができる。
また、図２では、第２の基板１２上にＬＳＩ３５のみを実装した場合について説明したが、第２の基板１２上に複数の電子部品を実装してもよい。例えば、第１の基板１１上と同様に、３つの電子部品を実装してもよい。
また、第１および第２のコンポジットシート２１，２２の代わりに回路基板を用いてもよい。この場合、当該回路基板上に配線パターンを形成することができるので、さらに多くの電子部品をモジュール基板１００に実装することが可能になる。
また、第１および第２のコンポジットシート２１，２２の代わりに回路基板を用いる場合には、当該回路基板を第１の基板１１、第２の基板１２または第３の基板１３と一体的に形成してもよい。
（２）第２の実施の形態
第２の実施の形態に係るモジュール基板が第１の実施の形態に係るモジュール基板１００（図１〜図３）と異なるのは以下の点である。
図４は、第２の実施の形態に係るモジュール基板を示す外観斜視図である。また、図５は、図４のモジュール基板１０１の内部構造を説明するための図である。図５（ａ）は、モジュール基板１０１に実装される複数の電子部品のＸＹ平面上での位置関係を示す図であり、図５（ｂ）は、モジュール基板１０１の断面図である。
図４および図５に示すように、本実施の形態に係るモジュール基板１０１においては、第２の基板１２の上面のＹ方向の２辺に沿った所定の領域が露出するように、第２のコンポジットシート２２および第３の基板１３の所定の領域に矩形の切り欠き部４３０および切り欠き部４４０がそれぞれ形成されている。また、切り欠き部４３０，４４０内で露出する第２の基板１２の上面の領域に、第１の検査部４１０および第２の検査部４２０がそれぞれ設けられている。
なお、切り欠き部４３０，４４０は、第２のコンポジットシート２２および第３の基板１３の所定の領域を予め切除することにより形成してもよく、第１〜第３の基板１１〜１３および第１および第２のコンポジットシート２１，２２を積層した後に、第２のコンポジットシート２２および第３の基板１３の所定の領域を切除することにより形成してもよい。
本実施の形態においては、図５（ｂ）に示すように、検査用端子４１，４２が第２の基板１２上に設けられるので、各電子部品と検査用端子４１，４２とを電気的に接続するためのビアを第２のコンポジットシート２２および第３の基板１３に形成する必要がない。それにより、モジュール基板１０１の製造コストを低減することができる。
また、第２の基板１２上の配線パターン１１７と検査用端子４２とを第２の基板１２上で接続することが可能になる。この場合、ＬＳＩ３５と検査用端子４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３５と検査用端子４２との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３５に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、第２の基板１２上に検査用端子４１，４２が設けられているので、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３２およびメモリ３３，３４に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、図４に示すように、第１および第２の検査部４１０，４２０は、一側方を除く周囲を第２のコンポジットシート２２および第３の基板１３で囲まれている。この場合、第２のコンポジットシート２２および第３の基板１３により、検査用端子４１，４２が保護されるので、検査用端子４１，４２の損傷および劣化を防止することができる。
なお、第１の基板１１の上面の所定の領域が露出するように、第１のコンポジットシート２１、第２の基板１２、第２のコンポジットシート２２および第３の基板１３の所定の領域に切り欠き部４３０および切り欠き部４４０をそれぞれ形成してもよい。
この場合、切り欠き部４３０，４４０内で露出する第１の基板１１の上面の領域に、第１の検査部４１０および第２の検査部４２０をそれぞれ設けることができる。この構成では、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の配線長を確実に短縮することができる。なお、ＬＳＩ３５と検査用端子４１，４２とは、第２の基板１２および第１のコンポジットシート２１にビアを形成することにより電気的に接続することができる。
（３）第３の実施の形態
第３の実施の形態に係るモジュール基板が第１の実施の形態に係るモジュール基板１００（図１〜図３）と異なるのは以下の点である。
図６は、第３の実施の形態に係るモジュール基板を示す外観斜視図である。また、図７は、図６のモジュール基板１０２の内部構造を説明するための図である。図７（ａ）は、モジュール基板１０２に実装される複数の電子部品のＸＹ平面上での位置関係を示す図であり、図７（ｂ）は、モジュール基板１０２の断面図である。
図６に示すように、本実施の形態に係るモジュール基板１０２においては、第１の基板１１、第１のコンポジットシート２１および第２の基板１２が順に積層されている。第２の基板１２のＹ方向の２辺に沿った所定の領域に、第１および第２の検査部４１０，４２０がそれぞれ設けられている。
また、図６には示していないが、図７（ｂ）に示すように、第２の基板１１の上面および下面には、接地導体層ＥＣＬが形成されている。
第２の基板１２の上面においては、検査用端子４１，４２が形成される領域を除く領域に接地導体層ＥＣＬが形成されている。第２の基板１２の下面においては、ビア４１１，４１２，４２１，４２２が形成される領域を除く領域に接地導体層ＥＣＬが形成されている。
また、図７（ｂ）に示すように、第２の基板１２の中央部の所定の領域に、孔部５３が形成されている。図６および図７に示すように、空間部５１内および孔部５３を封止するように封止層であるモールド部６１が形成されている。これにより、外的影響からＬＳＩ３２およびメモリ３３，３４を保護することができ、損傷および劣化を防止することができる。モールド部６１は、例えば、樹脂材料からなる。
本実施の形態においては、図７（ｂ）に示すように、第２の基板１２上に検査用端子４１，４２が設けられるので、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３２およびメモリ３３，３４に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、検査用端子４１，４２は、電子部品を実装可能な第２の基板１２上に設けられている。つまり、検査用端子４１，４２は電子部品を実装するための回路基板に設けられており、検査用端子４１，４２を設けるために別個の回路基板を設ける必要がない。したがって、モジュール基板１０２の製造コストの増加を防止することができる。
なお、第１のコンポジットシート２１の代わりに回路基板を用いてもよい。この場合、当該回路基板上に配線パターンを形成することができるので、さらに多くの電子部品をモジュール基板１０２に実装することが可能になる。
また、第１のコンポジットシート２１の代わりに回路基板を用いる場合には、当該回路基板を第１の基板１１または第２の基板１２と一体的に形成してもよい。
（４）第４の実施の形態
第４の実施の形態に係るモジュール基板が第３の実施の形態に係るモジュール基板１０２（図６および図７）と異なるのは以下の点である。
図８は、第４の実施の形態に係るモジュール基板を示す外観斜視図である。また、図９は、図８のモジュール基板１０３の内部構造を説明するための図である。図９（ａ）は、モジュール基板１０３に実装される複数の電子部品のＸＹ平面上での位置関係を示す図であり、図９（ｂ）は、モジュール基板１０３の断面図である。
図８および図９に示すように、本実施の形態に係るモジュール基板１０３においては、第１の基板１１の上面のＹ方向の２辺に沿った所定の領域が露出するように、第１のコンポジットシート２１および第２の基板１２の所定の領域に矩形の切り欠き部４３０および切り欠き部４４０がそれぞれ形成されている。また、切り欠き部４３０，４４０内で露出する第１の基板１１の上面の領域に、第１の検査部４１０および第２の検査部４２０がそれぞれ設けられている。
本実施の形態においては、図９（ｂ）に示すように、検査用端子４１，４２が第１の基板１１上に設けられるので、各電子部品と検査用端子４１，４２とを電気的に接続するためのビアを第１のコンポジットシート２１および第２の基板１２に形成する必要がない。それにより、モジュール基板１０３の製造コストを低減することができる。
また、第１の基板１１上に検査用端子４１，４２が設けられているので、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３２およびメモリ３３，３４に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、第１および第２の検査部４１０，４２０は、一側方を除く周囲を第１のコンポジットシート２１および第２の基板１２で囲まれている。この場合、第１のコンポジットシート２１および第２の基板１２により、検査用端子４１，４２が保護されるので、検査用端子４１，４２の損傷および劣化を防止することができる。
（５）第５の実施の形態
第５の実施の形態に係るモジュール基板が第１の実施の形態に係るモジュール基板１００（図１〜図３）と異なるのは以下の点である。
図１０は、第５の実施の形態に係るモジュール基板を示す外観斜視図である。
図１０に示すように、本実施の形態に係るモジュール基板１０４は、第１の基板１１、第１のコンポジットシート２１および第２の基板１２が順に積層された構造を有する。第２の基板１２のＹ方向の２辺に沿った所定の領域に、第１の検査部４１０および第２の検査部４２０がそれぞれ設けられている。また、第１の基板１１上に、図２（ｂ）と同様にＬＳＩ３２およびメモリ３３，３４が実装されている。
本実施の形態においては、第２の基板１２上に検査用端子４１，４２が設けられているので、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３２およびメモリ３３，３４に入力される検査信号に波形歪みが生じることを確実に防止することができる。
（６）第６の実施の形態
第６の実施の形態に係るモジュール基板が第５の実施の形態に係るモジュール基板１０４（図１０）と異なるのは以下の点である。
図１１は、第６の実施の形態に係るモジュール基板を示す外観斜視図である。
図１１に示すように、本実施の形態に係るモジュール基板１０５においては、第１の基板１１の上面のＹ方向の２辺に沿った所定の領域が露出するように、第１のコンポジットシート２１および第２の基板１２の所定の領域に矩形の切り欠き部４３０および切り欠き部４４０がそれぞれ形成されている。また、切り欠き部４３０，４４０内で露出する第１の基板１１の上面の領域に、第１の検査部４１０および第２の検査部４２０がそれぞれ設けられている。
本実施の形態においては、検査用端子４１，４２が第１の基板１１上に設けられるので、各電子部品と検査用端子４１，４２とを電気的に接続するためのビアを第１のコンポジットシート２１および第２の基板１２に形成する必要がない。それにより、モジュール基板１０５の製造コストを低減することができる。
また、第１の基板１１上に検査用端子４１，４２が設けられているので、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３，３４と検査用端子４１，４２との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３２およびメモリ３３，３４に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、第１および第２の検査部４１０，４２０は、一側方を除く周囲を第１のコンポジットシート２１および第２の基板１２で囲まれている。この場合、第１のコンポジットシート２１および第２の基板１２により、検査用端子４１，４２が保護されるので、検査用端子４１，４２の損傷および劣化を防止することができる。
（７）第７の実施の形態
第７の実施の形態に係るモジュール基板が第６の実施の形態に係るモジュール基板１０５（図１１）と異なるのは以下の点である。
図１２は、第７の実施の形態に係るモジュール基板を示す外観斜視図である。
図１２に示すように、本実施の形態に係るモジュール基板１０６においては、第１の基板１１の上面のＹ方向の２辺に沿った所定の領域が露出するように、第１のコンポジットシート２１の所定の領域に矩形の切り欠き部４３０および切り欠き部４４０がそれぞれ形成されている。また、切り欠き部４３０，４４０内で露出する第１の基板１１の上面の領域に、第１の検査部４１０および第２の検査部４２０がそれぞれ設けられている。
この場合、第１および第２の検査部４１０，４２０の上面が第２の基板１２により保護される。それにより、検査用端子４１，４２の損傷および劣化を確実に防止することができる。
また、第２の基板１２に切り欠き部が形成されていないので、第２の基板１２上において、電子部品を実装する領域および配線パターンを形成する領域を十分に確保することができる。
（８）第８の実施の形態
第８の実施の形態に係るモジュール基板が第５の実施の形態に係るモジュール基板１０４（図１０）と異なるのは以下の点である。
図１３は、第８の実施の形態に係るモジュール基板を示す外観斜視図である。
図１３に示すように、本実施の形態に係るモジュール基板１０７においては、第１の基板１１の上面の所定の領域が露出するように、第１のコンポジットシート２１および第２の基板１２の中央部に矩形の開口部４５０が形成されている。また、開口部４５０内で露出する第１の基板１１の上面の領域に、複数の検査用端子４５がマトリクス状に配置されている。なお、検査用端子４５は、上記実施の形態と同様に、各電子部品に接続されている。
本実施の形態においては、第１の基板１１上に検査用端子４５が設けられるので、各電子部品と検査用端子４５とを電気的に接続するためのビアを第１のコンポジットシート２１および第２の基板１２に形成する必要がない。それにより、モジュール基板１０７の製造コストを低減することができる。
また、第１の基板１１上に検査用端子４５が設けられているので、ＬＳＩ３２およびメモリ３３，３４と検査用端子４５との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３，３４と検査用端子４５との間の誘導成分および容量成分を十分に低減することができる。その結果、ＬＳＩ３２およびメモリ３３，３４に入力される検査信号に波形歪みが生じることを確実に防止することができる。
また、検査用端子４５は、周囲を第１のコンポジットシート２１および第２の基板１２で囲まれている。この場合、第１のコンポジットシート２１および第２の基板１２により、検査用端子４５が保護されるので、検査用端子４５の損傷および劣化を防止することができる。
（９）他の実施の形態
上記実施の形態においては、第１の基板１１上でＬＳＩ３２およびメモリ３３，３４が電気的に接続されている場合について説明したが、第１の基板１１に実装される複数の電子部品がそれぞれ電気的に独立して実装されてもよい。
図１４は、第１の基板１１上でＬＳＩ３２が他の電子部品から電気的に独立して実装されている場合における、ＬＳＩ３２と検査用端子４１，４２との関係の一例を示した図である。
図１４においては、ＬＳＩ３２の複数の端子と複数のはんだボール４３とが、複数の配線パターン１１８によってそれぞれ電気的に接続されている。これにより、ＬＳＩ３２と外部基板の回路とが電気的に接続される。なお、図３では図示していないが、上記第１の実施の形態においても、図１４と同様にＬＳＩ３２とはんだボール４３とが電気的に接続されている。
また、ＬＳＩ３２の複数の端子と複数の検査用端子４１，４２とが、複数の配線パターン１１９によってそれぞれ電気的に接続されている。したがって、検査用端子４１，４２を用いることにより、上記実施の形態と同様に、ＬＳＩ３２の内部回路の検査および信号の検査を行うことができる。
図１５は、第１の基板１１上でＬＳＩ３２とメモリ３３とが電気的に接続されて実装されている場合におけるＬＳＩ３２およびメモリ３３と検査用端子４１，４２との関係の一例を示した図である。
図１５においては、ＬＳＩ３２は、図１４と同様にはんだボール４３に電気的に接続されている。また、ＬＳＩ３２の複数の端子とメモリ３３の複数の端子とが、複数の配線パターン１２０によってそれぞれ電気的に接続されている。これにより、ＬＳＩ３２とメモリ３３とが電気的に接続される。
また、各配線パターン１２０上に検査用端子４１または検査用端子４２がそれぞれ形成されている。したがって、検査用端子４１，４２を用いることにより、上記実施の形態と同様に、ＬＳＩ３２およびメモリ３３の内部回路の検査および信号の検査を行うことができる。また、本例では、ＬＳＩ３２およびメモリ３３と検査用端子４１，４２との間の配線長を十分に短縮することができる。それにより、ＬＳＩ３２およびメモリ３３に入力される検査信号に波形歪みが生じることを確実に防止することができる。
図１６は、第１の基板１１上でＬＳＩ３２とメモリ３３とが電気的に接続されて実装されている場合におけるＬＳＩ３２およびメモリ３３と検査用端子４１，４２との関係の他の例を示した図である。
図１６の例が図１５の例と異なるのは以下の点である。
図１６においては、各検査用端子４１，４２は、配線パターン１２１によって各配線パターン１２０に電気的に接続されている。このように、配線パターン１２１は配線パターン１２０から分岐するスタブ配線である。この場合も、図１５と同様に、検査用端子４１，４２を用いることによりＬＳＩ３２およびメモリ３３の内部回路の検査および信号の検査を行うことができる。なお、本例では、配線パターン１２１によりＬＳＩ３２およびメモリ３３の出力信号を引き出している。そのため、検査用端子４１，４２の位置に影響されることなく任意の経路で配線パターン１２０を形成することができる。したがって、配線の自由度が高くなる。
なお、第１〜第３の基板１１〜１３上に実装される電子部品の数は上記実施の形態で説明した数に限定されず、さらに多くの電子部品を第１〜第３の基板１１〜１３上にそれぞれ実装してもよく、１つまたは２つの電子部品を第１〜第３の基板１１上にそれぞれ実装してもよい。
また、上記実施の形態においては、２つまたは３つの回路基板を積層した場合について説明したが、４つ以上の回路基板を積層してもよい。この場合も、上記実施の形態と同様に、各回路基板上に電子部品を配置し、検査用端子４１，４２または検査用端子４５を上方に露出するように配置すればよい。それにより、モジュール基板を外部基板に実装した状態で、各電子部品の内部回路および信号の検査を行うことができる。
また、上記実施の形態においては、各電子部品を各基板の上面に実装しているが、各基板の下面または両面に電子部品を実装してもよい。
また、上記実施の形態においては、検査用端子４１，４２を同一の回路基板上に設けているが、検査用端子４１，４２を異なる回路基板上に設けてもよい。例えば、第１の基板１１上に検査用端子４１を設け、第２の基板１２上に検査用端子４２を設けてもよい。
また、上記実施の形態においては、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのモジュール基板について説明したが、はんだボール４３の代わりにコネクタ端子を設け、モジュール基板と外部基板とを電気的に接続してもよい。
また、上記においては、矩形の切り欠き部４３０，４４０および矩形の開口部４５０を設けた場合について説明したが、切り欠き部４３０，４４０および開口部４５０の形状は上記の例に限定されない。例えば、円形、楕円形または多角形等の他の形状であってもよい。また、切り欠き部または開口部が３つ以上形成されてもよい。
切り欠き部４３０，４４０または開口部４５０が形成される位置も上記の例に限定されず、例えば、モジュール基板の側面の中央部に形成してもよく、モジュール基板の四隅に形成してもよい。
また、上記においては、矩形の検査部４１０，４２０を設けた場合について説明したが、検査部４１０，４２０の形状は上記の例に限定されない。例えば、円形、楕円形または多角形等の他の形状であってもよい。また、検査部４１０，４２０が３つ以上形成されてもよい。
検査部４１０，４２０が形成される位置も上記の例に限定されず、例えば、モジュール基板の上面の中央部に形成してもよく、モジュール基板の側面の中央部に形成してもよく、モジュール基板の四隅に形成してもよい。
（１０）請求項の各構成要素と実施の形態の各部との対応
以下、請求項の各構成要素と実施の形態の各部との対応の例について説明するが、本発明は下記の例に限定されない。
上記実施の形態では、はんだボール４３が第１の端子および外部端子に相当し、検査用端子４１、検査用端子４２および検査用端子４５が第２の端子に相当し、モールド部６１が封止層に相当し、第１および第２のコンポジットシート２１，２２が絶縁層に相当し、ＬＳＩ３２が第１の電子部品に相当し、メモリ３３，３４が第２の電子部品に相当し、配線パターン１１１が第１の配線部に相当し、配線パターン１１２〜１１４が第２の配線部に相当し、ビア４１１，４１２，４２１〜４２３が回路基板を貫通する導体に相当する。
本発明は、種々の電気機器または電子機器等に利用することができる。
図１は第１の実施の形態に係るモジュール基板を示す外観斜視図 図２はモジュール基板の内部構造を説明するための図 図３は第１の基板に形成される配線パターンを模式的に示した図 図４は第２の実施の形態に係るモジュール基板を示す外観斜視図 図５は図４のモジュール基板の内部構造を説明するための図 図６は第３の実施の形態に係るモジュール基板を示す外観斜視図 図７は図６のモジュール基板の内部構造を説明するための図 図８は第４の実施の形態に係るモジュール基板を示す外観斜視図 図９は図８のモジュール基板の内部構造を説明するための図 図１０は第５の実施の形態に係るモジュール基板を示す外観斜視図 図１１は第６の実施の形態に係るモジュール基板を示す外観斜視図 図１２は第７の実施の形態に係るモジュール基板を示す外観斜視図 図１３は第８の実施の形態に係るモジュール基板を示す外観斜視図 図１４はＬＳＩと検査用端子との関係の一例を示した図 図１５はＬＳＩおよびメモリと検査用端子との関係の一例を示した図 図１６はＬＳＩおよびメモリと検査用端子との関係の他の例を示した図

Claims (6)

  1. 上下方向に積層され、各々が配線パターンを有する複数の回路基板と、
    前記複数の回路基板のうち少なくとも１つの回路基板上に実装され、前記配線パターンと電気的に接続される１または複数の電子部品と、
    前記複数の回路基板のうち最下部の回路基板の下面に設けられ、前記配線パターンと電気的に接続される第１の端子と、
    前記複数の回路基板のうち最上部の回路基板の上面の一部領域に設けられ、前記配線パターンと電気的に接続される第２の端子と、
    前記最上部の回路基板の上面の前記一部領域を除く領域上に形成された封止層とを備え、
    前記第１および第２の端子はそれぞれ複数設けられ、前記複数の第２の端子間のピッチは、前記複数の第１の端子間のピッチよりも小さい、モジュール基板。
  2. 前記封止層および前記第２の端子を除く前記最上部の回路基板の上面領域に、さらに接地導体層が設けられた、請求項１記載のモジュール基板。
  3. 前記第２の端子は、前記最上部の回路基板を貫通する導体を通して前記配線パターンに電気的に接続される、請求項１または２記載のモジュール基板。
  4. 前記１または複数の電子部品は、第１および第２の電子部品を含み、
    前記第１および第２の電子部品は、前記複数の回路基板のうち少なくとも１つの回路基板に形成される配線パターンによって相互に電気的に接続され、
    前記第２の端子は、当該第１および第２の電子部品を電気的に接続する配線パターンに電気的に接続される、請求項１または２記載のモジュール基板。
  5. 前記第２の端子は、いずれかの電子部品を検査するための複数の検査用端子を含む、請求項１から４のいずれかに記載のモジュール基板。
  6. 前記第２の端子は、前記電子部品を検査する装置を接続するための端子である、請求項５に記載のモジュール基板。
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