JP2001118954A - 半導体装置 - Google Patents
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- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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Abstract
(57)【要約】
【課題】 本発明の課題は、平面サイズの大形化を伴う
ことなく任意の個数の半導体チップを積層することが可
能であるとともに、リードタイムの短縮をも達成するこ
との可能な半導体装置を提供することにある。 【解決手段】 本発明に関わる半導体装置１は、一方面
に配線パターン１１の形成された基板１０と、該基板１
０の一方面に搭載されて配線パターン１１と電気的に接
続される半導体チップ２とを有し、少なくとも半導体チ
ップ２と配線パターン１１との接続部を樹脂封止して成
り、基板１０の縁部１０Ｅをパッケージ(樹脂封止部)３
の外方に突出させるとともに、基板１０の縁部１０Ｅに
配線パターン１１と接続されるハンダボール４を設けて
いる。
ことなく任意の個数の半導体チップを積層することが可
能であるとともに、リードタイムの短縮をも達成するこ
との可能な半導体装置を提供することにある。 【解決手段】 本発明に関わる半導体装置１は、一方面
に配線パターン１１の形成された基板１０と、該基板１
０の一方面に搭載されて配線パターン１１と電気的に接
続される半導体チップ２とを有し、少なくとも半導体チ
ップ２と配線パターン１１との接続部を樹脂封止して成
り、基板１０の縁部１０Ｅをパッケージ(樹脂封止部)３
の外方に突出させるとともに、基板１０の縁部１０Ｅに
配線パターン１１と接続されるハンダボール４を設けて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、小型化および高集
積化に適応した半導体装置に関する。
積化に適応した半導体装置に関する。
【０００２】
【従来の技術】昨今における半導体装置の小型化および
高集積化に伴って、限られた面積内でＩＣメモリの容積
を向上させるための半導体チップ積層技術の開発が進め
られており、１つのパッケージ内に複数の半導体チップ
を積層して搭載する半導体装置が実用化されている。
高集積化に伴って、限られた面積内でＩＣメモリの容積
を向上させるための半導体チップ積層技術の開発が進め
られており、１つのパッケージ内に複数の半導体チップ
を積層して搭載する半導体装置が実用化されている。
【０００３】図１０に示す半導体装置Ａは、１つの基板
Ｂに複数の半導体チップＣａ，Ｃｂ，Ｃｃ，Ｃｄを順次
積層して実装するとともに、基板Ａの配線パターンと各
半導体チップＣａ〜Ｃｄとを、それぞれボンディングワ
イヤＷ，Ｗ…を介して接続し、上記各半導体チップＣａ
〜ＣｄとボンディングワイヤＷ，Ｗ…とを、パッケージ
Ｐで樹脂封止することによって構成されている。
Ｂに複数の半導体チップＣａ，Ｃｂ，Ｃｃ，Ｃｄを順次
積層して実装するとともに、基板Ａの配線パターンと各
半導体チップＣａ〜Ｃｄとを、それぞれボンディングワ
イヤＷ，Ｗ…を介して接続し、上記各半導体チップＣａ
〜ＣｄとボンディングワイヤＷ，Ｗ…とを、パッケージ
Ｐで樹脂封止することによって構成されている。
【０００４】上記構成の半導体装置Ａによれば、基板Ｂ
上に複数の半導体チップＣａ〜Ｃｄを搭載した場合で
も、パッケージＰの平面サイズはあまり大きくならず、
もって外観の小型化に関して有利なものとなる。
上に複数の半導体チップＣａ〜Ｃｄを搭載した場合で
も、パッケージＰの平面サイズはあまり大きくならず、
もって外観の小型化に関して有利なものとなる。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来の半導体装置Ａでは、基板Ｂに複数の半導体チップＣ
ａ〜Ｃｄを搭載することによって以下の如き問題が発生
している。
来の半導体装置Ａでは、基板Ｂに複数の半導体チップＣ
ａ〜Ｃｄを搭載することによって以下の如き問題が発生
している。
【０００６】すなわち、基板Ａの配線パターンと各半導
体チップＣａ〜Ｃｄとは、上述の如くボンディングワイ
ヤＷ，Ｗ…を介して電気的に接続されており、積層する
半導体チップの個数を増加させた場合、それに伴ってボ
ンディングワイヤＷの使用本数も増加するため、限られ
た面積の基板Ａ上において、ボンディングワイヤＷを接
続させるポイントが確保できなくなってしまう。
体チップＣａ〜Ｃｄとは、上述の如くボンディングワイ
ヤＷ，Ｗ…を介して電気的に接続されており、積層する
半導体チップの個数を増加させた場合、それに伴ってボ
ンディングワイヤＷの使用本数も増加するため、限られ
た面積の基板Ａ上において、ボンディングワイヤＷを接
続させるポイントが確保できなくなってしまう。
【０００７】このため、積層する半導体チップの個数を
増加させる場合には、基板の面積を大きくしなければな
らず、これによってパッケージの平面サイズ、すなわち
半導体装置の外観が大型化することとなる。一例とし
て、パッケージサイズが８mm×８mmの場合、４個以上の
半導体チップを積層すると、基板にボンディングワイヤ
を接続させるポイントが確保できないため、４個以上の
半導体チップを積層する場合には、パッケージサイズを
９mm×９mmに大型化しなければならない。
増加させる場合には、基板の面積を大きくしなければな
らず、これによってパッケージの平面サイズ、すなわち
半導体装置の外観が大型化することとなる。一例とし
て、パッケージサイズが８mm×８mmの場合、４個以上の
半導体チップを積層すると、基板にボンディングワイヤ
を接続させるポイントが確保できないため、４個以上の
半導体チップを積層する場合には、パッケージサイズを
９mm×９mmに大型化しなければならない。
【０００８】また、上記構成の半導体装置Ａでは、基板
Ｂに対して複数の半導体チップＣａ〜Ｃｄを搭載する工
程や、基板Ｂと複数の半導体チップＣａ〜Ｃｄとを接続
するワイヤボンディング工程が繁雑であるため、１つの
半導体装置を製造するのに時間が掛かるばかりでなく、
基板Ｂに搭載する半導体チップの個数やサイズに合わせ
て、基板Ｂにおける配線パターンやパッケージの形状を
設計する必要があるため、半導体チップの個数やサイズ
等の仕様が変更される毎に、上述した配線パターン等を
設計しなければならず、これによって製品のリードタイ
ムが長期化する不都合があった。
Ｂに対して複数の半導体チップＣａ〜Ｃｄを搭載する工
程や、基板Ｂと複数の半導体チップＣａ〜Ｃｄとを接続
するワイヤボンディング工程が繁雑であるため、１つの
半導体装置を製造するのに時間が掛かるばかりでなく、
基板Ｂに搭載する半導体チップの個数やサイズに合わせ
て、基板Ｂにおける配線パターンやパッケージの形状を
設計する必要があるため、半導体チップの個数やサイズ
等の仕様が変更される毎に、上述した配線パターン等を
設計しなければならず、これによって製品のリードタイ
ムが長期化する不都合があった。
【０００９】本発明は上記実状に鑑みて、平面サイズの
大形化を伴うことなく任意の個数の半導体チップを積層
することが可能であるとともに、リードタイムの短縮を
も達成することの可能な半導体装置の提供を目的とする
ものである。
大形化を伴うことなく任意の個数の半導体チップを積層
することが可能であるとともに、リードタイムの短縮を
も達成することの可能な半導体装置の提供を目的とする
ものである。
【００１０】
【課題を解決するための手段】上記目的を達成するべ
く、本発明に関わる半導体装置は、一方面に配線パター
ンの形成された基板と、該基板の一方面に搭載されて配
線パターンと電気的に接続される半導体チップとを有
し、少なくとも半導体チップと配線パターンとの接続部
を樹脂封止して成り、基板の縁部を樹脂封止部の外方に
突出させるとともに、基板の縁部に配線パターンと接続
されるハンダボールを設けている。
く、本発明に関わる半導体装置は、一方面に配線パター
ンの形成された基板と、該基板の一方面に搭載されて配
線パターンと電気的に接続される半導体チップとを有
し、少なくとも半導体チップと配線パターンとの接続部
を樹脂封止して成り、基板の縁部を樹脂封止部の外方に
突出させるとともに、基板の縁部に配線パターンと接続
されるハンダボールを設けている。
【００１１】
【発明の実施の形態】以下、一実施例を示す図面に基づ
いて、本発明を詳細に説明する。図１および図２に示す
如く、本発明に関わる半導体装置１は、半導体チップ２
と該半導体チップ２を搭載する基板１０とを具備してい
る。
いて、本発明を詳細に説明する。図１および図２に示す
如く、本発明に関わる半導体装置１は、半導体チップ２
と該半導体チップ２を搭載する基板１０とを具備してい
る。
【００１２】基板１０は、ポリイミドやＢＴレジン等の
絶縁材料から形成されており、図３に示すように、一方
面の略中央域は半導体チップ搭載部１０Ａを構成してい
るとともに、左右の側縁域には半導体チップ搭載部１０
ａを挟む態様で配線パターン１１，１１…が形成されて
おり、これら配線パターン１１，１１…は、Ｃｕ(銅)等
の導電性金属から形成され、半導体チップ搭載部１０Ａ
から外方に向けて延在している。
絶縁材料から形成されており、図３に示すように、一方
面の略中央域は半導体チップ搭載部１０Ａを構成してい
るとともに、左右の側縁域には半導体チップ搭載部１０
ａを挟む態様で配線パターン１１，１１…が形成されて
おり、これら配線パターン１１，１１…は、Ｃｕ(銅)等
の導電性金属から形成され、半導体チップ搭載部１０Ａ
から外方に向けて延在している。
【００１３】また、上記基板１０における左右の縁部１
０Ｅは、後述するパッケージ３の外方に突出する態様で
延設されており、これら縁部１０Ｅには後述するハンダ
ボール４，４…の設置される切欠き１０ａ，１０ａ…が
形成されている。
０Ｅは、後述するパッケージ３の外方に突出する態様で
延設されており、これら縁部１０Ｅには後述するハンダ
ボール４，４…の設置される切欠き１０ａ，１０ａ…が
形成されている。
【００１４】さらに、上述した各切欠き１０ａ，１０ａ
…の縁部には、上記配線パターン１１の一部を延設して
成る接続部１１ａ，１１ａ…が設けられている。なお、
上記接続部１１ａは配線パターン１１と一体に形成した
ものでも、あるいは配線パターン１１とは別工程で形成
して配線パターン１１と接続させたものであっても良
い。
…の縁部には、上記配線パターン１１の一部を延設して
成る接続部１１ａ，１１ａ…が設けられている。なお、
上記接続部１１ａは配線パターン１１と一体に形成した
ものでも、あるいは配線パターン１１とは別工程で形成
して配線パターン１１と接続させたものであっても良
い。
【００１５】図２に示すように、半導体チップ２の電極
パッド(図示せず)と各配線パターン１１とは、それぞれ
ボンディングワイヤＷ，Ｗ…を介して電気的に接続され
ており、上記半導体チップ２、各ボンディングワイヤ
Ｗ、および各配線パターン１１の基部は、パッケージ３
によって樹脂封止されている。
パッド(図示せず)と各配線パターン１１とは、それぞれ
ボンディングワイヤＷ，Ｗ…を介して電気的に接続され
ており、上記半導体チップ２、各ボンディングワイヤ
Ｗ、および各配線パターン１１の基部は、パッケージ３
によって樹脂封止されている。
【００１６】さらに、上記パッケージ２から突出して延
在する、基板１０の縁部１０Ｅにおける切欠き１０ａ，
１０ａ…には、該切欠き１０ａの縁部および上下面を覆
う態様で、接続部１１ａ，１１ａ…を介して配線パター
ン１１，１１…と接続されるハンダボール４，４…が形
成されている。
在する、基板１０の縁部１０Ｅにおける切欠き１０ａ，
１０ａ…には、該切欠き１０ａの縁部および上下面を覆
う態様で、接続部１１ａ，１１ａ…を介して配線パター
ン１１，１１…と接続されるハンダボール４，４…が形
成されている。
【００１７】なお、基板１０の縁部１０Ｅにおける切欠
き１０ａ，１０ａ…の形状は、球形状のハンダボール４
を安定して形成する上では、図４に示す如く一方の解放
された半円形状を呈していることが望ましく、また基板
１０の縁部１０Ｅに形成し得るハンダボール４の個数を
増大させる上では、狭ピッチでの形成が可能である点か
ら図５に示す如く一方の解放された四角形状であること
が望ましい。
き１０ａ，１０ａ…の形状は、球形状のハンダボール４
を安定して形成する上では、図４に示す如く一方の解放
された半円形状を呈していることが望ましく、また基板
１０の縁部１０Ｅに形成し得るハンダボール４の個数を
増大させる上では、狭ピッチでの形成が可能である点か
ら図５に示す如く一方の解放された四角形状であること
が望ましい。
【００１８】一方、上述した半導体装置１の製造工程を
説明すると、先ず図６(ａ)に示す如く基板１０の半導体
チップ搭載部１０Ａに、Ａｇペースト等の接着剤によっ
て半導体チップ２を接着固定して搭載する。
説明すると、先ず図６(ａ)に示す如く基板１０の半導体
チップ搭載部１０Ａに、Ａｇペースト等の接着剤によっ
て半導体チップ２を接着固定して搭載する。
【００１９】次いで、図６(ｂ)に示す如く半導体チップ
２の電極パッド(図示せず)と、基板１０の各配線パター
ン１１とを、Ａｕ(金)線等から成るボンディングワイヤ
Ｗを用いて各々電気的に接続したのち、図５(ｃ)に示す
如くパッケージ３によって半導体チップ２、各ボンディ
ングワイヤＷ、および各配線パターン１１の基部を樹脂
封止する。
２の電極パッド(図示せず)と、基板１０の各配線パター
ン１１とを、Ａｕ(金)線等から成るボンディングワイヤ
Ｗを用いて各々電気的に接続したのち、図５(ｃ)に示す
如くパッケージ３によって半導体チップ２、各ボンディ
ングワイヤＷ、および各配線パターン１１の基部を樹脂
封止する。
【００２０】次いで、パッケージ２から突出する基板１
０の縁部１０Ｅにおける切欠き１０ａ，１０ａ…に、図
６(ｄ)に示す如く各々ハンダボール４を形成することに
よって、製品としての半導体装置１が完成することとな
る。
０の縁部１０Ｅにおける切欠き１０ａ，１０ａ…に、図
６(ｄ)に示す如く各々ハンダボール４を形成することに
よって、製品としての半導体装置１が完成することとな
る。
【００２１】図７に示す如く、実装基板１００に半導体
装置１を実装する場合には、実装基板１００上の所定位
置、具体的には接続端子１０１，１０１…上にハンダボ
ール４，４…が位置する態様で、実装基板１００上に半
導体装置１を載置する。
装置１を実装する場合には、実装基板１００上の所定位
置、具体的には接続端子１０１，１０１…上にハンダボ
ール４，４…が位置する態様で、実装基板１００上に半
導体装置１を載置する。
【００２２】ここで、複数個の半導体装置１，１…を積
層する場合には、図示していない治具を用いて、所定個
数の半導体装置１，１…を互いに位置決めしつつ単純に
積み上げる。
層する場合には、図示していない治具を用いて、所定個
数の半導体装置１，１…を互いに位置決めしつつ単純に
積み上げる。
【００２３】また、複数個の半導体装置１，１…を水平
方向に展開する場合には、個々の半導体装置１を、各々
実装基板１００に対して位置決めしつつ互いに隣接する
位置態様で配置する。
方向に展開する場合には、個々の半導体装置１を、各々
実装基板１００に対して位置決めしつつ互いに隣接する
位置態様で配置する。
【００２４】所定個数の半導体装置１，１…を、実装基
板１００上の所定位置にセットしたのち、図示していな
いリフロー炉を通すことにより、各半導体装置１におけ
るハンダボール４，４…が溶融・凝固して、各半導体装
置１，１…が互いに電気的に接続されるとともに、実装
基板１００の接続端子１０１，１０１…と電気的に接続
されることとなる。
板１００上の所定位置にセットしたのち、図示していな
いリフロー炉を通すことにより、各半導体装置１におけ
るハンダボール４，４…が溶融・凝固して、各半導体装
置１，１…が互いに電気的に接続されるとともに、実装
基板１００の接続端子１０１，１０１…と電気的に接続
されることとなる。
【００２５】上述した如く、本発明に関わる半導体装置
１によれば、基板１０の縁部１０Ｅ，１０Ｅを、パッケ
ージ３の外方に突出させるとともに、上記縁部１０Ｅ，
１０Ｅに、配線パターン１１，１１…と接続されるハン
ダボール４，４…を設けたことにより、実装基板１００
に対する載置面積の増大を伴うことなく、所望する複数
個の半導体装置１，１…を積層することができ、また積
層し得る半導体装置の個数に実質的な制限もない。
１によれば、基板１０の縁部１０Ｅ，１０Ｅを、パッケ
ージ３の外方に突出させるとともに、上記縁部１０Ｅ，
１０Ｅに、配線パターン１１，１１…と接続されるハン
ダボール４，４…を設けたことにより、実装基板１００
に対する載置面積の増大を伴うことなく、所望する複数
個の半導体装置１，１…を積層することができ、また積
層し得る半導体装置の個数に実質的な制限もない。
【００２６】また、本発明に関わる半導体装置１によれ
ば、リフロー炉を通すのみで複数個の半導体装置１，１
…を、一括して電気的に接続させることが可能なので、
大幅なリードタイムの短縮が可能となる。
ば、リフロー炉を通すのみで複数個の半導体装置１，１
…を、一括して電気的に接続させることが可能なので、
大幅なリードタイムの短縮が可能となる。
【００２７】また、本発明に関わる半導体装置１は、縦
方向に積層した状態で実装されるのみならず、互いに隣
接させた状態で水平方向へ展開して実装することも可能
なので、実装基板１００上における半導体装置の集積度
が大幅に向上する。
方向に積層した状態で実装されるのみならず、互いに隣
接させた状態で水平方向へ展開して実装することも可能
なので、実装基板１００上における半導体装置の集積度
が大幅に向上する。
【００２８】また、半導体装置１を構成する基板１０
は、配線パターン１１，１１…を一方面にのみ形成し、
かつスルーホールを設けていない極めて簡易な構造であ
るために、半導体装置１の製造に関わるコストを低減す
ることができる。
は、配線パターン１１，１１…を一方面にのみ形成し、
かつスルーホールを設けていない極めて簡易な構造であ
るために、半導体装置１の製造に関わるコストを低減す
ることができる。
【００２９】また、本発明に関わる半導体装置１によれ
ば、種類の異なる半導体装置であっても、その外観の形
状やサイズを統一しておくことにより、種類の異なる半
導体装置を混在させて実装（積層／水平方向に展開）す
ることが可能となる。
ば、種類の異なる半導体装置であっても、その外観の形
状やサイズを統一しておくことにより、種類の異なる半
導体装置を混在させて実装（積層／水平方向に展開）す
ることが可能となる。
【００３０】さらに、本発明に関わる半導体装置１で
は、半導体チップ２と基板１０上の配線パターン１１，
１１…とが直接に結合されていないので、実装基板１０
０に実装された状態において、半導体チップ２と実装基
板１００との間における応力が緩和されることとなる。
は、半導体チップ２と基板１０上の配線パターン１１，
１１…とが直接に結合されていないので、実装基板１０
０に実装された状態において、半導体チップ２と実装基
板１００との間における応力が緩和されることとなる。
【００３１】また、上述した実施例においては、ハンダ
ボール４，４…を左右（２方向）に設けた半導体装置１
を例示したが、図８に示した半導体装置１′のように、
ハンダボール４′，４′…を４方向に設けることも勿論
可能である。
ボール４，４…を左右（２方向）に設けた半導体装置１
を例示したが、図８に示した半導体装置１′のように、
ハンダボール４′，４′…を４方向に設けることも勿論
可能である。
【００３２】なお、半導体装置１′の構成は、基板１０
における配線パターン１１，１１…のレイアウトが異な
る以外、上述した半導体装置１と基本的に変わるところ
はないので、半導体装置１における各部の符合に′(ダ
ッシュ)を付すことで詳細な説明は省略する。
における配線パターン１１，１１…のレイアウトが異な
る以外、上述した半導体装置１と基本的に変わるところ
はないので、半導体装置１における各部の符合に′(ダ
ッシュ)を付すことで詳細な説明は省略する。
【００３３】また、上述した実施例においては、半導体
チップ２と基板１０の配線パターン１１とをボンディン
グワイヤＷで接続した半導体装置１を例示したが、図９
に示した半導体装置１″のように、半導体チップ２″を
ハンダボール２ａ″を介して基板１０″の配線パターン
１１″と接続させる、いわゆるフリップチップ接続を採
用することも可能である。
チップ２と基板１０の配線パターン１１とをボンディン
グワイヤＷで接続した半導体装置１を例示したが、図９
に示した半導体装置１″のように、半導体チップ２″を
ハンダボール２ａ″を介して基板１０″の配線パターン
１１″と接続させる、いわゆるフリップチップ接続を採
用することも可能である。
【００３４】このように、半導体チップ２″と基板１
０″とを、フリップチップ接続することにより、半導体
装置１″における外観の小型化が達成されることとな
る。
０″とを、フリップチップ接続することにより、半導体
装置１″における外観の小型化が達成されることとな
る。
【００３５】なお、半導体装置１″の構成は、半導体チ
ップ２″と基板１０″との接続態様、および樹脂封止の
態様が異なる以外、上述した半導体装置１と基本的に変
わるところはないので、半導体装置１の構成要素と同一
の作用を為す要素の符合に、″(ツーダッシュ)を付すこ
とで詳細な説明は省略する。
ップ２″と基板１０″との接続態様、および樹脂封止の
態様が異なる以外、上述した半導体装置１と基本的に変
わるところはないので、半導体装置１の構成要素と同一
の作用を為す要素の符合に、″(ツーダッシュ)を付すこ
とで詳細な説明は省略する。
【００３６】
【発明の効果】以上、詳述した如く、本発明に関わる半
導体装置は、一方面に配線パターンの形成された基板
と、該基板の一方面に搭載されて配線パターンと電気的
に接続される半導体チップとを有し、少なくとも半導体
チップと配線パターンとの接続部を樹脂封止して成り、
基板の縁部を樹脂封止部の外方に突出させるとともに、
基板の縁部に配線パターンと接続されるハンダボールを
設けている。
導体装置は、一方面に配線パターンの形成された基板
と、該基板の一方面に搭載されて配線パターンと電気的
に接続される半導体チップとを有し、少なくとも半導体
チップと配線パターンとの接続部を樹脂封止して成り、
基板の縁部を樹脂封止部の外方に突出させるとともに、
基板の縁部に配線パターンと接続されるハンダボールを
設けている。
【００３７】上記構成によれば、実装基板に対する載置
面積の増大を伴うことなく、所望する複数個の半導体装
置を積層することができ、また積層し得る半導体装置の
個数に実質的な制限もない。
面積の増大を伴うことなく、所望する複数個の半導体装
置を積層することができ、また積層し得る半導体装置の
個数に実質的な制限もない。
【００３８】また、上記構成によれば、リフロー炉を通
すのみで複数個の半導体装置を一括して電気的に接続さ
せることが可能なので、従来の半導体装置に比べて大幅
なリードタイムの短縮が可能となる。
すのみで複数個の半導体装置を一括して電気的に接続さ
せることが可能なので、従来の半導体装置に比べて大幅
なリードタイムの短縮が可能となる。
【００３９】このように、本発明に関わる半導体装置に
よれば、平面サイズの大形化を伴うことなく任意の個数
の半導体チップを積層することが可能であり、かつリー
ドタイムの大幅な短縮をも達成することが可能となる。
よれば、平面サイズの大形化を伴うことなく任意の個数
の半導体チップを積層することが可能であり、かつリー
ドタイムの大幅な短縮をも達成することが可能となる。
【図１】(ａ)および(ｂ)は本発明に関わる半導体装置を
示す外観平面図および外観側面図。
示す外観平面図および外観側面図。
【図２】本発明に関わる半導体装置を示す断面側面図。
【図３】本発明に関わる半導体装置の構成要素である基
板を示す平面図。
板を示す平面図。
【図４】(ａ)，(ｂ)は本発明に関わる半導体装置の基板
における配線パターンを示す要部平面図および要部断面
図。
における配線パターンを示す要部平面図および要部断面
図。
【図５】本発明に関わる半導体装置の基板における配線
パターンの変形例を示す要部平面図。
パターンの変形例を示す要部平面図。
【図６】(ａ)，(ｂ)，(ｃ)，(ｄ)は本発明に関わる半導
体装置の製造工程を順を追って示す概念的な平面図。
体装置の製造工程を順を追って示す概念的な平面図。
【図７】本発明に関わる半導体装置の実装態様を概念的
に示す側面図。
に示す側面図。
【図８】(ａ)および(ｂ)は本発明に関わる半導体装置の
他の実施例を示す外観平面図および外観側面図。
他の実施例を示す外観平面図および外観側面図。
【図９】(ａ)および(ｂ)は本発明に関わる半導体装置の
他の実施例を示す外観平面図および断面側面図。
他の実施例を示す外観平面図および断面側面図。
【図１０】従来の半導体装置を示す断面側面図。
１…半導体装置、 ２…半導体チップ、 ３…パッケージ、 ４…ハンダボール、 １０…基板、 １０Ｅ…縁部、 １０ａ…切欠き、 １１…配線パターン。
Claims (4)
- 【請求項１】 一方面に配線パターンの形成された基板
と、該基板の一方面に搭載され前記配線パターンと電気
的に接続される半導体チップとを有し、少なくとも前記
半導体チップと前記配線パターンとの接続部を樹脂封止
して成る半導体装置であって、 前記基板の縁部を前記樹脂封止部の外方に突出させると
ともに、前記基板の縁部に前記配線パターンと接続され
るハンダボールを設けたことを特徴とする半導体装置。 - 【請求項２】 前記基板の縁部にハンダボールの設置さ
れる切欠きを設けるとともに、前記切欠きの縁部に配線
パターンの一部を設けたことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記基板の切欠きは、一方の解放された
半円形状を呈していることを特徴とする請求項２記載の
半導体装置。 - 【請求項４】 前記基板の切欠きは、一方の解放された
四角形状を呈していることを特徴とする請求項２記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29831899A JP3625714B2 (ja) | 1999-10-20 | 1999-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29831899A JP3625714B2 (ja) | 1999-10-20 | 1999-10-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001118954A true JP2001118954A (ja) | 2001-04-27 |
| JP3625714B2 JP3625714B2 (ja) | 2005-03-02 |
Family
ID=17858104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29831899A Expired - Fee Related JP3625714B2 (ja) | 1999-10-20 | 1999-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3625714B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657158B1 (ko) * | 2004-12-31 | 2006-12-12 | 동부일렉트로닉스 주식회사 | 실장 높이가 감소된 반도체 패키지 소자 및 그 제조 방법 |
| KR100886200B1 (ko) | 2007-11-30 | 2009-02-27 | 앰코 테크놀로지 코리아 주식회사 | 칩 적층형 반도체 패키지 및 그 제조 방법 |
| KR100941656B1 (ko) | 2008-05-20 | 2010-02-11 | 앰코 테크놀로지 코리아 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100967668B1 (ko) * | 2003-04-11 | 2010-07-07 | 매그나칩 반도체 유한회사 | 반도체 패키지 및 그 제조방법 |
| KR101408879B1 (ko) | 2008-06-13 | 2014-06-17 | 삼성전자주식회사 | 측면 돌출단자를 갖는 칩 및 그 칩을 이용한 패키지 |
-
1999
- 1999-10-20 JP JP29831899A patent/JP3625714B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967668B1 (ko) * | 2003-04-11 | 2010-07-07 | 매그나칩 반도체 유한회사 | 반도체 패키지 및 그 제조방법 |
| KR100657158B1 (ko) * | 2004-12-31 | 2006-12-12 | 동부일렉트로닉스 주식회사 | 실장 높이가 감소된 반도체 패키지 소자 및 그 제조 방법 |
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| KR100941656B1 (ko) | 2008-05-20 | 2010-02-11 | 앰코 테크놀로지 코리아 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101408879B1 (ko) | 2008-06-13 | 2014-06-17 | 삼성전자주식회사 | 측면 돌출단자를 갖는 칩 및 그 칩을 이용한 패키지 |
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| Publication number | Publication date |
|---|---|
| JP3625714B2 (ja) | 2005-03-02 |
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