JP3600138B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板に設けられたスルーホールを介して、配線パターンと電気的に接続されるはんだバンプを外部電極端子として備えた、エリアアレイ型の半導体装置に関する。
【０００２】
【従来の技術】
近年の携帯端末機器の小型化・薄型化・軽量化に伴い、従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ ）等の表面実装型半導体装置から、より高密度実装が可能なエリアアレイ型半導体装置であるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ ）等が採用される傾向にある。
【０００３】
上記のようなＣＳＰおよびＢＧＡといったエリアアレイ型半導体装置の構成が、図７に示されている。図７に示されているように、従来のエリアアレイ型半導体装置は、ポリイミド等の絶縁性基材１０１ａ上に配線パターン１０１ｂが形成された配線基板１０１と、該配線基板１０１上にダイパッド１０２を介して、回路形成面が上側となる向きに搭載される半導体チップ１０３と、該半導体チップ１０３の回路形成面に設けられている電極パッド１０４と上記配線パターン１０１ｂの内部接続領域１０５とを接続するワイヤ１０６と、該ワイヤ１０６および半導体チップ１０３を封止する封止樹脂１０７と、外部電極端子であるはんだバンプ１０８とを有している。
【０００４】
上記配線基板１０１の配線パターン１０１ｂとはんだバンプ１０８とは、該配線基板１０１の絶縁性基材１０１ａに設けられたスルーホール１０９を介して外部接続領域１１０にて接続されている。
【０００５】
また、ダイパッド１０２と半導体チップ１０３とは、絶縁性または導電性の接着材１１１により接合されている。また、配線基板１０１とダイパッド１０２とは、絶縁性の接着材１１２により接合されている。
【０００６】
上記配線パターン１０１ｂとしては、Ｃｕ（銅）泊が用いられる。上記のような半導体装置においては、Ｃｕ泊の厚さは１８μｍが一般的である。Ｃｕ泊がこの程度の厚さの場合、配線パターン１０１ｂのライン／スペースは、量産レベルで４０μｍ／４０μｍ程度となる。このため、現在主流である０．８ｍｍピッチのＣＳＰにおいて、例えば外形サイズが８ｍｍ×８ｍｍの場合には、外部電極端子として８１端子を配置することができる。
【０００７】
また、上記において説明したように、従来のエリアアレイ型半導体装置は、外部電極端子としてはんだバンプのみを有する形状であることが一般的である。従って、互いに異なる機能を有する複数の半導体チップが１つのエリアアレイ型半導体装置に内蔵されている構成の場合、特にディジタル系半導体チップとアナログ系半導体チップとが混載された構成の場合であっても、混載されたそれぞれの半導体チップに対して用いられる外部電極端子は区別されない。すなわち、それぞれの半導体チップが、外部電極端子としてはんだバンプを使用することとなる。
【０００８】
【発明が解決しようとする課題】
上記のような従来のエリアアレイ型半導体装置は、上述したようにはんだバンプのみを外部電極端子としているのでリード端子（アウターリード）を有さない。これにより、エリアアレイ型半導体装置は、表面実装型半導体装置に比べて、実装基板として用いられるプリント基板への実装後の熱的ストレスおよび機械的ストレスに対する信頼性が低下する傾向にある。
【０００９】
さらに、はんだバンプははんだのみで形成されているので、リフロー実装などのプリント基板への実装時には、はんだが溶融して再凝固する際の表面張力や、半導体装置の自重などにより、はんだバンプが実装前より横に広がった形状となる。はんだバンプがこのように変形することで、上記エリアアレイ型半導体装置のスタンドオフが低くなるため、さらに熱的ストレスによる実装信頼性を低下させる。
【００１０】
さらに、ＣＳＰ等のエリアアレイ型半導体装置の基板（絶縁性基材）はポリイミド等の絶縁性材にて形成されており、半導体チップと外部電極端子（はんだバンプ）とを接続する配線パターンは、上記基板にＣｕ泊を貼り付けてエッチングすることにより形成される。上述したように、配線パターンに用いられるＣｕ泊の厚さは１８μｍが主流であり、エッチングを利用して形成する場合、ライン／スペースは量産レベルで４０μｍ／４０μｍ程度である。そのため、例えば８ｍｍ×８ｍｍの外形サイズを有するＣＳＰの場合、０．８ｍｍピッチで、はんだバンプ配列は９列×９列の８１端子が限界である。
【００１１】
しかしながら、近年、半導体チップの微細化はますます進んでおり、以前と比べると、半導体チップの外形サイズが同一であってもその電極パッド数は増加する傾向にある。従って、８ｍｍ×８ｍｍの領域に０．８ｍｍピッチで搭載可能な半導体チップの電極パッド数は、８１では不足することになると考えられる。
【００１２】
また、１つの半導体装置の中に複数個の半導体チップを混載する場合、とりわけディジタル系の半導体チップとアナログ系の半導体チップが混載されている場合に、これらの半導体チップを同じ配線で繋ぐことはない。そのため、同じエリア内にディジタル系信号とアナログ系信号とが混在することになり、プリント基板の設計が非常に困難になる。
【００１３】
本発明は上記の問題点に鑑みてなされたもので、実装信頼性を向上させることが可能であって、且つ、より微細化された半導体チップに対して必要な外部電極端子数を設けることができ、さらに、信号形態の異なる半導体チップを容易に混載できる半導体装置を提供することを課題とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係る半導体装置は、第１面に配線パターンが設けられ、第２面から該配線パターンに達するスルーホールが設けられた配線基板と、上記配線基板の第２面側に設けられ、上記スルーホールを介して上記配線パターンと電気的に接続される外部電極端子と、リード端子を有する導電性基材のリードフレームと、上記配線パターンと電気的に接続された第１の半導体チップと、上記半導体チップを封止する封止樹脂とを備え、上記リード端子は、実装時に外部接続用の端子として機能するアウターリード部を有しており、該アウターリード部には、はんだメッキが施されており、上記リード端子にメッキされるはんだの融点は、上記外部電極端子の融点よりも高いことを特徴としている。
【００１５】
従来のエリアアレイ型の半導体装置は、配線基板の第２面に設けられる外部電極端子を実装基板と接続させることで実装を行っていた。このような構成の場合、例えば外部電極端子がはんだにて形成されており、リフロー処理を用いて半導体装置を実装基板上に実装する場合、半導体装置の自重や溶融したはんだが凝固する際の表面張力により、実装後のスタンドオフが低くなってしまう。さらに、外部電極端子のみを用いて実装を行うので、実装基板と半導体装置との距離が短くなる。それゆえ、熱的ストレスおよび機械的ストレスに対する信頼性が低下してしまう。
【００１６】
これに対して、上記した本発明の構成においては、外部電極端子に加えて、さらにリード端子を有するリードフレームを備えているので、上記従来の構成のような実装後の沈み込みが生じず、十分なスタンドオフを確保できる。またリード端子も実装時の接続部材として利用できるので、熱的ストレスや機械的ストレスに対してコンプライアント効果を得ることができる。
【００１７】
これにより、熱的ストレスおよび機械的ストレスに対する信頼性を向上させることができる。
また、上記の構成によれば、実装工程時に、例えば本発明の半導体装置をリフロー炉を通過させる場合、まず融点の低い外部電極端子が溶融する。従って、例え搭載機にて搭載された際に位置ずれが生じたとしても、セルフアライメント効果により、上記半導体装置は所定の位置に移動することができる。この後、リード端子のアウターリード部のはんだメッキが溶融して実装基板との接続が行われる。
これにより、実装の際に、半導体装置を所定の位置に搭載することが可能となる。
【００１８】
さらに、本発明に係る半導体装置は、上記の課題を解決するために、上記第１の半導体チップが、上記リードフレームに電気的に接続されている構成とすることも可能である。
【００１９】
上記の構成によれば、第１の半導体チップがさらにリードフレームにも接続されているので、該第１の半導体チップの外部接続用の端子として、外部電極端子とリード端子との両方を利用することができる。近年、半導体チップの微細化はますます進んでいるため、同サイズの半導体チップであっても、設けられる電極パッド数は飛躍的に増加することが予測される。そこで、本発明の構成のように、外部電極端子とリード端子との両方を利用可能とすることにより、半導体チップの電極パッド数が増加した場合であっても、外部電極端子数およびリード端子数をそれぞれ増加させることによって容易に対応することができる。
【００２４】
また、上記リードフレームに、Ｐｄメッキが施されている構成とすることも可能である。
【００２５】
アウターリード部のみをはんだメッキする構成の場合、リード端子において半導体チップとの接続に用いられるインナーリード部は、通常、別途のメッキ工程が必要となるが、上記のようにリードフレーム全体にＰｄメッキを施すことによりメッキ工程を削減することができる。
【００２６】
さらに、本発明に係る半導体装置は、上記リードフレームがダイパッドを有しており、該ダイパッド上に第１の半導体チップが搭載されている構成とすることも可能である。
【００２７】
上記の構成のようにダイパッド上に半導体チップを搭載することにより、例えばリード端子と接続するために、半導体チップの高さを制御することが可能となる。
【００２８】
さらに、本発明に係る半導体装置は、上記の課題を解決するために、上記リードフレームと電気的に接続された第２の半導体チップがさらに設けられ、該第２の半導体チップと上記第１の半導体チップとは積層されることにより搭載される構成とすることも可能である。
【００２９】
上記のような構成により、１つの半導体装置に異なる機能を有する第１および第２の半導体チップを混載する場合であっても、両者の外部接続用の端子が異なるので、その区別が容易である。例えば、ロジック系の半導体チップとアナログ系の半導体チップを混載する場合、ロジック系は外部電極端子を用い、アナログ系はリード端子を用いることにより、明確に区別することができる。
【００３０】
【発明の実施の形態】
〔実施の形態１〕
本発明の第１の実施の形態について図１ないし図３に基づいて説明すれば、以下のとおりである。
【００３１】
図１は、本実施の形態に係る半導体装置の構成を示す断面図である。同図に示すように、本実施の形態に係る半導体装置は、ポリイミド等の絶縁性基材１ａ上に配線パターン１ｂが形成された配線基板１と、リード端子２１とダイパッド２２とからなるリードフレーム２と、該ダイパッド２２上に、回路形成面が上側となる向きに搭載される半導体チップ（第１の半導体チップ）３と、該半導体チップ３の回路形成面に設けられている電極パッド４と上記配線パターン１ｂの内部接続領域１２およびリード端子２１とを接続するワイヤ５と、該ワイヤ５および半導体チップ３を封止する封止樹脂６と、はんだバンプ（外部電極端子）７とを有している。
【００３２】
上記配線基板１の配線パターン１ｂとはんだバンプ７とは、該配線基板１の絶縁性基材１ａに設けられたスルーホール８を介し、外部接続領域９にて接続されている。
【００３３】
リードフレーム２を構成するリード端子２１は、半導体チップ３の電極パッド４とワイヤ５ａにて接続され、封止樹脂６にて封止されるインナーリード部２１ａと、封止樹脂６にて封止されないアウターリード部２１ｂとからなる。該インナーリード部２１ａには、ワイヤ５ａによる半導体チップ３との内部接続を容易にするため、Ａｇ（銀）メッキが施されている。また、リードフレーム２を構成するダイパッド２２と半導体チップ３とは、絶縁性または導電性の接着材１０にて接合されている。
【００３４】
また、リード端子２１およびダイパッド２２は、絶縁性の接着材１１によりそれぞれ配線基板１に接合されている。また、図示していないが、ダイパッド２２はリード端子２１の一部と接続されている。ダイパッド２２は一般的に矩形であるので、例えば、ダイパッド２２の４頂点とリード端子２１とを接続する方法や、あるいは、ダイパッド２２の向かい合う２辺の中心部分とリード端子２１とを接続する方法等が考えられる。
【００３５】
また、配線基板１における配線パターン１ｂは内部接続領域１２を有しており、該内部接続領域１２と半導体チップ３の電極パッド４とは、ワイヤ５ｂにて接続されている。
【００３６】
次に図２を用いて、上記半導体装置のリード端子２１について詳細に説明する。
【００３７】
リード端子２１を構成しているインナーリード部２１ａにはＡｇメッキ膜１３が形成されており、該Ａｇメッキ膜１３によりワイヤー５ａとの接続が容易に行われる。尚、このＡｇメッキ膜１３は、リードフレーム状態の時に部分メッキされることにより形成される。ここで、上記リードフレーム状態とは、半導体チップ３が搭載される（ダイボンディングされる）前のリードフレーム２のことである。
【００３８】
また、リード端子２１を構成しているアウターリード部２１ｂは、実装時にプリント基板（図示せず）と接続されるものであり、はんだバンプ７に比べて高融点のはんだメッキ膜１４にて被覆されている。このはんだメッキ膜１４は、封止樹脂６にて封止を行った後であって、はんだバンプ７の形成前に形成される。
【００３９】
図３は、本実施の形態に係る半導体装置がプリント基板１５上に実装された状態を示す断面図である。
【００４０】
図３に示すように、上記半導体装置は、該半導体装置に設けられているはんだバンプ７およびアウターリード部２１ｂを、プリント基板１５に設けられたランド１６と接合させることにより実装されている。実装工程において、半導体装置は、搭載機（マウンタ）によりプリント基板１５に搭載された後リフロー炉を通過することにより接合される。リフロー炉通過の最中に、まず融点の低いはんだバンプ７が溶融するのであるが、この際、例えばはんだバンプ７が０．８ｍｍピッチで配置されている場合では、搭載時に２００μｍ程度の位置ずれがあったとしても、半導体装置はセルフアライメント効果により所定位置に移動する。移動後、次にリフロー炉内にける高融点のはんだが溶融する位置で、融点の高いアウターリード部２１ｂのはんだメッキ膜１４（図２参照。図３においては省略されている。）が溶融する。リフロー炉から出ると、上記はんだバンプ７並びにアウターリード部２１ｂのはんだメッキ膜１４が共に凝固し、半導体装置がプリント基板１５に実装される。
【００４１】
以上のように、本実施の形態に係る半導体装置は、外部電極端子として、半導体装置の裏面に設けられたはんだバンプ７とリード端子２１とを共に備えた構成となっている。従来のＣＳＰやＢＧＡのようなエリアアレイ型半導体装置は、はんだバンプのみを外部接続用の端子として用いているため、リード端子を有するＱＦＰやＳＯＰなどの表面実装型半導体装置のようにコンプライアント効果が発揮されず、信頼性が低下する傾向にある。コンプライアント効果とは、実装後の状態において、リード端子の部分によって応力が緩和される効果のことである。これに対し、ＣＳＰなどでは実装後において半導体装置とプリント基板との距離が短く、実装後のスタンドオフが低いので、応力が緩和されにくい。これに対して、本発明のエリアアレイ型の半導体装置は、上記のような構成により、熱的ストレスや機械的ストレスに対してコンプライアント効果を発揮することができるため、実装後の信頼性が向上する。
【００４２】
また、はんだバンプのみを外部接続用の端子とする従来のエリアアレイ型半導体装置では、リフロー処理などのプリント基板への実装時に、はんだバンプが一旦完全に溶融してプリント基板のランドと接合するので、半導体装置に自重や溶融したはんだバンプが凝固する際の表面張力により、リフロー処理前よりも幾分沈み込んだ状態で実装が完了してしまう。すなわち、実装後のスタンドオフが低くなってしまう。熱的ストレスに対する信頼性はスタンドオフが高い程良好であるため、スタンドオフを高くすることが望ましいが、はんだバンプのみではスタンドオフの制御が困難である。
【００４３】
そこで、本発明に係る半導体装置のように、はんだバンプとともにリード端子も備えた構成とすることで、熱的ストレスに対する信頼性を十分に確保することができるようにスタンドオフを制御することが可能となる。
【００４４】
さらに、はんだバンプのみを設ける構成の場合、現在一般的なものよりも電極パッド数がさらに増加した半導体チップを用いる際には、ピッチの微細化が要求される。しかしながら、ピッチの微細化の実現に対しては、半導体装置の制限に加え、プリント基板側のランド数にも配線ルールの限界があるため、あまりに多くの外部電極端子を設けることは非常に困難である。
【００４５】
これに対し、本発明に係る半導体装置の構成では、半導体装置の裏面に配設されるはんだバンプに加えてリード端子も用いられているので、はんだバンプのみを外部電極端子として用いる構成よりも、外部電極端子数を増加させることができる。
【００４６】
〔実施の形態２〕
本発明の第２の実施の形態について図４に基づいて説明すれば、以下のとおりである。尚、説明の便宜上、前記した実施の形態１で説明した構成と同様の機能を有する構成については同一の参照番号を付記し、その説明を省略する。
【００４７】
図４は、本実施の形態に係る半導体装置のリード端子２１部分を示す要部拡大図である。図４に示すように、本実施の形態においては、リード端子２１およびダイパッド２２がＰｄメッキ２４にて被覆されている。すなわち、インナーリード部２１ａおよびアウターリード部２１ａ、ダイパッド２２が共にＰｄメッキ１６にて被覆されている。このように、通常のはんだメッキを施すのではなく、インナーリード部２１ａ並びにアウターリード部２１ａをアンセブリする前に、同一メッキであるＰｄメッキ２４を施すことによって、封止樹脂６にて封止を行った後にアウターリード部２１ｂをメッキする必要がなくなる。
【００４８】
これにより、実施の形態１に係る半導体装置よりもメッキ工程を１回削減することができる。
【００４９】
〔実施の形態３〕
本発明の第３の実施の形態について図５に基づいて説明すれば、以下のとおりである。尚、説明の便宜上、前記した実施の形態１または２で説明した構成と同様の機能を有する構成については同一の参照番号を付記し、その説明を省略する。
【００５０】
図５は、本実施の形態に係る半導体装置のリード端子２１部分を示す要部拡大図である。図５に示すように、本実施の形態に係る半導体装置においては、リード端子２１は半導体チップ３とがワイヤにて接続されていない。すなわち、実施の形態１および２に係る半導体装置におけるワイヤ５ａが設けられていない構成である。従って、実装時にプリント基板（図示せず）に接合されるアウターリード部２１ｂには電気的信号のやりとりが行われない。これは、半導体チップ３の信号端子数が少ない場合、はんだバンプ７による接続のみで電気信号のやりとりが十分であり、リード端子２１による電気的接続を実施する必要がないからである。
【００５１】
このように、外部電極端子としてはんだバンプのみを使用する場合であっても、リード端子２１を設けることにより、実装時にアウターリード部２１ｂがプリント基板（図示せず）に接合されるため、十分なスタンドオフを確保して実装後の信頼性を向上させることができる。
【００５２】
〔実施の形態４〕
本発明の第４の実施の形態について図６に基づいて説明すれば、以下のとおりである。尚、説明の便宜上、前記した実施の形態１ないに３の何れかで説明した構成と同様の機能を有する構成については同一の参照番号を付記し、その説明を省略する。
【００５３】
図６は、本実施の形態に係る半導体装置の構成を示す断面図である。図６に示すように、本実施の形態に係る半導体装置は、互いに異なる機能を有する２つの半導体チップ１７，１８（第１の半導体チップ，第２の半導体チップ）を搭載する構成である。
【００５４】
上記半導体チップ１７，１８は共にフェイスアップ方式であって、下段の半導体チップ１７は、絶縁性の接着材１１により配線基板１に接合されているダイパッド２２と、裏面において接着材１０により接続されている。
【００５５】
また、上段の半導体装置１８は、半導体チップ１７の表面上に、接着材１９により接続されている。
【００５６】
本実施の形態では、下段の半導体チップ１７は配線パターン１ｂの内部接続領域１２にワイヤ２０ａによって接続され、上段の半導体チップ１８はインナーリード部２１ａにワイヤ２０ｂにより接続されている。ただし、必ずしも下段の半導体チップ１７が配線パターン１ｂの内部接続領域１２と接続され、上段の半導体チップ１８がインナーリード部２１ａと接続されるわけではなく、逆に接続することも当然可能である。また、半導体チップが３つ混載される構成の場合であっても、本発明を適用することは可能である。
【００５７】
また、本実施の形態においては、サイズの異なる半導体チップ１７，１８を用いる例を示しているが、同サイズの場合は、下段の半導体チップ１７をフェイスダウン方式のフリップチップ接続にて接続することも可能である。この場合、下段の半導体チップ１７におけるワイヤーの接続領域が不要となるので、装置をさらに小型化することができる。
【００５８】
また、外部電極端子を近接させることが好ましくない場合、例えばディジタル系半導体チップとアナログ系半導体チップとを混載する場合には、ディジタル系半導体チップを配線パターン１ｂの内部接続領域１２と接続してはんだボールを外部接続用の端子として使用し、アナログ系半導体装置をインナーリード部２１ａと接続してリード端子２１を外部接続用の端子として使用する構成とすることにより、プリント基板の設計が困難となることもない。
【００５９】
尚、本実施の形態１ないし４に示した半導体装置は、半導体チップ３，１７がリードフレーム２のダイパッド２２上に設けられる構成となっているが、ダイパッド２２を設けない構成とすることも可能である。この場合、半導体チップ３，１７は配線基板１上へ接続されることになるので、ダイパッド２２の厚さ分だけ装置を小さくすることができる。
【００６０】
【発明の効果】
以上のように、本発明に係る半導体装置は、第１面に配線パターンが設けられ、第２面から該配線パターンに達するスルーホールが設けられた配線基板と、上記配線基板の第２面側に設けられ、上記スルーホールを介して上記配線パターンと電気的に接続される外部電極端子と、リード端子を有する導電性基材のリードフレームと、上記配線パターンと電気的に接続された第１の半導体チップと、上記半導体チップを封止する封止樹脂とを備え、上記リード端子は、実装時に外部接続用の端子として機能するアウターリード部を有しており、該アウターリード部には、はんだメッキが施されており、上記リード端子にメッキされるはんだの融点は、上記外部電極端子の融点よりも高い構成である。
【００６１】
それゆえ、実装後の沈み込みが生じず、十分なスタンドオフを確保できる。またリード端子も実装時の接続部材として利用できるので、熱的ストレスや機械的ストレスに対してコンプライアント効果を得ることができる。これにより、熱的ストレスおよび機械的ストレスに対する信頼性を向上させることができるという効果を奏する。
また、これにより、実装の際に、半導体装置を所定の位置に搭載することが可能となるという効果を奏する。
【００６２】
さらに、本発明に係る半導体装置は、上記の課題を解決するために、上記第１の半導体チップが、上記リードフレームに電気的に接続されている構成とすることも可能である。
【００６３】
これにより、半導体チップの電極パッド数が増加した場合であっても、外部電極端子数およびリード端子数をそれぞれ増加させることによって容易に対応することができるという効果を奏する。
【００６７】
また、上記リードフレームに、Ｐｄメッキが施されている構成とすることも可能である。
【００６８】
これにより、メッキ工程を削減することができるという効果を奏する。
【００６９】
さらに、本発明に係る半導体装置は、上記リードフレームがダイパッドを有しており、該ダイパッド上に第１の半導体チップが搭載されている構成とすることも可能である。
【００７０】
これにより、例えばリード端子と接続するために半導体チップの高さを制御することが可能となるという効果を奏する。
【００７１】
さらに、本発明に係る半導体装置は、上記の課題を解決するために、上記リードフレームと電気的に接続された第２の半導体チップがさらに設けられ、該第２の半導体チップと上記第１の半導体チップとは積層されることにより搭載される構成とすることも可能である。
【００７２】
これにより、１つの半導体装置に異なる機能を有する第１および第２の半導体チップを混載する場合であっても、両者の外部接続用の端子の区別を容易に行えるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】上記半導体装置のリード端子部分を示す要部拡大図である。
【図３】上記半導体装置がプリント基板上に実装された状態を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置のリード端子部分を示す要部拡大図である。
【図５】本発明の第３の実施の形態に係る半導体装置のリード端子部分を示す要部拡大図である。
【図６】本発明の第４の実施の形態に係る半導体装置の構成を示す断面図である。
【図７】従来のエリアアレイ型半導体装置の構成を示す断面図である。
【符号の説明】
１ 配線基板
１ａ 絶縁性基材
１ｂ 配線パターン
２ リードフレーム
３ 半導体チップ（第１の半導体チップ）
６ 封止樹脂
７ はんだバンプ（外部電極端子）
８ スルーホール
１４ はんだメッキ
１７ 半導体チップ（第１の半導体チップ，第２の半導体チップ）
１８ 半導体チップ（第１の半導体チップ，第２の半導体チップ）
２１ リード端子
２１ａ インナーリード部
２１ｂ アウターリード部
２２ ダイパッド
２４ Ｐｄメッキ

Claims (6)

  1. 第１面に配線パターンが設けられ、第２面から該配線パターンに達するスルーホールが設けられた配線基板と、
    上記配線基板の第２面側に設けられ、上記スルーホールを介して上記配線パターンと電気的に接続される外部電極端子と、
    リード端子を有する導電性基材のリードフレームと、
    上記配線パターンと電気的に接続された第１の半導体チップと、
    上記半導体チップを封止する封止樹脂とを備え、
    上記リード端子は、実装時に外部接続用の端子として機能するアウターリード部を有しており、該アウターリード部には、はんだメッキが施されており、
    上記リード端子にメッキされるはんだの融点は、上記外部電極端子の融点よりも高いことを特徴とする半導体装置。
  2. 上記第１の半導体チップが、上記リードフレームに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 上記リードフレームには、Ｐｄメッキが施されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 上記リードフレームはダイパッドを有しており、該ダイパッド上に第１の半導体チップが搭載されていることを特徴とする請求項１ないし３の何れか１つに記載の半導体装置。
  5. 上記リードフレームと電気的に接続された第２の半導体チップがさらに設けられ、該第２の半導体チップと上記第１の半導体チップとは積層されることにより搭載されていることを特徴とする請求項１に記載の半導体装置。
  6. 上記リード端子は、絶縁性の接着剤により配線基板に接合されていると共に、
    上記第１の半導体チップは、上記配線基板とワイヤにて接続されており、上記リード端子とはワイヤにて接続されていないことを特徴とする請求項１に記載の半導体装置。
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