JP2002083902A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 実装信頼性が向上し、且つ、より微細化され
た半導体チップに対しても、必要な外部電極端子数を設
けることができ、さらに、信号形態の異なる半導体チッ
プを容易に混載できる半導体装置を提供する。 【解決手段】 本発明の半導体装置は、リード端子２１
とダイパッド２２とからなるリードフレーム２と、該ダ
イパッド２２上に回路形成面が上側となる向きに搭載さ
れる半導体チップ３と、該半導体チップ３の回路形成面
に設けられている電極パッド４と配線パターン１ｂの内
部接続領域１２およびリード端子２１とを接続するワイ
ヤ５を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、配線基板に設けら
れたスルーホールを介して、配線パターンと電気的に接
続されるはんだバンプを外部電極端子として備えた、エ
リアアレイ型の半導体装置に関する。
【０００２】
【従来の技術】近年の携帯端末機器の小型化・薄型化・
軽量化に伴い、従来のＱＦＰ（QuadFlat Package）やＳ
ＯＰ（Small Outline Package ）等の表面実装型半導体
装置から、より高密度実装が可能なエリアアレイ型半導
体装置であるＣＳＰ（ChipSize Package）やＢＧＡ（Ba
ll Grid Array ）等が採用される傾向にある。
【０００３】上記のようなＣＳＰおよびＢＧＡといった
エリアアレイ型半導体装置の構成が、図７に示されてい
る。図７に示されているように、従来のエリアアレイ型
半導体装置は、ポリイミド等の絶縁性基材１０１ａ上に
配線パターン１０１ｂが形成された配線基板１０１と、
該配線基板１０１上にダイパッド１０２を介して、回路
形成面が上側となる向きに搭載される半導体チップ１０
３と、該半導体チップ１０３の回路形成面に設けられて
いる電極パッド１０４と上記配線パターン１０１ｂの内
部接続領域１０５とを接続するワイヤ１０６と、該ワイ
ヤ１０６および半導体チップ１０３を封止する封止樹脂
１０７と、外部電極端子であるはんだバンプ１０８とを
有している。
【０００４】上記配線基板１０１の配線パターン１０１
ｂとはんだバンプ１０８とは、該配線基板１０１の絶縁
性基材１０１ａに設けられたスルーホール１０９を介し
て外部接続領域１１０にて接続されている。
【０００５】また、ダイパッド１０２と半導体チップ１
０３とは、絶縁性または導電性の接着材１１１により接
合されている。また、配線基板１０１とダイパッド１０
２とは、絶縁性の接着材１１２により接合されている。
【０００６】上記配線パターン１０１ｂとしては、Ｃｕ
（銅）泊が用いられる。上記のような半導体装置におい
ては、Ｃｕ泊の厚さは１８μｍが一般的である。Ｃｕ泊
がこの程度の厚さの場合、配線パターン１０１ｂのライ
ン／スペースは、量産レベルで４０μｍ／４０μｍ程度
となる。このため、現在主流である０．８ｍｍピッチの
ＣＳＰにおいて、例えば外形サイズが８ｍｍ×８ｍｍの
場合には、外部電極端子として８１端子を配置すること
ができる。
【０００７】また、上記において説明したように、従来
のエリアアレイ型半導体装置は、外部電極端子としては
んだバンプのみを有する形状であることが一般的であ
る。従って、互いに異なる機能を有する複数の半導体チ
ップが１つのエリアアレイ型半導体装置に内蔵されてい
る構成の場合、特にディジタル系半導体チップとアナロ
グ系半導体チップとが混載された構成の場合であって
も、混載されたそれぞれの半導体チップに対して用いら
れる外部電極端子は区別されない。すなわち、それぞれ
の半導体チップが、外部電極端子としてはんだバンプを
使用することとなる。
【０００８】
【発明が解決しようとする課題】上記のような従来のエ
リアアレイ型半導体装置は、上述したようにはんだバン
プのみを外部電極端子としているのでリード端子（アウ
ターリード）を有さない。これにより、エリアアレイ型
半導体装置は、表面実装型半導体装置に比べて、実装基
板として用いられるプリント基板への実装後の熱的スト
レスおよび機械的ストレスに対する信頼性が低下する傾
向にある。
【０００９】さらに、はんだバンプははんだのみで形成
されているので、リフロー実装などのプリント基板への
実装時には、はんだが溶融して再凝固する際の表面張力
や、半導体装置の自重などにより、はんだバンプが実装
前より横に広がった形状となる。はんだバンプがこのよ
うに変形することで、上記エリアアレイ型半導体装置の
スタンドオフが低くなるため、さらに熱的ストレスによ
る実装信頼性を低下させる。
【００１０】さらに、ＣＳＰ等のエリアアレイ型半導体
装置の基板（絶縁性基材）はポリイミド等の絶縁性材に
て形成されており、半導体チップと外部電極端子（はん
だバンプ）とを接続する配線パターンは、上記基板にＣ
ｕ泊を貼り付けてエッチングすることにより形成され
る。上述したように、配線パターンに用いられるＣｕ泊
の厚さは１８μｍが主流であり、エッチングを利用して
形成する場合、ライン／スペースは量産レベルで４０μ
ｍ／４０μｍ程度である。そのため、例えば８ｍｍ×８
ｍｍの外形サイズを有するＣＳＰの場合、０．８ｍｍピ
ッチで、はんだバンプ配列は９列×９列の８１端子が限
界である。
【００１１】しかしながら、近年、半導体チップの微細
化はますます進んでおり、以前と比べると、半導体チッ
プの外形サイズが同一であってもその電極パッド数は増
加する傾向にある。従って、８ｍｍ×８ｍｍの領域に
０．８ｍｍピッチで搭載可能な半導体チップの電極パッ
ド数は、８１では不足することになると考えられる。
【００１２】また、１つの半導体装置の中に複数個の半
導体チップを混載する場合、とりわけディジタル系の半
導体チップとアナログ系の半導体チップが混載されてい
る場合に、これらの半導体チップを同じ配線で繋ぐこと
はない。そのため、同じエリア内にディジタル系信号と
アナログ系信号とが混在することになり、プリント基板
の設計が非常に困難になる。
【００１３】本発明は上記の問題点に鑑みてなされたも
ので、実装信頼性を向上させることが可能であって、且
つ、より微細化された半導体チップに対して必要な外部
電極端子数を設けることができ、さらに、信号形態の異
なる半導体チップを容易に混載できる半導体装置を提供
することを課題とする。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置は、第１面に配線パター
ンが設けられ、第２面から該配線パターンに達するスル
ーホールが設けられた配線基板と、上記配線基板の第２
面側に設けられ、上記スルーホールを介して上記配線パ
ターンと電気的に接続される外部電極端子と、リード端
子を有する導電性基材のリードフレームと、上記配線パ
ターンと電気的に接続された第１の半導体チップと、上
記半導体チップを封止する封止樹脂とを備えたことを特
徴としている。
【００１５】従来のエリアアレイ型の半導体装置は、配
線基板の第２面に設けられる外部電極端子を実装基板と
接続させることで実装を行っていた。このような構成の
場合、例えば外部電極端子がはんだにて形成されてお
り、リフロー処理を用いて半導体装置を実装基板上に実
装する場合、半導体装置の自重や溶融したはんだが凝固
する際の表面張力により、実装後のスタンドオフが低く
なってしまう。さらに、外部電極端子のみを用いて実装
を行うので、実装基板と半導体装置との距離が短くな
る。それゆえ、熱的ストレスおよび機械的ストレスに対
する信頼性が低下してしまう。
【００１６】これに対して、上記した本発明の構成にお
いては、外部電極端子に加えて、さらにリード端子を有
するリードフレームを備えているので、上記従来の構成
のような実装後の沈み込みが生じず、十分なスタンドオ
フを確保できる。またリード端子も実装時の接続部材と
して利用できるので、熱的ストレスや機械的ストレスに
対してコンプライアント効果を得ることができる。
【００１７】これにより、熱的ストレスおよび機械的ス
トレスに対する信頼性を向上させることができる。
【００１８】さらに、本発明に係る半導体装置は、上記
の課題を解決するために、上記第１の半導体チップが、
上記リードフレームに電気的に接続されている構成とす
ることも可能である。
【００１９】上記の構成によれば、第１の半導体チップ
がさらにリードフレームにも接続されているので、該第
１の半導体チップの外部接続用の端子として、外部電極
端子とリード端子との両方を利用することができる。近
年、半導体チップの微細化はますます進んでいるため、
同サイズの半導体チップであっても、設けられる電極パ
ッド数は飛躍的に増加することが予測される。そこで、
本発明の構成のように、外部電極端子とリード端子との
両方を利用可能とすることにより、半導体チップの電極
パッド数が増加した場合であっても、外部電極端子数お
よびリード端子数をそれぞれ増加させることによって容
易に対応することができる。
【００２０】さらに、本発明に係る半導体装置は、上記
の課題を解決するために、上記リード端子は、実装時に
外部接続用の端子として機能するアウターリード部を有
しており、該アウターリード部には、はんだメッキが施
されていることが好ましい。
【００２１】さらに、本発明に係る半導体装置は、上記
リード端子にメッキされるはんだの融点は、上記外部電
極端子の融点よりも高いことが好ましい。
【００２２】上記の構成によれば、実装工程時に、例え
ば本発明の半導体装置をリフロー炉を通過させる場合、
まず融点の低い外部電極端子が溶融する。従って、例え
搭載機にて搭載された際に位置ずれが生じたとしても、
セルフアライメント効果により、上記半導体装置は所定
の位置に移動することができる。この後、リード端子の
アウターリード部のはんだメッキが溶融して実装基板と
の接続が行われる。
【００２３】これにより、実装の際に、半導体装置を所
定の位置に搭載することが可能となる。
【００２４】また、上記リードフレームに、Ｐｄメッキ
が施されている構成とすることも可能である。
【００２５】アウターリード部のみをはんだメッキする
構成の場合、リード端子において半導体チップとの接続
に用いられるインナーリード部は、通常、別途のメッキ
工程が必要となるが、上記のようにリードフレーム全体
にＰｄメッキを施すことによりメッキ工程を削減するこ
とができる。
【００２６】さらに、本発明に係る半導体装置は、上記
リードフレームがダイパッドを有しており、該ダイパッ
ド上に第１の半導体チップが搭載されている構成とする
ことも可能である。
【００２７】上記の構成のようにダイパッド上に半導体
チップを搭載することにより、例えばリード端子と接続
するために、半導体チップの高さを制御することが可能
となる。
【００２８】さらに、本発明に係る半導体装置は、上記
の課題を解決するために、上記リードフレームと電気的
に接続された第２の半導体チップがさらに設けられ、該
第２の半導体チップと上記第１の半導体チップとは積層
されることにより搭載される構成とすることも可能であ
る。
【００２９】上記のような構成により、１つの半導体装
置に異なる機能を有する第１および第２の半導体チップ
を混載する場合であっても、両者の外部接続用の端子が
異なるので、その区別が容易である。例えば、ロジック
系の半導体チップとアナログ系の半導体チップを混載す
る場合、ロジック系は外部電極端子を用い、アナログ系
はリード端子を用いることにより、明確に区別すること
ができる。
【００３０】
【発明の実施の形態】〔実施の形態１〕本発明の第１の
実施の形態について図１ないし図３に基づいて説明すれ
ば、以下のとおりである。
【００３１】図１は、本実施の形態に係る半導体装置の
構成を示す断面図である。同図に示すように、本実施の
形態に係る半導体装置は、ポリイミド等の絶縁性基材１
ａ上に配線パターン１ｂが形成された配線基板１と、リ
ード端子２１とダイパッド２２とからなるリードフレー
ム２と、該ダイパッド２２上に、回路形成面が上側とな
る向きに搭載される半導体チップ（第１の半導体チッ
プ）３と、該半導体チップ３の回路形成面に設けられて
いる電極パッド４と上記配線パターン１ｂの内部接続領
域１２およびリード端子２１とを接続するワイヤ５と、
該ワイヤ５および半導体チップ３を封止する封止樹脂６
と、はんだバンプ（外部電極端子）７とを有している。
【００３２】上記配線基板１の配線パターン１ｂとはん
だバンプ７とは、該配線基板１の絶縁性基材１ａに設け
られたスルーホール８を介し、外部接続領域９にて接続
されている。
【００３３】リードフレーム２を構成するリード端子２
１は、半導体チップ３の電極パッド４とワイヤ５ａにて
接続され、封止樹脂６にて封止されるインナーリード部
２１ａと、封止樹脂６にて封止されないアウターリード
部２１ｂとからなる。該インナーリード部２１ａには、
ワイヤ５ａによる半導体チップ３との内部接続を容易に
するため、Ａｇ（銀）メッキが施されている。また、リ
ードフレーム２を構成するダイパッド２２と半導体チッ
プ３とは、絶縁性または導電性の接着材１０にて接合さ
れている。
【００３４】また、リード端子２１およびダイパッド２
２は、絶縁性の接着材１１によりそれぞれ配線基板１に
接合されている。また、図示していないが、ダイパッド
２２はリード端子２１の一部と接続されている。ダイパ
ッド２２は一般的に矩形であるので、例えば、ダイパッ
ド２２の４頂点とリード端子２１とを接続する方法や、
あるいは、ダイパッド２２の向かい合う２辺の中心部分
とリード端子２１とを接続する方法等が考えられる。
【００３５】また、配線基板１における配線パターン１
ｂは内部接続領域１２を有しており、該内部接続領域１
２と半導体チップ３の電極パッド４とは、ワイヤ５ｂに
て接続されている。
【００３６】次に図２を用いて、上記半導体装置のリー
ド端子２１について詳細に説明する。
【００３７】リード端子２１を構成しているインナーリ
ード部２１ａにはＡｇメッキ膜１３が形成されており、
該Ａｇメッキ膜１３によりワイヤー５ａとの接続が容易
に行われる。尚、このＡｇメッキ膜１３は、リードフレ
ーム状態の時に部分メッキされることにより形成され
る。ここで、上記リードフレーム状態とは、半導体チッ
プ３が搭載される（ダイボンディングされる）前のリー
ドフレーム２のことである。
【００３８】また、リード端子２１を構成しているアウ
ターリード部２１ｂは、実装時にプリント基板（図示せ
ず）と接続されるものであり、はんだバンプ７に比べて
高融点のはんだメッキ膜１４にて被覆されている。この
はんだメッキ膜１４は、封止樹脂６にて封止を行った後
であって、はんだバンプ７の形成前に形成される。
【００３９】図３は、本実施の形態に係る半導体装置が
プリント基板１５上に実装された状態を示す断面図であ
る。
【００４０】図３に示すように、上記半導体装置は、該
半導体装置に設けられているはんだバンプ７およびアウ
ターリード部２１ｂを、プリント基板１５に設けられた
ランド１６と接合させることにより実装されている。実
装工程において、半導体装置は、搭載機（マウンタ）に
よりプリント基板１５に搭載された後リフロー炉を通過
することにより接合される。リフロー炉通過の最中に、
まず融点の低いはんだバンプ７が溶融するのであるが、
この際、例えばはんだバンプ７が０．８ｍｍピッチで配
置されている場合では、搭載時に２００μｍ程度の位置
ずれがあったとしても、半導体装置はセルフアライメン
ト効果により所定位置に移動する。移動後、次にリフロ
ー炉内にける高融点のはんだが溶融する位置で、融点の
高いアウターリード部２１ｂのはんだメッキ膜１４（図
２参照。図３においては省略されている。）が溶融す
る。リフロー炉から出ると、上記はんだバンプ７並びに
アウターリード部２１ｂのはんだメッキ膜１４が共に凝
固し、半導体装置がプリント基板１５に実装される。
【００４１】以上のように、本実施の形態に係る半導体
装置は、外部電極端子として、半導体装置の裏面に設け
られたはんだバンプ７とリード端子２１とを共に備えた
構成となっている。従来のＣＳＰやＢＧＡのようなエリ
アアレイ型半導体装置は、はんだバンプのみを外部接続
用の端子として用いているため、リード端子を有するＱ
ＦＰやＳＯＰなどの表面実装型半導体装置のようにコン
プライアント効果が発揮されず、信頼性が低下する傾向
にある。コンプライアント効果とは、実装後の状態にお
いて、リード端子の部分によって応力が緩和される効果
のことである。これに対し、ＣＳＰなどでは実装後にお
いて半導体装置とプリント基板との距離が短く、実装後
のスタンドオフが低いので、応力が緩和されにくい。こ
れに対して、本発明のエリアアレイ型の半導体装置は、
上記のような構成により、熱的ストレスや機械的ストレ
スに対してコンプライアント効果を発揮することができ
るため、実装後の信頼性が向上する。
【００４２】また、はんだバンプのみを外部接続用の端
子とする従来のエリアアレイ型半導体装置では、リフロ
ー処理などのプリント基板への実装時に、はんだバンプ
が一旦完全に溶融してプリント基板のランドと接合する
ので、半導体装置に自重や溶融したはんだバンプが凝固
する際の表面張力により、リフロー処理前よりも幾分沈
み込んだ状態で実装が完了してしまう。すなわち、実装
後のスタンドオフが低くなってしまう。熱的ストレスに
対する信頼性はスタンドオフが高い程良好であるため、
スタンドオフを高くすることが望ましいが、はんだバン
プのみではスタンドオフの制御が困難である。
【００４３】そこで、本発明に係る半導体装置のよう
に、はんだバンプとともにリード端子も備えた構成とす
ることで、熱的ストレスに対する信頼性を十分に確保す
ることができるようにスタンドオフを制御することが可
能となる。
【００４４】さらに、はんだバンプのみを設ける構成の
場合、現在一般的なものよりも電極パッド数がさらに増
加した半導体チップを用いる際には、ピッチの微細化が
要求される。しかしながら、ピッチの微細化の実現に対
しては、半導体装置の制限に加え、プリント基板側のラ
ンド数にも配線ルールの限界があるため、あまりに多く
の外部電極端子を設けることは非常に困難である。
【００４５】これに対し、本発明に係る半導体装置の構
成では、半導体装置の裏面に配設されるはんだバンプに
加えてリード端子も用いられているので、はんだバンプ
のみを外部電極端子として用いる構成よりも、外部電極
端子数を増加させることができる。
【００４６】〔実施の形態２〕本発明の第２の実施の形
態について図４に基づいて説明すれば、以下のとおりで
ある。尚、説明の便宜上、前記した実施の形態１で説明
した構成と同様の機能を有する構成については同一の参
照番号を付記し、その説明を省略する。
【００４７】図４は、本実施の形態に係る半導体装置の
リード端子２１部分を示す要部拡大図である。図４に示
すように、本実施の形態においては、リード端子２１お
よびダイパッド２２がＰｄメッキ２４にて被覆されてい
る。すなわち、インナーリード部２１ａおよびアウター
リード部２１ａ、ダイパッド２２が共にＰｄメッキ１６
にて被覆されている。このように、通常のはんだメッキ
を施すのではなく、インナーリード部２１ａ並びにアウ
ターリード部２１ａをアンセブリする前に、同一メッキ
であるＰｄメッキ２４を施すことによって、封止樹脂６
にて封止を行った後にアウターリード部２１ｂをメッキ
する必要がなくなる。
【００４８】これにより、実施の形態１に係る半導体装
置よりもメッキ工程を１回削減することができる。
【００４９】〔実施の形態３〕本発明の第３の実施の形
態について図５に基づいて説明すれば、以下のとおりで
ある。尚、説明の便宜上、前記した実施の形態１または
２で説明した構成と同様の機能を有する構成については
同一の参照番号を付記し、その説明を省略する。
【００５０】図５は、本実施の形態に係る半導体装置の
リード端子２１部分を示す要部拡大図である。図５に示
すように、本実施の形態に係る半導体装置においては、
リード端子２１は半導体チップ３とがワイヤにて接続さ
れていない。すなわち、実施の形態１および２に係る半
導体装置におけるワイヤ５ａが設けられていない構成で
ある。従って、実装時にプリント基板（図示せず）に接
合されるアウターリード部２１ｂには電気的信号のやり
とりが行われない。これは、半導体チップ３の信号端子
数が少ない場合、はんだバンプ７による接続のみで電気
信号のやりとりが十分であり、リード端子２１による電
気的接続を実施する必要がないからである。
【００５１】このように、外部電極端子としてはんだバ
ンプのみを使用する場合であっても、リード端子２１を
設けることにより、実装時にアウターリード部２１ｂが
プリント基板（図示せず）に接合されるため、十分なス
タンドオフを確保して実装後の信頼性を向上させること
ができる。
【００５２】〔実施の形態４〕本発明の第４の実施の形
態について図６に基づいて説明すれば、以下のとおりで
ある。尚、説明の便宜上、前記した実施の形態１ないに
３の何れかで説明した構成と同様の機能を有する構成に
ついては同一の参照番号を付記し、その説明を省略す
る。
【００５３】図６は、本実施の形態に係る半導体装置の
構成を示す断面図である。図６に示すように、本実施の
形態に係る半導体装置は、互いに異なる機能を有する２
つの半導体チップ１７，１８（第１の半導体チップ，第
２の半導体チップ）を搭載する構成である。
【００５４】上記半導体チップ１７，１８は共にフェイ
スアップ方式であって、下段の半導体チップ１７は、絶
縁性の接着材１１により配線基板１に接合されているダ
イパッド２２と、裏面において接着材１０により接続さ
れている。
【００５５】また、上段の半導体装置１８は、半導体チ
ップ１７の表面上に、接着材１９により接続されてい
る。
【００５６】本実施の形態では、下段の半導体チップ１
７は配線パターン１ｂの内部接続領域１２にワイヤ２０
ａによって接続され、上段の半導体チップ１８はインナ
ーリード部２１ａにワイヤ２０ｂにより接続されてい
る。ただし、必ずしも下段の半導体チップ１７が配線パ
ターン１ｂの内部接続領域１２と接続され、上段の半導
体チップ１８がインナーリード部２１ａと接続されるわ
けではなく、逆に接続することも当然可能である。ま
た、半導体チップが３つ混載される構成の場合であって
も、本発明を適用することは可能である。
【００５７】また、本実施の形態においては、サイズの
異なる半導体チップ１７，１８を用いる例を示している
が、同サイズの場合は、下段の半導体チップ１７をフェ
イスダウン方式のフリップチップ接続にて接続すること
も可能である。この場合、下段の半導体チップ１７にお
けるワイヤーの接続領域が不要となるので、装置をさら
に小型化することができる。
【００５８】また、外部電極端子を近接させることが好
ましくない場合、例えばディジタル系半導体チップとア
ナログ系半導体チップとを混載する場合には、ディジタ
ル系半導体チップを配線パターン１ｂの内部接続領域１
２と接続してはんだボールを外部接続用の端子として使
用し、アナログ系半導体装置をインナーリード部２１ａ
と接続してリード端子２１を外部接続用の端子として使
用する構成とすることにより、プリント基板の設計が困
難となることもない。
【００５９】尚、本実施の形態１ないし４に示した半導
体装置は、半導体チップ３，１７がリードフレーム２の
ダイパッド２２上に設けられる構成となっているが、ダ
イパッド２２を設けない構成とすることも可能である。
この場合、半導体チップ３，１７は配線基板１上へ接続
されることになるので、ダイパッド２２の厚さ分だけ装
置を小さくすることができる。
【００６０】
【発明の効果】以上のように、本発明に係る半導体装置
は、第１面に配線パターンが設けられ、第２面から該配
線パターンに達するスルーホールが設けられた配線基板
と、上記配線基板の第２面側に設けられ、上記スルーホ
ールを介して上記配線パターンと電気的に接続される外
部電極端子と、リード端子を有する導電性基材のリード
フレームと、上記配線パターンと電気的に接続された第
１の半導体チップと、上記半導体チップを封止する封止
樹脂とを備えた構成である。
【００６１】それゆえ、実装後の沈み込みが生じず、十
分なスタンドオフを確保できる。またリード端子も実装
時の接続部材として利用できるので、熱的ストレスや機
械的ストレスに対してコンプライアント効果を得ること
ができる。これにより、熱的ストレスおよび機械的スト
レスに対する信頼性を向上させることができるという効
果を奏する。
【００６２】さらに、本発明に係る半導体装置は、上記
の課題を解決するために、上記第１の半導体チップが、
上記リードフレームに電気的に接続されている構成とす
ることも可能である。
【００６３】これにより、半導体チップの電極パッド数
が増加した場合であっても、外部電極端子数およびリー
ド端子数をそれぞれ増加させることによって容易に対応
することができるという効果を奏する。
【００６４】さらに、本発明に係る半導体装置は、上記
の課題を解決するために、上記リード端子は、実装時に
外部接続用の端子として機能するアウターリード部を有
しており、該アウターリード部には、はんだメッキが施
されている構成であることが好ましい。
【００６５】さらに、本発明に係る半導体装置は、上記
リード端子にメッキされるはんだの融点が、上記外部電
極端子の融点よりも高い構成であることが好ましい。
【００６６】これにより、実装の際に、半導体装置を所
定の位置に搭載することが可能となるという効果を奏す
る。
【００６７】また、上記リードフレームに、Ｐｄメッキ
が施されている構成とすることも可能である。
【００６８】これにより、メッキ工程を削減することが
できるという効果を奏する。
【００６９】さらに、本発明に係る半導体装置は、上記
リードフレームがダイパッドを有しており、該ダイパッ
ド上に第１の半導体チップが搭載されている構成とする
ことも可能である。
【００７０】これにより、例えばリード端子と接続する
ために半導体チップの高さを制御することが可能となる
という効果を奏する。
【００７１】さらに、本発明に係る半導体装置は、上記
の課題を解決するために、上記リードフレームと電気的
に接続された第２の半導体チップがさらに設けられ、該
第２の半導体チップと上記第１の半導体チップとは積層
されることにより搭載される構成とすることも可能であ
る。
【００７２】これにより、１つの半導体装置に異なる機
能を有する第１および第２の半導体チップを混載する場
合であっても、両者の外部接続用の端子の区別を容易に
行えるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
構成を示す断面図である。
【図２】上記半導体装置のリード端子部分を示す要部拡
大図である。
【図３】上記半導体装置がプリント基板上に実装された
状態を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の
リード端子部分を示す要部拡大図である。
【図５】本発明の第３の実施の形態に係る半導体装置の
リード端子部分を示す要部拡大図である。
【図６】本発明の第４の実施の形態に係る半導体装置の
構成を示す断面図である。
【図７】従来のエリアアレイ型半導体装置の構成を示す
断面図である。
【符号の説明】
１ 配線基板 １ａ 絶縁性基材 １ｂ 配線パターン ２ リードフレーム ３ 半導体チップ（第１の半導体チップ） ６ 封止樹脂 ７ はんだバンプ（外部電極端子） ８ スルーホール １４ はんだメッキ １７ 半導体チップ（第１の半導体チップ，第２の半
導体チップ） １８ 半導体チップ（第１の半導体チップ，第２の半
導体チップ） ２１ リード端子 ２１ａ インナーリード部 ２１ｂ アウターリード部 ２２ ダイパッド ２４ Ｐｄメッキ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/07 25/18

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１面に配線パターンが設けられ、第２面
    から該配線パターンに達するスルーホールが設けられた
    配線基板と、 上記配線基板の第２面側に設けられ、上記スルーホール
    を介して上記配線パターンと電気的に接続される外部電
    極端子と、 リード端子を有する導電性基材のリードフレームと、 上記配線パターンと電気的に接続された第１の半導体チ
    ップと、 上記半導体チップを封止する封止樹脂とを備えたことを
    特徴とする半導体装置。
  2. 【請求項２】上記第１の半導体チップが、上記リードフ
    レームに電気的に接続されていることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】上記リード端子は、実装時に外部接続用の
    端子として機能するアウターリード部を有しており、該
    アウターリード部には、はんだメッキが施されているこ
    とを特徴とする請求項１または２に記載の半導体装置。
  4. 【請求項４】上記リードフレームには、Ｐｄメッキが施
    されていることを特徴とする請求項１または２に記載の
    半導体装置。
  5. 【請求項５】上記リード端子にメッキされるはんだの融
    点は、上記外部電極端子の融点よりも高いことを特徴と
    する請求項３に記載の半導体装置。
  6. 【請求項６】上記リードフレームはダイパッドを有して
    おり、該ダイパッド上に第１の半導体チップが搭載され
    ていることを特徴とする請求項１ないし５の何れか１つ
    に記載の半導体装置。
  7. 【請求項７】上記リードフレームと電気的に接続された
    第２の半導体チップがさらに設けられ、該第２の半導体
    チップと上記第１の半導体チップとは積層されることに
    より搭載されていることを特徴とする請求項１に記載の
    半導体装置。
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JP2009277923A (ja) * 2008-05-15 2009-11-26 Spansion Llc 半導体装置及びその製造方法

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