JP4626063B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、CSP(チップサイズパッケージ)型の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年における電子機器の小型化、軽量化の流れを受けて、その構成部品である半導体部品の更なる小型、軽量化の開発が進められている。その中核をなす半導体部品の1つにCSP型半導体パッケージ部品がある。
【0003】
図6は、CSP型半導体パッケージ部品の一構造例を示している。本例におけるCSP型半導体パッケージ部品1は、半導体チップ2と、インターポーザ基板3と、これらを電気的に接合するボンディングワイヤ4と、半導体チップ2及びボンディングワイヤ4を覆う封止樹脂5と、外部電極6とから構成される。外部電極6は、インターポーザ基板3を介して半導体チップ2の各電極(パッド)と導通すると共に、図示しないマザー基板のランドピッチに対応して配置形成されている。すなわち、インターポーザ基板3の再配線作用によって、半導体チップ2の電極ピッチがマザー基板のランドピッチに合わせて変更又は拡張されている。
【0004】
このように、CSP型半導体パッケージ部品は、パッケージサイズが半導体チップと同程度であると共に、その実装面に外部電極(端子)を有するため、QFP(Quad Flat Package)やSOP(Small Outline Package)等のように外部リードがパッケージ本体の側面部から突出形成される半導体パッケージ部品と比較して部品実装面積を小さくすることができる。
【0005】
しかしながら、上述した形態のCSP型半導体パッケージ部品1は、その製造にあたって半導体チップを1個片単位で取り扱うため大量生産にはあまり向いていないと同時に、インターポーザ基板3の作製に大きなコストがかかる。また、インターポーザ基板を使用しているため、パッケージ面積がチップ面積よりも大型化しているという問題がある。
【0006】
これに対して、最近、ウェーハレベルCSPと呼ばれる新しい半導体装置の製造方法が提案されている(特開2000−228457号公報)。これは、図7に示すように、ウェーハプロセスの最終工程として、ポリイミドからなる封止樹脂13層の形成及び外部電極14の形成が行われ、その後ウェーハをダイシングして、CSP型半導体パッケージ部品11を完成させる方法である。これにより、大量生産化を図ることができると共に、封止樹脂13の面積が半導体チップ12の面積と同一となるため、部品全体の小型化を図ることができる。
【0007】
ところが、上記の方法では以下に述べるような問題点がある。
【0008】
図7に示したように、封止樹脂13はチップ12上面に配列形成された複数のバンプ17間の絶縁層としても機能する。これら各バンプ17は、チップ12のパッド15と配線16を介して各々連絡しており、パッド15の配置形態がバンプ17の配置形態に置き換えられ、上記インターポーザ基板3(図6)と同様な再配線が行われている。しかしながら、これら配線16及びバンプ17の形成工程は、ウェーハ上面への成膜、レジスト塗布、露光、現像、エッチング、レジスト除去といった一連の半導体製造プロセスを繰り返すことによって行われるために、作業工程数及び部品生産コストが増大するという問題がある。
【0009】
また、上記の方法で製造された半導体パッケージ部品11においては、マザー基板との熱膨張係数の相違による実装信頼性が、図6を参照して説明した部品1に比べて低いという問題がある。これは、封止樹脂13の応力緩和作用が、上記インターポーザ基板3に比べて低いためである。
【0010】
以上のように、チップ一個片で取り扱う部品1、ウェーハプロセスで製造される部品11にはそれぞれ特有の利点がある一方で、実装信頼性、生産コストの観点から無視できない欠点が存在し、これらの欠点を解消し得る技術の登場が望まれているのが現状である。
【0011】
一方、特開2000−228457号公報には、図8に示すような半導体装置の製造方法が記載されている。すなわち、半導体チップ22をパッド23が形成される回路面が上向きとなるように配置すると共に、その上方にパッド23に対応する金属箔からなる導体パターン25が形成された耐熱テープ24を位置させた後、TABツール27で導体パターン25をパッド23へ熱圧着する(図8A)。次いで、耐熱テープ24の孔28にディスペンサ29のノズル30をセットし、半導体チップ22の回路面と耐熱テープ24とストッパ24との間に形成される隙間へ封止樹脂31を充填する(図8B)。続いて耐熱テープ24に対して半導体チップ22を下方へ移動させ、導体パターン25と共に封止樹脂31を半導体チップ22の回路面へ転写する(図8C)。その後、導体パターン25の上端部へ外部電極となる半田ボール32を形成することにより、図9に示すようなCSP型半導体パッケージ部品21が構成される。
【0012】
以上のように製造される半導体パッケージ部品21によれば、半導体製造プロセスを用いることなく低コストでチップ面積と略同一のパッケージ面積を有する半導体パッケージ部品を得ることができる点で有利である。
【0013】
【発明が解決しようとする課題】
しかしながら、上記の方法により製造される半導体部品21は、パッド23の再配線という観点からは不利な側面をもつ。つまり、当該特開2000−228457号公報にはパッド23の再配線についての記載はあるが、それは図10及び図11に示した形態でしか得られない。すなわち、導体パターン25を位置変更用パターン33と共に形成し、この位置変更用パターン33に半田ボール32を形成することによって、樹脂層31の表面上において再配線している。
【0014】
したがって、図11に示したように封止樹脂31の表面には半田ボール33だけでなく位置変更用パターン33も外部へ露出し、隣接する半田ボール33が当該位置変更用パターン33へ接触しないように留意する必要性が生ずる。そのため、再配線の設計自由度が小さくなると共に、半田付け性にも影響を及ぼすおそれがある。また、今後の半導体チップの更なる小型化に対応することが困難となる。
【0015】
本発明は上述の問題に鑑みてなされ、半導体プロセスを用いることなくチップ面積でパッケージ化することができると共に、実装信頼性を高め、再配線自由度をも向上させることができる半導体装置及びその製造方法を提供することを課題とする。
【0016】
【課題を解決するための手段】
以上の課題を解決するに当たり、本発明の半導体装置は、複数の金属突起物が配列形成される回路面を有する半導体チップと、上記回路面を封止する樹脂層と、上記回路面上で配線され、一端部が上記樹脂層表面から外部へ露出されると共に、他端部に上記金属突起物が埋入される導電ペースト体とを備えたことを特徴とする。
【0017】
また、以上の課題を解決するに当たり、本発明の半導体装置の製造方法は、複数の金属突起物が配列形成される回路面を有する半導体チップ、又は上記半導体チップの集合体であるウェーハを用意する工程と、離型体の一表面に形成される所定の凹状パターン内へ導電材料を充填する工程と、上記導電材料へ上記金属突起物を埋入し、上記導電材料を上記回路面へ転写して導体パターンを形成する転写工程と、上記回路面に対し、上記導体パターンの頂部と同一又はこれよりも低く封止樹脂を形成する樹脂封止工程とを有することを特徴とする。
【0018】
本発明では、離型体の凹状パターン内に充填した導電ペーストを半導体チップの回路面へ転写して導電ペースト体を形成し、これを樹脂封止して半導体装置を製造する。これにより、半導体製造プロセスを用いることなく半導体チップをチップ面積でパッケージ化することができる。
【0019】
また、封止樹脂及び導電ペースト体がマザー基板と半導体チップとの間で応力緩和層として作用するので、実装信頼性の向上が図られると共に、金属突起物が導電ペースト体に埋入した形態で接合されるので導通が確保される。
【0020】
更に、離型体の凹状パターンから転写された導電ペースト体は、半導体チップの回路面上で引き回し配線されることになるので、封止樹脂の表面から露出する導電ペースト体はその頂部のみとなり、これにより半導体チップの再配線設計自由度が向上するだけでなく、半田付け信頼性も向上する。
【0021】
【発明の実施の形態】
以下、本発明の各実施の形態について図面を参照して説明する。
【0022】
まず、図3を参照して本発明の第1の実施の形態による半導体装置について説明すると、半導体装置41は主として、半導体チップ42と、導電ペースト体44と、樹脂層45とから構成される。
【0023】
半導体チップ42の電極パッド(図示略)上には複数の金属突起物43が形成されており、これら金属突起物43が形成される半導体チップ42の回路面42aを覆うようにエポキシ樹脂からなる樹脂層45が設けられている。導電ペースト体44は、一端部44aが樹脂層45表面から外部へ露出されると共に、他端部44bに金属突起物43が埋入されている。本実施の形態では、導電ペースト体44の上記一端部44aは、そのまま外部接続用電極として構成される。
【0024】
導電ペースト体44は、金属突起物43が形成される位置で樹脂層45を貫通し金属突起物43の形成位置と同一の平面的位置で外部接続用電極を構成する直接配線層44Aと、金属突起物43が形成されない位置で樹脂層45を貫通し金属突起物43の形成位置とは異なる平面的位置で外部接続用電極を構成する再配線層44Bとを含む。再配線層44Bにあっては、半導体チップ42の回路面42a上に形成された配線部44cによって上記他端部44bとの電気的接続がなされている。
【0025】
金属突起物43は、本実施の形態では金スタッドバンプで構成されるが、これに限ることなく、例えばメッキバンプで構成することも可能である。
【0026】
次に、以上のように構成される半導体装置41の製造方法について図1及び図2を参照して説明する。
【0027】
まず、熱可塑性樹脂シートからなる離型体50の一表面50aをプレス型51を用いて加熱成形し、当該表面50aに第1凹部52A、第2凹部52B及び第3凹部52Cからなる凹状パターン52を形成する(図1A)。
【0028】
ここで、第1凹部52Aは金属突起物43(図3)の形成高さよりも大きな深さで形成されると共に、金属突起物43よりも大きな面積で形成され、第2凹部52Bは最も深く形成される。第3凹部52Cは第1凹部52Aと第2凹部52Bとの間を連絡する凹部で、本実施の形態においては当該第3凹部52Cの形成深さは他の凹部と比べて最小とされる。これら第1〜第3凹部52A〜52Cによって上述した導電パターン44の再配線層44Bが形成されることになる。また、直接配線層44Aは第1凹部52Aと第2凹部52Bとを兼ねる凹部(図において52A(52B)と符示する。)によって形成される。
【0029】
続いて、離型体50の表面50aに対し、第1〜第3凹部52A〜52Cを覆い隠すようにして導電ペースト53を印刷塗布する(図1B)。導電ペースト53は、エポキシ樹脂等の熱硬化性樹脂に金属微粒子(本実施の形態では銀)を混入させてなるものである。
【0030】
次いで、導電ペースト53が半硬化状態になる温度まで導電ペースト53を加熱し、半硬化した導電ペースト53を離型体50の表面50aが外部へ露出するまで研磨し、離型体50の表面50aに導電ペースト53のパターンを形成する(図1C)。
【0031】
続いて、予め作製しておいた半導体チップ42を回路面42aが下向きとなるように離型体50の表面50aと対向配置した後、両者を貼り合わせることによって、回路面42a上の金属突起物43を、離型体50の凹状パターン52の第1凹部52A内に充填された導電ペースト53内へ埋入させる(図2A)。この導電ペースト53への金属突起物43の埋入工程は、半導体チップ42(金属突起物43)を導電ペースト53が完全に硬化する温度にまで加熱し、導電ペースト53へ金属突起物43を圧入(熱圧着)することによって行われる。これにより、金属突起物43は導電ペースト53内で強固に保持されると共に導通が確保され、更に、導電ペースト53が半導体チップ42の回路面42aに接着される。
【0032】
次に、半導体チップ42を離型体50の表面50aから剥がして、凹状パターン52内の硬化した導電ペースト53を半導体チップ42の回路面42aへ転写する。これにより、図3を参照して説明した導電ペースト体44が形成される(図2B)。
【0033】
ここで、離型体50は熱可塑性樹脂、導電ペースト53は熱硬化性樹脂を主成分として構成されているので、導電ペースト体53の離型作業が容易である。
【0034】
続いて、半導体チップ42の回路面42aを保護するために、回路面42aと導電ペースト体43とを封止樹脂54(図3における樹脂層45に相当する。)によってモールドする(図2C)。封止樹脂54は、本実施の形態ではエポキシ系樹脂が主成分の熱硬化性樹脂が用いられる。そして、モールドした封止樹脂54を、導電ペースト体44の頂部(図3における一端部44a)が外部へ露出するまで研磨することによって、図3に示した半導体装置41が作製される。
【0035】
以上、本実施の形態によれば、半導体製造プロセスを用いることなく低コストでLGA(Land Grid Array)形態のCSP型半導体パッケージ部品を得ることができる。
【0036】
図示しないマザー基板への実装は、マザー基板のランド面に対して樹脂層45の表面から露出する導電ペースト体44の一端部44aを直接半田付けすることによって行うことができる。このとき、樹脂層45及び導電ペースト体44自体によって応力緩和作用を出現させることができ、半導体チップ42とマザー基板との熱膨張率の相違による実装信頼性の低下を防ぐことができる。また、金属突起物43が導電ペースト体44に埋入した形態で接合されるので、導通が確保される。
【0037】
また、本実施の形態によれば、導電ペースト体44を構成する再配線層44Bが、半導体チップ42の回路面42a上で形成されるので、樹脂層45の表面45aに露出する導電部は導電ペースト体44の頂部(一端部44a)のみである。これにより、樹脂層表面45aにおける導電部の配置レイアウトの設計自由度(再配線自由度)を高めることができると共に、隣接する導体部との間隙を広くとって半田付け信頼性の低下を防止することができる。
【0038】
図4は、本発明の第2の実施の形態による半導体装置を示している。なお、図において上述の第1の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
【0039】
本実施の形態の半導体装置61は主として、半導体チップ42と、導電ペースト体44と、樹脂層65とから構成される。本実施の形態では、樹脂層65の表面65aから導電ペースト体44の頂部44aが約20μm程度突出した構造を有している。この構成により、上述の第1の実施の形態における半導体装置41よりも、マザー基板への実装作業性の向上を図っている。
【0040】
なお、樹脂層表面65aからの導電ペースト体44の突出長(約20μm)は、一般的なマザー基板のランド厚(銅箔の厚さ)が同程度であることを考慮して決定されたものであるが、勿論、この値に限らない。
【0041】
次に、半導体装置61の製造方法について説明すると、本実施の形態の半導体装置61は、図5に示すウェーハ60からダイシング工程を経て個片とされる。すなわち、上述の第1の実施の形態においては半導体チップ42を一個片単位でパッケージ化したが、本実施の形態では半導体チップ42の集合体であるウェーハ状態でパッケージ化される。より具体的には、第1の実施の形態で説明した回路面42a上への導電ペースト体44の転写工程をウェーハレベルで行った後、樹脂封止工程をスピンコーティング法で行う。これにより、任意の層厚の樹脂層65を形成でき、導電ペースト体44の樹脂層表面65aからの突出量を制御することができる。
【0042】
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【0043】
例えば以上の各実施の形態では、導電ペースト体44として銀ペーストを採用したが、勿論、これだけに限らず、銅ペースト等の他の金属ペーストを用いることが可能である。
【0044】
また、以上の各実施の形態では、樹脂層表面45a,65aから露出する導電ペースト44の一端部(頂部)44aをそのまま外部接続用電極として構成したが、これに代えて、当該一端部へ半田ボールを形成し、これを外部接続用電極とすることも可能である。
【0045】
さらに、以上の第1の実施の形態において説明した半導体装置の製造プロセスをウェーハレベルで実施することも可能であり、この場合、樹脂封止工程を第2の実施の形態と同様にスピンコーティング法で行うことができる。
【0046】
【発明の効果】
以上述べたように、本発明の半導体装置及びその製造方法によれば、以下の効果を得ることができる。
【0047】
すなわち本発明の半導体装置によれば、封止樹脂及び、配線層である導電ペースト体が、マザー基板と半導体チップとの間で応力緩和層として作用するので、インターポーザ基板を用いることなく実装信頼性の向上が図られると共に、金属突起物が導電ペースト体に埋入した形態で接合されるので導通が確保される。また、半導体チップの回路面上で配線層の引き回しを行っているので、樹脂層表面における再配線設計自由度が向上するだけでなく、半田付け信頼性も向上させることができる。
【0048】
また、本発明の半導体装置の製造方法によれば、上記の効果を有する半導体装置を、高価な半導体製造プロセスを用いることなく低コストで製造することができ、これにより生産性、実装信頼性に優れたCSP型半導体部品を得ることができる。
【0049】
本発明によれば、半導体チップの回路面上において再配線される導電ペースト体を形成することができる。
【0050】
本発明によれば、離型体から半導体チップ回路面への導電ペーストパターンの転写を容易に行うことができる。
【0051】
本発明によれば、金属突起物と導電ペーストとを強固に結合させることができると共に、半導体チップ回路面に対する導電ペーストの接着機能を発揮させることができる。
【0052】
本発明によれば、導電ペースト体の頂部を樹脂層表面と同一な面に容易に形成することができる。
【0053】
本発明によれば、半導体チップ回路面を封止する樹脂層の高さを制御して、任意の突出長で樹脂層表面から突出する導電ペースト体を容易に形成することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による半導体装置の製造工程を示す断面図であり、Aは離型体への凹状パターンの形成工程、Bは離型体への導電ペーストの塗布工程、Cは凹状パターン内への導電ペーストの充填工程、をそれぞれ示している。
【図2】本発明の第1の実施の形態による半導体装置の製造工程を示す断面図であり、A及びBは半導体チップへの導電ペースト体の転写工程、Bは樹脂封止工程、をそれぞれ示している。
【図3】本発明の第1の実施の形態による半導体装置の構造を示す断面図である。
【図4】本発明の第2の実施の形態による半導体装置の構造を示す断面図である。
【図5】図4に示した半導体装置が一個片に分離される前のウェーハ状態を示す斜視図である。
【図6】従来のCSP型半導体部品の構造を示す断面図である。
【図7】従来の他のCSP型半導体部品の構造を示す断面図である。
【図8】従来の更に他のCSP型半導体部品の製造工程を示す断面であり、Aは半導体チップに対する導電パターンの熱圧着工程、Bは樹脂封止工程、Cは半導体チップに対する導電パターン及び封止樹脂の転写工程、をそれぞれ示している。
【図9】図8に示した製造工程によって作製される半導体部品の構造を示す断面図である。
【図10】図9に示した半導体部品の他の構造例を示す断面図である。
【図11】図10に示した半導体部品の斜視図である。
【符号の説明】
41,61…半導体装置、42…半導体チップ、42a…回路面、43…金属突起物、44…導電ペースト体、44A…直接配線層、44B…再配線層、44a…一端部(頂部)、44b…他端部、44c…配線部、45,65…樹脂層、50…離型体、52…凹状パターン、52A…第1凹部、52B…第2凹部、52C…第3凹部、53…導電ペースト、54…封止樹脂。
Claims (6)
- 複数の金属突起物が配列形成される回路面を有する半導体チップ、又は前記半導体チップの集合体であるウェーハを用意する工程と、
離型体の一表面に形成される所定の凹状パターン内へ導電ペーストを充填する工程と、
前記離型体の凹状パターン内に充填された導電ペースト内へ前記金属突起物を埋入した後、前記半導体チップを前記離型体の表面から剥がして、前記導電ペーストを前記回路面へ転写して導電ペースト体を形成する転写工程と、
前記回路面に対し、前記導電ペースト体の頂部と同一又はこれよりも低く封止樹脂を形成する樹脂封止工程とを有する
半導体装置の製造方法。 - 前記凹状パターンが、前記金属突起物が埋入する第1凹部と、前記導体パターンの頂部を形成する第2凹部と、前記第1,第2凹部を連絡する第3凹部とを含む請求項1に記載の半導体装置の製造方法。
- 前記離型体が熱可塑性樹脂からなると共に、前記導電ペーストが、熱硬化性樹脂に金属微粒子を混入してなる請求項1に記載の半導体装置の製造方法。
- 前記導電ペーストが、熱硬化性樹脂に金属微粒子を混入してなると共に、前記転写工程が、前記導電ペーストの硬化温度にまで加熱した前記金属突起物を、前記導電ペースト内に埋入することによって行われる請求項1に記載の半導体装置の製造方法。
- 前記樹脂封止工程が、前記回路面及び前記導電ペースト体を前記封止樹脂で被覆する工程と、前記被覆した封止樹脂の表面を研磨して前記導電ペースト体の頂部を外部へ露出させる工程とからなる請求項1に記載の半導体装置の製造方法。
- 前記樹脂封止工程が、スピンコーティング法によって行われる請求項1に記載の半導体装置の製造方法。
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TWI610410B (zh) * | 2016-11-23 | 2018-01-01 | 南茂科技股份有限公司 | 重配置線路結構及其製作方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63117493A (ja) * | 1986-11-06 | 1988-05-21 | 大日本印刷株式会社 | 回路を有する成形品の製造方法 |
JP2000077569A (ja) * | 1998-06-15 | 2000-03-14 | Matsushita Electric Ind Co Ltd | 基板および半導体装置とその製造方法 |
JP2000100821A (ja) * | 1998-09-28 | 2000-04-07 | Nec Corp | 半導体装置およびその製造方法 |
JP2000183094A (ja) * | 1998-12-17 | 2000-06-30 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2000228457A (ja) * | 1999-02-08 | 2000-08-15 | Oki Electric Ind Co Ltd | 半導体装置、その製造方法及びテープキャリア |
JP2001028379A (ja) * | 1999-07-15 | 2001-01-30 | Asahi Chem Ind Co Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-02-05 JP JP2001027925A patent/JP4626063B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63117493A (ja) * | 1986-11-06 | 1988-05-21 | 大日本印刷株式会社 | 回路を有する成形品の製造方法 |
JP2000077569A (ja) * | 1998-06-15 | 2000-03-14 | Matsushita Electric Ind Co Ltd | 基板および半導体装置とその製造方法 |
JP2000100821A (ja) * | 1998-09-28 | 2000-04-07 | Nec Corp | 半導体装置およびその製造方法 |
JP2000183094A (ja) * | 1998-12-17 | 2000-06-30 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2000228457A (ja) * | 1999-02-08 | 2000-08-15 | Oki Electric Ind Co Ltd | 半導体装置、その製造方法及びテープキャリア |
JP2001028379A (ja) * | 1999-07-15 | 2001-01-30 | Asahi Chem Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
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