TWI575619B - 半導體封裝結構及其製作方法 - Google Patents

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Description

半導體封裝結構及其製作方法
本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種半導體封裝結構及其製作方法。
在半導體產業中，積體電路(IC)的生產主要可分為三個階段：積體電路的設計、積體電路的製作以及積體電路的封裝。在晶圓的積體電路製作完成之後，晶圓的主動面配置有多個接墊。最後，由晶圓切割所得的裸晶片可透過接墊，電性連接於承載器(carrier)。通常而言，承載器可以是導線架(lead frame)、基板(substrate)或印刷電路板(printed circuit board)，而晶片可透過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使晶片的接墊與承載器的接點電性連接，進而構成晶片封裝體。
晶片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度之總和。為滿足晶片封裝體微型化(miniaturization)的發展需求，常見的作法是降低承載器的厚度。然而，承載器的厚度之縮減有限，且會對其結構剛性造成影響。
本發明提供一種半導體封裝結構的製作方法，其能製作得到整體厚度較薄且具有良好的結構強度的半導體封裝結構。
本發明提供一種半導體封裝結構，其整體厚度較薄，且具有良好的結構強度。
本發明提出一種半導體封裝結構的製作方法，其包括以下步驟。提供封裝基材。封裝基材包括介電層、第一金屬層以及第二金屬層，其中第一金屬層與第二金屬層分別連接介電層，且分別位於介電層的相對兩側。形成貫穿介電層的至少一導電通孔。圖案化第一金屬層與第二金屬層，以分別形成第一線路層與第二線路層，其中第一線路層包括多個彼此分離的線路。第二線路層包括多個彼此分離的接墊。第一線路層透過導電通孔與第二線路層電性連接，且第二線路層在介電層上定義出晶片容置區。形成第一封裝膠體於介電層上，並使第一封裝膠體填充於這些線路之間，以形成預鑄模導線層。移除部分介電層，以形成多個開口。這些開口位於晶片容置區內且暴露出部分預鑄模導線層。配置晶片於晶片容置區內，並使晶片透過這些開口電性連接於預鑄模導線層。形成第二封裝膠體於介電層上，使第二封裝膠體包覆晶片並填充於這些接墊之間。
本發明提出一種半導體封裝結構，其包括介電層、預鑄模導線層、第二線路層、至少一導電通孔、晶片以及第二封裝膠體。介電層具有多個開口。預鑄模導線層連接介電層。這些開口暴露出部分預鑄模導線層。預鑄模導線層包括第一線路層以及第一封裝膠體。第一線路層包括多個彼此分離的線路。第一封裝膠體填充於這些線路之間。第二線路層連接介電層，其中第一線路層與第二線路層分別位於介電層的相對兩側。第二線路層包括多個彼此分離的接墊。第二線路層在介電層上定義出晶片容置區，且這開口位於晶片容置區內。導電通孔貫穿介電層，以電性連接第一線路層與第二線路層。晶片配置於介電層上，且位於晶片容置區內，其中晶片透過這些開口電性連接於預鑄模導線層。第二封裝膠體配置於介電層上，其中第二封裝膠體包覆晶片，並填充於這些接墊之間。
基於上述，本發明的半導體封裝結構的製作方法是使第一線路層與介電層相連接，並利用第一封裝膠體包覆第一線路層。因此，第一線路層的厚度可大幅縮減，並藉由介電層與第一封裝膠體的支撐以提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。在使晶片透過凸塊電性連接於預鑄模導線層的過程中，第一線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高凸塊與第一線路層之間的接合精度及強度，並且確保晶片與第一線路層之間的電性連接關係。另一方面，由於晶片可埋設於第二線路層在介電層上所定義出的晶片容置區內，有助於縮減半導體封裝結構的整體厚度，以符合薄型化的發展需求。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1H是本發明一實施例的半導體封裝結構的製作方法的剖面示意圖。首先，請參考圖1A，提供封裝基材110。封裝基材110包括介電層111、第一金屬層112以及第二金屬層113，其中第一金屬層112與第二金屬層113分別連接介電層111，且分別位於介電層111的相對兩側。在本實施例中，介電層111的材質可以是聚乙烯對苯二甲酸酯(polyethylene terephthalate, PET)、聚醯亞胺(Polyimide, PI)、聚醚(polyethersulfone, PES)或碳酸脂(polycarbonate, PC)，或者是其他的可撓性材料。第一金屬層112與第二金屬層113的材質可以是銅、鋁、金、銀、鎳或前述金屬的合金。
接著，請參考圖1B，例如以雷射鑽孔或機械鑽孔等方式形成貫穿第一金屬層112、介電層111以及第二金屬層113的至少一通孔(示意地繪示出兩個)。接著，例如以電鍍的方式使導電金屬(例如銅)填滿通孔，以形成導電通孔114。接著，請參考圖1C，例如以光微影蝕刻技術圖案化第一金屬層112與第二金屬層113，以分別形成第一線路層112a與第二線路層113a。在本實施例中，第一線路層112a與第二線路層113a可透過導電通孔114而彼此電性連接。另一方面，第一線路層112a包括多個彼此分離的線路112b，而第二線路層113a包括多個彼此分離的接墊113b。換言之，第一線路層112a與第二線路層113a會分別暴露出部分介電層111，其中第二線路層113a在介電層111上定義出晶片容置區101。
接著，請參考圖1D，形成第一封裝膠體120於介電層111上，並使第一封裝膠體120填充於這些線路112b之間，以形成預鑄模導線層102。在本實施例中，由於第一線路層112a與介電層111相連接，且被第一封裝膠體120所包覆，因此第一線路層112a的厚度可大幅縮減，並藉由介電層111與第一封裝膠體120的支撐以提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。另一方面，各個線路112b遠離介電層111的表面會暴露於第一封裝膠體120，以形成多個第一外接點112c。如圖1D所示，各個線路112b的厚度例如是與第一封裝膠體120的厚度相等。接著，請參考圖1E，移除部分介電層111，以形成多個開口111a。這些開口111a位於晶片容置區101內，且暴露出部分預鑄模導線層102。具體而言，這些開口111a可暴露出部分第一線路層112a。
接著，請參考圖1F，配置晶片130於晶片容置區101內，並使晶片130透過這些開口111a電性連接於預鑄模導線層102。在本實施例中，使晶片130透過這些開口111a電性連接於預鑄模導線層102可包括以下步驟：首先，例如以塗佈或植球等方式形成多個凸塊140於晶片130的主動表面131上，其中凸塊140的材質可為銲錫。接著，使晶片130的主動表面131朝向介電層111，並使主動表面131上的這些凸塊140分別對準這些開口111a。接著，配置晶片130於晶片容置區101內，以使這些凸塊140分別容置於這些開口111a內，並與這些開口111a暴露出的這些線路112b相抵接。之後，回焊這些凸塊140，以使晶片130接合於這些線路112b。換言之，晶片130可透過這些凸塊140電性連接於預鑄模導線層102。在使晶片130透過這些凸塊140電性連接於預鑄模導線層102的過程中，第一線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，故能提高凸塊140與第一線路層112a之間的接合精度及強度，並且確保晶片130與第一線路層112a之間的電性連接關係。
在另一實施例中，使晶片130透過這些開口111a電性連接於預鑄模導線層102可包括以下步驟：首先，例如以塗佈或植球等方式形成多個凸塊140於這些開口111a中的線路112b上。接著，使晶片130的主動表面131朝向介電層111，並配置晶片130於晶片容置區101內。此時，晶片130的主動表面131上的焊墊(未繪示)分別與這些凸塊140相抵接。之後，回焊這些凸塊140，以使晶片130接合於這些線路112b。
接著，請參考圖1G，形成第二封裝膠體150於介電層111上，使第二封裝膠體150包覆晶片130，並填充於這些接墊113b之間。具體而言，各個接墊113b遠離介電層111的表面會暴露於第二封裝膠體150，以形成多個第二外接點113c。如圖1G所示，各個接墊113b的厚度例如是與第二封裝膠體150的厚度相等。另一方面，各個接墊113b的厚度或第二封裝膠體150的厚度例如是大於晶片130的厚度。之後，請參考圖1H，形成多個外部連接端子160於這些第一外接點112c上，以及形成多個外部連接端子170於這些第二外接點113c上。在本實施例中，外部連接端子160及170可以是銲球，並透過植球的方式形成於第一外接點112c和第二外接點113c上，惟本發明不限於此。
至此，本實施例的半導體封裝結構100的製作已大致完成。由於半導體封裝結構100的上下兩側分別設置有外部連接端子160及170，因此半導體封裝結構100可進一步透過外部連接端子160及170與其他電子元件或其他半導體封裝結構相接合，進而形成堆疊式封裝結構。另一方面，由於晶片130埋設於第二線路層113a在介電層111上所定義出的晶片容置區101內，因此有助於縮減半導體封裝結構100的整體厚度，以符合薄型化的發展需求。
以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2A至圖2F是本發明另一實施例的半導體封裝結構的製作方法的剖面示意圖。需說明的是，本實施例的半導體封裝結構100A(繪示於圖2F)的部分製作步驟大致與圖1A至圖1C所示的製作步驟相同或相似，於此不再重複贅述。首先，請參考圖2A，在如圖1C所示的圖案化第一金屬層112與第二金屬層113，以分別形成第一線路層112a與第二線路層113a之後，形成第一封裝膠體120a於介電層111上，並使第一封裝膠體120a填充於這些線路112b之間，以形成預鑄模導線層102a。在本實施例中，由於第一線路層112a與介電層111相連接，且被第一封裝膠體120所包覆，因此第一線路層112a的厚度可大幅縮減，並藉由介電層111與第一封裝膠體120的支撐以提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。另一方面，各個線路112b遠離介電層111的表面會被第一封裝膠體120a所覆蓋。如圖2A所示，第一封裝膠體120a的厚度例如是大於各個線路112b的厚度。
接著，請參考圖2B，移除部分介電層111，以形成多個開口111a。這些開口111a位於晶片容置區101內，且暴露出部分預鑄模導線層102a。具體而言，這些開口111a例如是暴露出部分第一線路層112a。接著，請參考圖2C，配置晶片130於晶片容置區101內，並使晶片130透過這些開口111a電性連接於預鑄模導線層102a。其中，使晶片130透過這些開口111a電性連接於預鑄模導線層102a的製作步驟已於上述實施例中作說明，於此便不再贅述。接著，請參考圖2D，形成第二封裝膠體150a於介電層111上，使第二封裝膠體150a包覆晶片130並填充於這些接墊113b之間。在本實施中，各個接墊113b遠離介電層111的表面會被第二封裝膠體150a所覆蓋。如圖2D所示第二封裝膠體150a的厚度例如是大於各個接墊113b的厚度。
接著，請參考圖2E，例如以雷射燒蝕的方式移除部分第一封裝膠體120a，以形成多個孔洞121，並使這些孔洞121分別暴露出各個線路112b的部分表面，以形成第一外接點112c。另一方面，例如以雷射燒蝕的方式移除部分第二封裝膠體150a，以形成多個孔洞151，並使這些孔洞151分別暴露出各個接墊113b的部分表面，以形成第二外接點113c。之後，請參考圖2F，形成多個外部連接端子160於這些第一外接點112c上，以及形成多個外部連接端子170於這些第二外接點113c上。在本實施例中，外部連接端子160及170可以是銲球，並透過植球的方式形成於第一外接點112c和第二外接點113c上，惟本發明不限於此。在本實施例中，外部連接端子160及170會分別局部埋設於孔洞121及151中，使外部連接端子160及170更穩固接合於第一外接點112c與第二外接點113c上。
至此，本實施例的半導體封裝結構100A的製作已大致完成。由於半導體封裝結構100A的上下兩側分別設置有外部連接端子160及170，因此半導體封裝結構100A可進一步透過外部連接端子160及170與其他電子元件或其他半導體封裝結構相接合，進而形成堆疊式封裝結構。另一方面，由於晶片130埋設於第二線路層113a在介電層111上所定義出的晶片容置區101內，因此有助於縮減半導體封裝結構100A的整體厚度，以符合薄型化的發展需求。
綜上所述，本發明的半導體封裝結構的製作方法是使第一線路層與介電層相連接，並利用第一封裝膠體包覆第一線路層。因此，第一線路層的厚度可大幅縮減，並藉由介電層與第一封裝膠體的支撐以提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。在使晶片透過凸塊電性連接於預鑄模導線層的過程中，第一線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高凸塊與第一線路層之間的接合精度及強度，並且確保晶片與第一線路層之間的電性連接關係。另一方面，由於晶片可埋設於第二線路層在介電層上所定義出的晶片容置區內，有助於縮減半導體封裝結構的整體厚度，以符合薄型化的發展需求。此外，由於半導體封裝結構的上下兩側分別設置有外部連接端子，因此可進一步透過外部連接端子而與其他電子元件或其他半導體封裝結構相接合，進而形成堆疊式封裝結構。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A‧‧‧半導體封裝結構
101‧‧‧晶片容置區
102、102a‧‧‧預鑄模導線層
110‧‧‧封裝基材
111‧‧‧介電層
111a‧‧‧開口
112‧‧‧第一金屬層
112a‧‧‧第一線路層
112b‧‧‧線路
112c‧‧‧第一外接點
113‧‧‧第二金屬層
113a‧‧‧第二線路層
113b‧‧‧接墊
113c‧‧‧第二外接點
114‧‧‧導電通孔
120、120a‧‧‧第一封裝膠體
121、151‧‧‧孔洞
130‧‧‧晶片
131‧‧‧主動表面
140‧‧‧凸塊
150、150a‧‧‧第二封裝膠體
160、170‧‧‧外部連接端子
圖1A至圖1H是本發明一實施例的半導體封裝結構的製作方法的剖面示意圖。 圖2A至圖2F是本發明另一實施例的半導體封裝結構的製作方法的剖面示意圖。
100‧‧‧半導體封裝結構
101‧‧‧晶片容置區
102‧‧‧預鑄模導線層
111‧‧‧介電層
111a‧‧‧開口
112a‧‧‧第一線路層
112b‧‧‧線路
112c‧‧‧第一外接點
113a‧‧‧第二線路層
113b‧‧‧接墊
113c‧‧‧第二外接點
114‧‧‧導電通孔
120‧‧‧第一封裝膠體
130‧‧‧晶片
131‧‧‧主動表面
140‧‧‧凸塊
150‧‧‧第二封裝膠體
160、170‧‧‧外部連接端子

Claims (16)

  1. 一種半導體封裝結構的製作方法，包括： 提供一封裝基材，該封裝基材包括一介電層、一第一金屬層以及一第二金屬層，其中該第一金屬層與該第二金屬層分別連接該介電層，且分別位於該介電層的相對兩側； 形成貫穿該介電層的至少一導電通孔； 圖案化該第一金屬層與該第二金屬層，以分別形成一第一線路層與一第二線路層，其中該第一線路層包括多個彼此分離的線路，該第二線路層包括多個彼此分離的接墊，該第一線路層透過該導電通孔與該第二線路層電性連接，且該第二線路層在該介電層上定義出一晶片容置區； 形成一第一封裝膠體於該介電層上，並使該第一封裝膠體填充於該些線路之間，以形成一預鑄模導線層； 移除部分該介電層，以形成多個開口，該些開口位於該晶片容置區內且暴露出部分該預鑄模導線層； 配置一晶片於該晶片容置區內，並使該晶片透過該些開口電性連接於該預鑄模導線層；以及 形成一第二封裝膠體於該介電層上，使該第二封裝膠體包覆該晶片並填充於該些接墊之間。
  2. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中形成該預鑄模導線層的步驟包括： 使該第一封裝膠體局部暴露出各該線路遠離該介電層的一表面，以形成多個外接點。
  3. 如申請專利範圍第2項所述的半導體封裝結構的製作方法，更包括： 形成多個外部連接端子於該些外接點上。
  4. 如申請專利範圍第2項所述的半導體封裝結構的製作方法，其中該第一封裝膠體的厚度大於該些線路的厚度，且包覆各該線路遠離該介電層的該表面，形成該些外接點的步驟包括： 移除部分該第一封裝膠體，以形成多個孔洞，並使該些孔洞暴露出各該線路的部分該表面。
  5. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中使該晶片透過該些開口電性連接於該預鑄模導線層的步驟包括： 形成多個凸塊於該晶片的一主動表面或該些開口中；以及 使該晶片的該主動表面朝向該介電層，並使該晶片透過該些凸塊電性連接該預鑄模導線層的該些線路。
  6. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，更包括： 使該第二封裝膠體局部暴露出各該接墊遠離該介電層的一表面，以形成多個外接點。
  7. 如申請專利範圍第6項所述的半導體封裝結構的製作方法，更包括： 形成多個外部連接端子於該些外接點上。
  8. 如申請專利範圍第6項所述的半導體封裝結構的製作方法，其中該第二封裝膠體的厚度大於該些接墊的厚度，且包覆各該接墊遠離該介電層的該表面，形成該些外接點的步驟包括： 移除部分該第二封裝膠體，以形成多個孔洞，並使該些孔洞暴露出各該接墊的部分該表面。
  9. 一種半導體封裝結構，包括： 一介電層，具有多個開口； 一預鑄模導線層，連接該介電層，該些開口暴露出部分該預鑄模導線層，該預鑄模導線層包括： 一第一線路層，該第一線路層包括多個彼此分離的線路；以及 一第一封裝膠體，填充於該些線路之間； 一第二線路層，連接該介電層，其中該第一線路層與該第二線路層分別位於該介電層的相對兩側，該第二線路層包括多個彼此分離的接墊，該第二線路層在該介電層上定義出一晶片容置區，且該些開口位於該晶片容置區內； 至少一導電通孔，貫穿該介電層，以電性連接該第一線路層與該第二線路層； 一晶片，配置於該介電層上，且位於該晶片容置區內，其中該晶片透過該些開口電性連接於該預鑄模導線層；以及 一第二封裝膠體，配置於該介電層上，其中該第二封裝膠體包覆該晶片，並填充於該些接墊之間。
  10. 如申請專利範圍第9項所述的半導體封裝結構，其中該晶片的一主動表面朝向該介電層，且該半導體封裝結構更包括： 多個凸塊，分別位於該些開口內，並連接該晶片的該主動表面，該晶片透過該些凸塊電性連接該預鑄模導線層的該些線路。
  11. 如申請專利範圍第9項所述的半導體封裝結構，其中該第一封裝膠體局部暴露出該些線路遠離該介電層的一表面，以形成多個外接點。
  12. 如申請專利範圍第11項所述的半導體封裝結構，更包括： 多個外部連接端子，分別配置於該些外接點上。
  13. 如申請專利範圍第9項所述的半導體封裝結構，其中該第二封裝膠體局部暴露出該些接墊遠離該介電層的一表面，以形成多個外接點。
  14. 如申請專利範圍第13項所述的半導體封裝結構，更包括： 多個外部連接端子，分別配置於該些外接點上。
  15. 如申請專利範圍第9項所述的半導體封裝結構，其中該第一封裝膠體的厚度大於該些線路的厚度。
  16. 如申請專利範圍第9項所述的半導體封裝結構，其中該第二封裝膠體的厚度大於該些接墊的厚度。
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