CN106856176B - 半导体封装结构及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体封装结构及其制作方法。制作方法包括以下步骤。提供封装基材。封装基材包括介电层、第一金属层以及第二金属层。形成贯穿介电层的导电通孔。图案化第一金属层与第二金属层，以分别形成第一线路层与第二线路层。第二线路层在介电层上定义出芯片容置区。使第一封装胶体填充于第一线路层的多个线路之间，以形成预铸模导线层。移除部分介电层，以形成多个开口。这些开口位于芯片容置区内且暴露出部分预铸模导线层。配置芯片于芯片容置区内，并使芯片通过这些开口电性连接于预铸模导线层。使第二封装胶体包覆芯片。本发明提供的半导体封装结构整体厚度较薄，且具有良好的结构强度。

Description

半导体封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，尤其涉及一种半导体封装结构及其制作方法。
背景技术
在半导体产业中，集成电路(IC)的生产主要可分为三个阶段：集成电路的设计、集成电路的制作以及集成电路的封装。在晶圆的集成电路制作完成之后，晶圆的主动面配置有多个接垫。最后，由晶圆切割所得的裸芯片可通过接垫，电性连接于承载器(carrier)。通常而言，承载器可以是导线架(lead frame)、基板(substrate)或印刷电路板(printedcircuit board)，而芯片可通过打线接合(wire bonding)或覆晶接合(flip chipbonding)等方式连接至承载器上，以使芯片的接垫与承载器的接点电性连接，进而构成芯片封装体。
芯片封装体的整体厚度例如是封装胶体的厚度、承载器的厚度以及外部端子的高度的总和。为满足芯片封装体微型化(miniaturization)的发展需求，常见的作法是降低承载器的厚度。然而，承载器的厚度的缩减有限，且会对其结构刚性造成影响。
发明内容
本发明提供一种半导体封装结构及其制作方法，制作方法能制作得到整体厚度较薄且具有良好的结构强度的半导体封装结构；半导体封装结构整体厚度较薄，且具有良好的结构强度。
本发明提出一种半导体封装结构的制作方法，其包括以下步骤。提供封装基材。封装基材包括介电层、第一金属层以及第二金属层，其中第一金属层与第二金属层分别连接介电层，且分别位于介电层的相对两侧。形成贯穿介电层的至少一导电通孔。图案化第一金属层与第二金属层，以分别形成第一线路层与第二线路层，其中第一线路层包括多个彼此分离的线路。第二线路层包括多个彼此分离的接垫。第一线路层通过导电通孔与第二线路层电性连接，且第二线路层在介电层上定义出芯片容置区。形成第一封装胶体于介电层上，并使第一封装胶体填充于这些线路之间，以形成预铸模导线层。移除部分介电层，以形成多个开口。这些开口位于芯片容置区内且暴露出部分预铸模导线层。配置芯片于芯片容置区内，并使芯片通过这些开口电性连接于预铸模导线层。形成第二封装胶体于介电层上，使第二封装胶体包覆芯片并填充于这些接垫之间。
本发明提出一种半导体封装结构，其包括介电层、预铸模导线层、第二线路层、至少一导电通孔、芯片以及第二封装胶体。介电层具有多个开口。预铸模导线层连接介电层。这些开口暴露出部分预铸模导线层。预铸模导线层包括第一线路层以及第一封装胶体。第一线路层包括多个彼此分离的线路。第一封装胶体填充于这些线路之间。第二线路层连接介电层，其中第一线路层与第二线路层分别位于介电层的相对两侧。第二线路层包括多个彼此分离的接垫。第二线路层在介电层上定义出芯片容置区，且这开口位于芯片容置区内。导电通孔贯穿介电层，以电性连接第一线路层与第二线路层。芯片配置于介电层上，且位于芯片容置区内，其中芯片通过这些开口电性连接于预铸模导线层。第二封装胶体配置于介电层上，其中第二封装胶体包覆芯片，并填充于这些接垫之间。
基于上述，本发明的半导体封装结构的制作方法是使第一线路层与介电层相连接，并利用第一封装胶体包覆第一线路层。因此，第一线路层的厚度可大幅缩减，并藉由介电层与第一封装胶体的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。在使芯片通过凸块电性连接于预铸模导线层的过程中，第一线路层可受到介电层与第一封装胶体的支撑而不易弯曲变形，故能提高凸块与第一线路层之间的接合精度及强度，并且确保芯片与第一线路层之间的电性连接关系。另一方面，由于芯片可埋设于第二线路层在介电层上所定义出的芯片容置区内，有助于缩减半导体封装结构的整体厚度，以符合薄型化的发展需求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1H是本发明一实施例的半导体封装结构的制作方法的剖面示意图；
图2A至图2F是本发明另一实施例的半导体封装结构的制作方法的剖面示意图。
附图标记：
100、100A：半导体封装结构
101：芯片容置区
102、102a：预铸模导线层
110：封装基材
111：介电层
111a：开口
112：第一金属层
112a：第一线路层
112b：线路
112c：第一外接点
113：第二金属层
113a：第二线路层
113b：接垫
113c：第二外接点
114：导电通孔
120、120a：第一封装胶体
121、151：孔洞
130：芯片
131：主动表面
140：凸块
150、150a：第二封装胶体
160、170：外部连接端子
具体实施方式
图1A至图1H是本发明一实施例的半导体封装结构的制作方法的剖面示意图。首先，请参考图1A，提供封装基材110。封装基材110包括介电层111、第一金属层112以及第二金属层113，其中第一金属层112与第二金属层113分别连接介电层111，且分别位于介电层111的相对两侧。在本实施例中，介电层111的材质可以是聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亚胺(Polyimide,PI)、聚醚(polyethersulfone,PES)或碳酸脂(polycarbonate,PC)，或者是其他的可挠性材料。第一金属层112与第二金属层113的材质可以是铜、铝、金、银、镍或前述金属的合金。
接着，请参考图1B，例如以镭射钻孔或机械钻孔等方式形成贯穿第一金属层112、介电层111以及第二金属层113的至少一通孔(示意地显示出两个)。接着，例如以电镀的方式使导电金属(例如铜)填满通孔，以形成导电通孔114。接着，请参考图1C，例如以光微影蚀刻技术图案化第一金属层112与第二金属层113，以分别形成第一线路层112a与第二线路层113a。在本实施例中，第一线路层112a与第二线路层113a可通过导电通孔114而彼此电性连接。另一方面，第一线路层112a包括多个彼此分离的线路112b，而第二线路层113a包括多个彼此分离的接垫113b。换言之，第一线路层112a与第二线路层113a会分别暴露出部分介电层111，其中第二线路层113a在介电层111上定义出芯片容置区101。
接着，请参考图1D，形成第一封装胶体120于介电层111上，并使第一封装胶体120填充于这些线路112b之间，以形成预铸模导线层102。在本实施例中，由于第一线路层112a与介电层111相连接，且被第一封装胶体120所包覆，因此第一线路层112a的厚度可大幅缩减，并藉由介电层111与第一封装胶体120的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。另一方面，各个线路112b远离介电层111的表面会暴露于第一封装胶体120，以形成多个第一外接点112c。如图1D所示，各个线路112b的厚度例如是与第一封装胶体120的厚度相等。接着，请参考图1E，移除部分介电层111，以形成多个开口111a。这些开口111a位于芯片容置区101内，且暴露出部分预铸模导线层102。具体而言，这些开口111a可暴露出部分第一线路层112a。
接着，请参考图1F，配置芯片130于芯片容置区101内，并使芯片130通过这些开口111a电性连接于预铸模导线层102。在本实施例中，使芯片130通过这些开口111a电性连接于预铸模导线层102可包括以下步骤：首先，例如以涂布或植球等方式形成多个凸块140于芯片130的主动表面131上，其中凸块140的材质可为焊锡。接着，使芯片130的主动表面131朝向介电层111，并使主动表面131上的这些凸块140分别对准这些开口111a。接着，配置芯片130于芯片容置区101内，以使这些凸块140分别容置于这些开口111a内，并与这些开口111a暴露出的这些线路112b相抵接。之后，回焊这些凸块140，以使芯片130接合于这些线路112b。换言之，芯片130可通过这些凸块140电性连接于预铸模导线层102。在使芯片130通过这些凸块140电性连接于预铸模导线层102的过程中，第一线路层112a可受到介电层111与第一封装胶体120的支撑而不易弯曲变形，故能提高凸块140与第一线路层112a之间的接合精度及强度，并且确保芯片130与第一线路层112a之间的电性连接关系。
在另一实施例中，使芯片130通过这些开口111a电性连接于预铸模导线层102可包括以下步骤：首先，例如以涂布或植球等方式形成多个凸块140于这些开口111a中的线路112b上。接着，使芯片130的主动表面131朝向介电层111，并配置芯片130于芯片容置区101内。此时，芯片130的主动表面131上的焊垫(未显示)分别与这些凸块140相抵接。之后，回焊这些凸块140，以使芯片130接合于这些线路112b。
接着，请参考图1G，形成第二封装胶体150于介电层111上，使第二封装胶体150包覆芯片130，并填充于这些接垫113b之间。具体而言，各个接垫113b远离介电层111的表面会暴露于第二封装胶体150，以形成多个第二外接点113c。如图1G所示，各个接垫113b的厚度例如是与第二封装胶体150的厚度相等。另一方面，各个接垫113b的厚度或第二封装胶体150的厚度例如是大于芯片130的厚度。之后，请参考图1H，形成多个外部连接端子160于这些第一外接点112c上，以及形成多个外部连接端子170于这些第二外接点113c上。在本实施例中，外部连接端子160及外部连接端子170可以是焊球，并通过植球的方式形成于第一外接点112c和第二外接点113c上，本发明不限于此。
至此，本实施例的半导体封装结构100的制作已大致完成。由于半导体封装结构100的上下两侧分别设置有外部连接端子160及外部连接端子170，因此半导体封装结构100可进一步通过外部连接端子160及外部连接端子170与其他电子组件或其他半导体封装结构相接合，进而形成堆栈式封装结构。另一方面，由于芯片130埋设于第二线路层113a在介电层111上所定义出的芯片容置区101内，因此有助于缩减半导体封装结构100的整体厚度，以符合薄型化的发展需求。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的组件标号与部分内容，其中采用相同的标号来表示相同或近似的组件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A至图2F是本发明另一实施例的半导体封装结构的制作方法的剖面示意图。需说明的是，本实施例的半导体封装结构100A(显示于图2F)的部分制作步骤大致与图1A至图1C所示的制作步骤相同或相似，于此不再重复赘述。首先，请参考图2A，在如图1C所示的图案化第一金属层112与第二金属层113，以分别形成第一线路层112a与第二线路层113a之后，形成第一封装胶体120a于介电层111上，并使第一封装胶体120a填充于这些线路112b之间，以形成预铸模导线层102a。在本实施例中，由于第一线路层112a与介电层111相连接，且被第一封装胶体120a所包覆，因此第一线路层112a的厚度可大幅缩减，并藉由介电层111与第一封装胶体120a的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。另一方面，各个线路112b远离介电层111的表面会被第一封装胶体120a所覆盖。如图2A所示，第一封装胶体120a的厚度例如是大于各个线路112b的厚度。
接着，请参考图2B，移除部分介电层111，以形成多个开口111a。这些开口111a位于芯片容置区101内，且暴露出部分预铸模导线层102a。具体而言，这些开口111a例如是暴露出部分第一线路层112a。接着，请参考图2C，配置芯片130于芯片容置区101内，并使芯片130通过这些开口111a电性连接于预铸模导线层102a。其中，使芯片130通过这些开口111a电性连接于预铸模导线层102a的制作步骤已于上述实施例中作说明，于此便不再赘述。接着，请参考图2D，形成第二封装胶体150a于介电层111上，使第二封装胶体150a包覆芯片130并填充于这些接垫113b之间。在本实施中，各个接垫113b远离介电层111的表面会被第二封装胶体150a所覆盖。如图2D所示第二封装胶体150a的厚度例如是大于各个接垫113b的厚度。
接着，请参考图2E，例如以镭射烧蚀的方式移除部分第一封装胶体120a，以形成多个孔洞121，并使这些孔洞121分别暴露出各个线路112b的部分表面，以形成第一外接点112c。另一方面，例如以镭射烧蚀的方式移除部分第二封装胶体150a，以形成多个孔洞151，并使这些孔洞151分别暴露出各个接垫113b的部分表面，以形成第二外接点113c。之后，请参考图2F，形成多个外部连接端子160于这些第一外接点112c上，以及形成多个外部连接端子170于这些第二外接点113c上。在本实施例中，外部连接端子160及外部连接端子170可以是焊球，并通过植球的方式形成于第一外接点112c和第二外接点113c上，本发明不限于此。在本实施例中，外部连接端子160及外部连接端子170会分别局部埋设于孔洞121及151中，使外部连接端子160及外部连接端子170更稳固接合于第一外接点112c与第二外接点113c上。
至此，本实施例的半导体封装结构100A的制作已大致完成。由于半导体封装结构100A的上下两侧分别设置有外部连接端子160及外部连接端子170，因此半导体封装结构100A可进一步通过外部连接端子160及外部连接端子170与其他电子组件或其他半导体封装结构相接合，进而形成堆栈式封装结构。另一方面，由于芯片130埋设于第二线路层113a在介电层111上所定义出的芯片容置区101内，因此有助于缩减半导体封装结构100A的整体厚度，以符合薄型化的发展需求。
综上所述，本发明的半导体封装结构的制作方法是使第一线路层与介电层相连接，并利用第一封装胶体包覆第一线路层。因此，第一线路层的厚度可大幅缩减，并藉由介电层与第一封装胶体的支撑以提高结构刚性。反观现有的导线架需维持一定的厚度，否则容易因结构刚性的不足而弯曲变形。在使芯片通过凸块电性连接于预铸模导线层的过程中，第一线路层可受到介电层与第一封装胶体的支撑而不易弯曲变形，故能提高凸块与第一线路层之间的接合精度及强度，并且确保芯片与第一线路层之间的电性连接关系。另一方面，由于芯片可埋设于第二线路层在介电层上所定义出的芯片容置区内，有助于缩减半导体封装结构的整体厚度，以符合薄型化的发展需求。此外，由于半导体封装结构的上下两侧分别设置有外部连接端子，因此可进一步通过外部连接端子而与其他电子组件或其他半导体封装结构相接合，进而形成堆栈式封装结构。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (16)

1.一种半导体封装结构的制作方法，其特征在于，包括：
提供封装基材，所述封装基材包括介电层、第一金属层以及第二金属层，其中所述第一金属层与所述第二金属层分别连接所述介电层，且分别位于所述介电层的相对两侧；
形成贯穿所述介电层的至少一导电通孔；
图案化所述第一金属层与所述第二金属层，以分别形成第一线路层与第二线路层，其中所述第一线路层包括多个彼此分离的线路，所述第二线路层包括多个彼此分离的接垫，所述第一线路层通过所述导电通孔与所述第二线路层电性连接，且所述第二线路层在所述介电层上定义出芯片容置区；
形成第一封装胶体于所述介电层上，并使所述第一封装胶体填充于所述多个线路之间，以形成预铸模导线层；
移除部分所述介电层，以形成多个开口，所述多个开口位于所述芯片容置区内且暴露出部分所述预铸模导线层；
配置芯片于所述芯片容置区内，并使所述芯片通过所述多个开口电性连接于所述预铸模导线层；以及
形成第二封装胶体于所述介电层上，使所述第二封装胶体包覆所述芯片并填充于所述多个接垫之间。
2.根据权利要求1所述的半导体封装结构的制作方法，其特征在于，形成所述预铸模导线层的步骤包括：
使所述第一封装胶体局部暴露出各所述线路远离所述介电层的表面，以形成多个外接点。
3.根据权利要求2所述的半导体封装结构的制作方法，其特征在于，还包括：
形成多个外部连接端子于所述多个外接点上。
4.根据权利要求2所述的半导体封装结构的制作方法，其特征在于，所述第一封装胶体的厚度大于所述多个线路的厚度，且包覆各所述线路远离所述介电层的所述表面，形成所述多个外接点的步骤包括：
移除部分所述第一封装胶体，以形成多个孔洞，并使所述多个孔洞暴露出各所述线路的部分所述表面。
5.根据权利要求1所述的半导体封装结构的制作方法，其特征在于，使所述芯片通过所述多个开口电性连接于所述预铸模导线层的步骤包括：
形成多个凸块于所述芯片的主动表面或所述多个开口中；以及
使所述芯片的所述主动表面朝向所述介电层，并使所述芯片通过所述多个凸块电性连接所述预铸模导线层的所述多个线路。
6.根据权利要求1所述的半导体封装结构的制作方法，其特征在于，还包括：
使所述第二封装胶体局部暴露出各所述接垫远离所述介电层的表面，以形成多个外接点。
7.根据权利要求6所述的半导体封装结构的制作方法，其特征在于，还包括：
形成多个外部连接端子于所述多个外接点上。
8.根据权利要求6所述的半导体封装结构的制作方法，其特征在于，所述第二封装胶体的厚度大于所述多个接垫的厚度，且包覆各所述接垫远离所述介电层的所述表面，形成所述多个外接点的步骤包括：
移除部分所述第二封装胶体，以形成多个孔洞，并使所述多个孔洞暴露出各所述接垫的部分所述表面。
9.一种半导体封装结构，其特征在于，包括：
介电层，具有多个开口；
预铸模导线层，连接所述介电层，所述多个开口暴露出部分所述预铸模导线层，所述预铸模导线层包括：
第一线路层，所述第一线路层包括多个彼此分离的线路；以及
第一封装胶体，填充于所述多个线路之间；
第二线路层，连接所述介电层，其中所述第一线路层与所述第二线路层分别位于所述介电层的相对两侧，所述第二线路层包括多个彼此分离的接垫，所述第二线路层在所述介电层上定义出芯片容置区，且所述多个开口位于所述芯片容置区内；
至少一导电通孔，贯穿所述介电层，以电性连接所述第一线路层与所述第二线路层；
芯片，配置于所述介电层上，且位于所述芯片容置区内，其中所述芯片通过所述多个开口电性连接于所述预铸模导线层；以及
第二封装胶体，配置于所述介电层上，其中所述第二封装胶体包覆所述芯片，并填充于所述多个接垫之间。
10.根据权利要求9所述的半导体封装结构，其特征在于，所述芯片的主动表面朝向所述介电层，且所述半导体封装结构还包括：
多个凸块，分别位于所述多个开口内，并连接所述芯片的所述主动表面，所述芯片通过所述多个凸块电性连接所述预铸模导线层的所述多个线路。
11.根据权利要求9所述的半导体封装结构，其特征在于，所述第一封装胶体局部暴露出所述多个线路远离所述介电层的表面，以形成多个外接点。
12.根据权利要求11所述的半导体封装结构，其特征在于，还包括：
多个外部连接端子，分别配置于所述多个外接点上。
13.根据权利要求9所述的半导体封装结构，其特征在于，所述第二封装胶体局部暴露出所述多个接垫远离所述介电层的表面，以形成多个外接点。
14.根据权利要求13所述的半导体封装结构，其特征在于，还包括：
多个外部连接端子，分别配置于所述多个外接点上。
15.根据权利要求9所述的半导体封装结构，其特征在于，所述第一封装胶体的厚度大于所述多个线路的厚度。
16.根据权利要求9所述的半导体封装结构，其特征在于，所述第二封装胶体的厚度大于所述多个接垫的厚度。
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