TWI582903B - 半導體封裝結構及其製作方法 - Google Patents

Description

半導體封裝結構及其製作方法

本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種半導體封裝結構及其製作方法。

在半導體產業中，積體電路(IC)的生產主要可分為三個階段：積體電路的設計、積體電路的製作以及積體電路的封裝。在晶圓的積體電路製作完成之後，晶圓的主動面配置有多個晶片接墊(die pad)。最後，由晶圓切割所得的裸晶片可透過晶片接墊電性連接於承載器(carrier)。通常而言，承載器可為導線架(lead frame)或封裝基板(package substrate)，而晶片可透過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使晶片的晶片接墊與承載器的接點電性連接，進而構成晶片封裝體。

晶片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度之總和。為滿足晶片封裝體微型化(miniaturization)的發展需求，常見的作法是降低承載器的厚度。然而，承載器的厚度之縮減有限，且會對其結構強度造成影響。因此，遂發展出無核心層(coreless)的封裝結構。

本發明提供一種半導體封裝結構，其不具有核心層，故整體厚度較薄。

本發明提供一種半導體封裝結構的製作方法，其能製作得到整體厚度較薄的半導體封裝結構。

本發明提出一種半導體封裝結構的製作方法，其包括以下步驟。提供封裝基板。封裝基板包括介電層、連接介電層的第一金屬層以及連接第一金屬層的第二金屬層，其中第一金屬層位於介電層與第二金屬層之間。圖案化第二金屬層，以形成線路層。形成第一封裝膠體於線路層上，並使第一封裝膠體暴露出部分線路層。移除介電層與第一金屬層。配置晶片於第一封裝膠體上，並使晶片電性連接於被第一封裝膠體所暴露出的線路層。形成第二封裝膠體於第一封裝膠體上，並使第二封裝膠體包覆晶片。

本發明提出一種半導體封裝結構，其包括第一封裝膠體、線路層、晶片、第二封裝膠體以及多個外部端子。線路層內埋於第一封裝膠體，且具有暴露於第一封裝膠體的第一端面與相對於第一端面的第二端面。晶片配置於第一封裝膠體上，並且電性連接於線路層的第一端面。第二封裝膠體配置於第一封裝膠體上，且包覆晶片。這些外部端子配置於線路層的該第二端面上。

基於上述，本發明的半導體封裝結構的製作方法製作所得的半導體封裝結構不具有核心層，因此半導體封裝結構能具有較薄的厚度，以符合微型化的發展需求。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H是本發明一實施例的半導體封裝結構的製作流程的剖面示意圖。首先，請參考圖1A，提供封裝基板110。封裝基板110包括介電層111、連接介電層111的第一金屬層112以及連接第一金屬層112的第二金屬層113，其中第一金屬層112位於介電層111與第二金屬層113之間。在本實施例中，第一金屬層112與第二金屬層113的數量分別是兩個。前述兩個第一金屬層112分別位於介電層111的相對兩側，且各個第二金屬層113連接對應的第一金屬層112。介電層111的材質可以是氧化矽、氮化矽、碳化矽、氮氧化矽、氮碳化矽或氧碳化矽，或者是聚乙烯對苯二甲酸酯(polyethylene terephthalate, PET)、聚醯亞胺(Polyimide, PI)、聚醚(polyethersulfone, PES) 、碳酸脂(polycarbonate, PC)或其他的可撓性材料。第一金屬層112與第二金屬層113的材質可以是銅、鋁、金、銀、鎳或前述金屬的合金。如圖1A所示，第一金屬層112的厚度例如是小於第二金屬層113的厚度。

接著，請參考圖1B，例如以曝光顯影的方式圖案化第二金屬層113，以形成線路層114。在本實施例中，線路層114仍覆蓋第一金屬層112相對遠離介電層111的表面。在其他實施例中，線路層可暴露出部分第一金屬層相對遠離介電層的表面，本發明對此不加以限制。接著，請參考圖1C，形成第一封裝膠體120於線路層114上，並使第一封裝膠體120暴露出部分線路層114相對遠離第一金屬層112的表面。在本實施例中，線路層114與第一封裝膠體120可構成線路結構10，其中線路結構10的數量為兩個，且分別位於介電層111的相對兩側。

接著，請參考圖1D，移除介電層111與第一金屬層112(或稱使各個線路結構10與對應的第一金屬層112分離)。此時，線路層114中原先與第二金屬層113相連接的表面會暴露於外。後續將以其中一個線路結構10的封裝製程作說明。請同時參考圖1D與圖1E，例如以曝光顯影的方式移除原先位於第一封裝膠體120與第一金屬層112之間的部分線路層114，以使第一封裝膠體120與線路層114定義出多個凹陷101。此時，第一封裝膠體120的相對兩表面121與122皆暴露於外。另一方面，內埋於第一封裝膠體120的線路層114具有第一端面114a與相對於第一端面114a的第二端面114b。詳細而言，第一端面114a與第二端面114b皆暴露於第一封裝膠體120，其中第一端面114a與第一封裝膠體120的表面121之間具有斷差，以定義出凹陷101。第二端面114b例如是與第一封裝膠體120的表面122齊平。

接著，請參考圖1F，例如以電鍍的方式形成導電層130於線路層114的第一端面114a上。導電層130位於凹陷101內，且其材質可以是銀或其他適當的導電金屬。在本實施例中，導電層130具有暴露於第一封裝膠體120的表面131，且第一封裝膠體120的表面121例如是與表面131齊平。相較於習知的預成型導線架(pre-mold lead frame)的製程而言，透過上述步驟製作所得的導電層130的表面131上不會有膠體殘留，有助於提高製程良率。接著，請參考圖1G，配置晶片140於第一封裝膠體120的表面121上，並使晶片140與暴露於第一封裝膠體120的表面121的線路層114電性連接。在本實施例中，晶片140例如是以其背表面142配置於第一封裝膠體120的表面121上，而使主動表面141背向於第一封裝膠體120的表面121。接著，例如以打線接合的方式使焊線150接合於晶片140的主動表面141與導電層130，以令晶片140與線路層114電性連接。

之後，請參考圖1H，形成第二封裝膠體160於第一封裝膠體120的表面121上，並使第二封裝膠體160包覆晶片140、焊線150以及部分導電層130。至此，半導體封裝結構100的製作已大致完成。由於半導體封裝結構100不具有核心層，因此半導體封裝結構100能具有較薄的厚度，以符合微型化的發展需求。

以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。

圖2A至圖2H是本發明另一實施例的半導體封裝結構的製作流程的剖面示意圖。需說明的是，本實施例的半導體封裝結構100A(繪示於圖2H)的部分製作步驟大致與圖1A及圖1B所示的製作步驟相同或相似，於此不再重複贅述。首先，請參考圖2A，在如圖1B所示的圖案化第二金屬層113，以形成線路層114之後，形成第一封裝膠體120a於線路層114上。在本實施例中，第一封裝膠體120a覆蓋線路層114相對遠離第一金屬層112的表面，其中第一封裝膠體120a與線路層114可構成線路結構10a。如圖2A所示，線路結構10a的數量為兩個，且分別位於介電層111的相對兩側。各個線路結構10a可透過線路層114與對應的第二金屬層113相連接，且各個線路層114將第一封裝膠體120a與第二金屬層113分隔開來。

接著，請參考圖2B，例如以雷射鑽孔或機械鑽孔等方式移除部分第一封裝膠體120a，以形成多個開孔123。這些開孔123暴露出部分線路層114相對遠離第一金屬層112的表面，而另一部分線路層114相對遠離第一金屬層112的表面仍被第一封裝膠體120a所覆蓋。接著，請同時參考圖2B與圖2C，移除介電層111與第一金屬層112(或稱使各個線路結構10a與對應的第一金屬層112分離)。此時，線路層114中原先與第一金屬層112相連接的表面會暴露於外。後續以其中一個線路結構10a的封裝製程作說明。請同時參考圖2C與圖2D，例如以曝光顯影的方式移除原先位於第一封裝膠體120a與第一金屬層112之間的部分線路層114，以使第一封裝膠體120a與線路層114定義出多個凹陷101。此時，第一封裝膠體120a的相對兩表面121與122皆暴露於外。另一方面，內埋於第一封裝膠體120a的線路層114具有第一端面114a與相對於第一端面114a的第二端面114b。詳細而言，第一端面114a與第二端面114b皆暴露於第一封裝膠體120a，其中第一端面114a與第一封裝膠體120a的表面121之間具有斷差，以定義出凹陷101。另一方面，第二端面114b與第一封裝膠體120a的表面122之間亦具有斷差，即開孔123的深度。

接著，請參考圖2E，例如以曝光顯影的方式移除其中一個凹陷101內的線路層114，以形成晶片容置區102。接著，請參考圖2F，例如以電鍍的方式形成導電層130於線路層114的第一端面114a上。導電層130位於凹陷101內，且其材質可以是銀或其他適當的導電金屬。在本實施例中，導電層130具有暴露於第一封裝膠體120的表面131，且第一封裝膠體120的表面121例如是與表面131齊平。相較於習知的預成型導線架(pre-mold lead frame)的製程而言，透過上述步驟製作所得的導電層130的表面131上不會有膠體殘留，有助於提高製程良率。接著，請參考圖2G，配置晶片140於第一封裝膠體120上，其中晶片140位於晶片容置區102內，並與暴露於第一封裝膠體120a的表面121的線路層114電性連接。在本實施例中，晶片140例如是以其背表面142配置於第一封裝膠體120a，而使主動表面141暴露於晶片容置區102。

接著，例如以打線接合的方式使焊線150接合於晶片140的主動表面141與導電層130，以令晶片140與線路層114電性連接。之後，請參考圖2H，形成第二封裝膠體160於第一封裝膠體120的表面121上，並使第二封裝膠體160填滿晶片容置區102中，增加第二封裝膠體160與第一封裝膠體120之接觸面積，並產生相互嵌合的作用，藉以增進第一封裝膠體120與第二封裝膠體160之結構強度。亦即，透過增加第二封裝膠體160與第一封裝膠體120之接觸面積，以使進第一封裝膠體120與第二封裝膠體160牢固地結合在一起。此時，晶片140、焊線150以及部分導電層130被第二封裝膠體160所包覆。至此，半導體封裝結構100A的製作已大致完成。由於半導體封裝結構100A不具有核心層，且晶片140埋設於第一封裝膠體120的晶片容置區102內，與第一封裝膠體120之表面121齊平。在其他實施例中，晶片可略低於該第一封裝膠體之表面。換言之，本實施例的半導體封裝結構100A於封裝後能具有較薄的厚度，更能符合微型化的發展需求。另一方面，在製作得到半導體封裝結構100A之後，可進一步進行植球步驟，以形成多個外部端子170於線路層114的第二端面114a上，且位於第一封裝膠體120a的開孔123內。在本實施例中，外部端子170是採用球狀柵格陣列(BGA)的形式，惟本發明不限於此。在其他實施例中，外部端子可採用平面柵格陣列(LGA)或針狀柵格陣列(PGA)等形式。

綜上所述，本發明的半導體封裝結構的製作方法係利用填充第一封裝膠體於線路層中的方式，以獲致結構強度佳的薄型化線路結構(或稱線路載體)。據此，在使晶片電性連接於前述薄型化線路結構(或稱線路載體)，且形成封裝膠體於前述薄型化線路結構(或稱線路載體)上以包覆晶片之後，其製作所得的半導體封裝結構的體積能大幅地縮減，從而符合微型化的發展需求。在另一實施例中，前述薄型化線路結構(或稱線路載體)可具有多個凹陷，透過移除其中一個凹陷內的線路層，以形成晶片容置區，進而將晶片埋設於晶片容置區內。如此製作所得的半導體封裝結構的整體厚度更為薄化，亦能符合微型化的發展需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、10a‧‧‧線路結構

100、100A‧‧‧半導體封裝結構

101‧‧‧凹陷

110‧‧‧封裝基板

111‧‧‧介電層

112‧‧‧第一金屬層

113‧‧‧第二金屬層

114‧‧‧線路層

114a‧‧‧第一端面

114b‧‧‧第二端面

120、120a‧‧‧第一封裝膠體

121、122、131‧‧‧表面

123‧‧‧開孔

130‧‧‧導電層

140‧‧‧晶片

141‧‧‧主動表面

142‧‧‧背表面

150‧‧‧焊線

160‧‧‧第二封裝膠體

170‧‧‧外部端子

圖1A至圖1H是本發明一實施例的半導體封裝結構的製作流程的剖面示意圖。 圖2A至圖2H是本發明另一實施例的半導體封裝結構的製作流程的剖面示意圖。

100‧‧‧半導體封裝結構

114‧‧‧線路層

114a‧‧‧第一端面

114b‧‧‧第二端面

120‧‧‧第一封裝膠體

121、122、131‧‧‧表面

130‧‧‧導電層

140‧‧‧晶片

141‧‧‧主動表面

142‧‧‧背表面

150‧‧‧焊線

160‧‧‧第二封裝膠體

Claims (9)

1. 一種半導體封裝結構的製作方法，包括：提供一封裝基板，該封裝基板包括一介電層、連接該介電層的一第一金屬層以及連接該第一金屬層的一第二金屬層，其中該第一金屬層位於該介電層與該第二金屬層之間；圖案化該第二金屬層，以形成一線路層；形成一第一封裝膠體於該線路層上，並使該第一封裝膠體暴露出部分該線路層；移除該介電層與該第一金屬層；在移除該介電層與該第一金屬層之後，移除位於該第一封裝膠體與該第一金屬層之間的部分該線路層，以使該第一封裝膠體與該線路層定義出多個凹陷；配置一晶片於該第一封裝膠體上，並使該晶片電性連接於被該第一封裝膠體所暴露出的該線路層；以及形成一第二封裝膠體於該第一封裝膠體上，並使該第二封裝膠體包覆該晶片。
2. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，更包括：形成一導電層於該線路層上，且位於該些凹陷內。
3. 如申請專利範圍第2項所述的半導體封裝結構的製作方法，其中該晶片打線接合於該導電層，以與該線路層電性連接，且該第二封裝膠體覆蓋部分該導電層。
4. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，更包括：移除其中一該凹陷內的該線路層，以形成一晶片容置區；以及形成一導電層於該線路層上，且位於其他該些凹陷內。
5. 如申請專利範圍第4項所述的半導體封裝結構的製作方法，其中在配置該晶片於該第一封裝膠體上時，使該晶片配置於該晶片容置區內。
6. 如申請專利範圍第4項所述的半導體封裝結構的製作方法，其中該晶片打線接合於該導電層，以與該線路層電性連接，且該第二封裝膠體覆蓋該導電層。
7. 如申請專利範圍第4項所述的半導體封裝結構的製作方法，其中在形成該第二封裝膠體於該第一封裝膠體上時，該第二封裝膠體填滿該晶片容置區。
8. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中在形成該第一封裝膠體於該線路層上之後，該第一封裝膠體覆蓋該線路層，接著移除部分該第一封裝膠體，以暴露出部分該線路層。
9. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，更包括：形成多個外部端子於被該第一封裝膠體所暴露出的該線路層。