TWI582864B - 半導體封裝結構及其製作方法 - Google Patents

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Description

半導體封裝結構及其製作方法
本發明是有關於一種封裝結構及其製作方法，且特別是有關於一種半導體封裝結構及其製作方法。
在半導體產業中，積體電路(IC)的生產主要可分為三個階段：積體電路的設計、積體電路的製作以及積體電路的封裝。在晶圓的積體電路製作完成之後，晶圓的主動面配置有多個接墊。最後，由晶圓切割所得的裸晶片可透過接墊，電性連接於承載器(carrier)。通常而言，承載器可以是導線架(lead frame)、基板(substrate)或印刷電路板(printed circuit board)，而晶片可透過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式連接至承載器上，以使晶片的接墊與承載器的接點電性連接，進而構成晶片封裝體。
晶片封裝體的整體厚度例如是封裝膠體的厚度、承載器的厚度以及外部端子的高度之總和。為滿足晶片封裝體微型化(miniaturization)的發展需求，常見的作法是降低承載器的厚度。然而，承載器的厚度之縮減有限，且會對其結構剛性造成影響。
本發明提供一種半導體封裝結構的製作方法，其能製作得到整體厚度較薄且具有良好的結構強度的半導體封裝結構。
本發明提供一種半導體封裝結構，其整體厚度較薄，且具有良好的結構強度。
本發明提出一種半導體封裝結構的製作方法，其包括以下步驟。提供封裝基材。封裝基材包括介電層與連接介電層的金屬層。圖案化金屬層，以形成圖案化線路層。圖案化線路層包括多個彼此分離的線路。形成第一封裝膠體於介電層上，並使第一封裝膠體填充於這些線路之間，以形成預鑄模導線層。移除部分介電層，以形成多個開口。這些開口暴露出部分預鑄模導線層。配置第一晶片於介電層或預鑄模導線層上，並使第一晶片透過這些開口電性連接預鑄模導線層。形成第二封裝膠體於介電層上，並使第二封裝膠體包覆第一晶片。
本發明提出一種半導體封裝結構，其包括預鑄模導線層、介電層、第一晶片以及第二封裝膠體。預鑄模導線層包括圖案化線路層與第一封裝膠體。圖案化線路層包括多個彼此分離的線路。第一封裝膠體填充於這些線路之間。介電層連接預鑄模導線層且具有多個開口，其中這些開口暴露出部分預鑄模導線層。第一晶片配置於介電層或預鑄模導線層上，且透過這些開口電性連接預鑄模導線層。第二封裝膠體配置於介電層上，且包覆第一晶片。
基於上述，本發明的半導體封裝結構的製作方法是使金屬層連接介電層，並利用第一封裝膠體包覆圖案化後之金屬層(即圖案化線路層)。因此，圖案化線路層的厚度可大幅縮減，並藉由介電層與第一封裝膠體的支撐來提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。在使晶片透過打線接合或覆晶接合等方式電性連接於預鑄模導線層的過程中，圖案化線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高導線或凸塊與圖案化線路層之間的接合精度及強度，並且確保晶片與圖案化線路層之間的電性連接關係。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F是本發明第一實施例的半導體封裝結構的製作方法的剖面示意圖。首先，請參考圖1A，提供封裝基材110。封裝基材110包括介電層111以及金屬層112，其中金屬層112與介電層111相連接。在本實施例中，介電層111的材質可以是聚乙烯對苯二甲酸酯(polyethylene terephthalate, PET)、聚醯亞胺(Polyimide, PI)、聚醚(polyethersulfone, PES)或碳酸脂(polycarbonate, PC)，或者是其他的可撓性材料。金屬層112的材質可以是銅、鋁、金、銀、鎳或前述金屬的合金。
接著，請參考圖1B，例如以光微影蝕刻技術圖案化金屬層112，以形成圖案化線路層112a。在本實施例中，圖案化線路層112a包括多個彼此分離的線路112b，而暴露出部分介電層111。接著，請參考圖1C，形成第一封裝膠體120於介電層111上，並使第一封裝膠體120填充於這些線路112b之間，以形成預鑄模導線層102。在本實施例中，由於圖案化線路層112a與介電層111相連接，且被第一封裝膠體120所包覆，因此圖案化線路層112a的厚度可大幅縮減，並藉由介電層111與第一封裝膠體120的支撐以提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。另一方面，各個線路112b遠離介電層111的表面可暴露於第一封裝膠體120。如圖1C所示，各個線路112b的厚度例如是與第一封裝膠體120的厚度相等。
接著，請參考圖1D，例如以曝光顯影、雷射或機械鑽孔等方式移除部分介電層111，以形成多個開口111a，進而暴露出部分預鑄模導線層102。具體而言，這些開口111a可暴露出部分圖案化線路層112a。接著，請參考圖1E，使第一晶片130以背表面132配置於介電層111上。接著，使多條導線140通過這些開口111a而電性連接第一晶片130之主動表面131與預鑄模導線層102。換言之，本實施例可採用打線接合的方式，使第一晶片130與暴露於這些開口111a的圖案化線路層112a電性連接。在使第一晶片130透過這些導線140電性連接預鑄模導線層102的過程中，圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，故能提高導線140與圖案化線路層112a之間的接合精度及強度，並且確保第一晶片130與圖案化線路層112a之間的電性連接關係。
之後，請參考圖1F，形成第二封裝膠體150於介電層111上，使第二封裝膠體150包覆第一晶片130，並填滿這些開口111a。至此，本實施例的半導體封裝結構100的製作已大致完成。
以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2A至圖2C是本發明第二實施例的半導體封裝結構的製作方法的剖面示意圖。需說明的是，本實施例的半導體封裝結構100A(繪示於圖2C)的部分製作步驟大致與圖1A至圖1C所示的製作步驟相同或相似，於此不再重複贅述。首先，請參考圖2A，在如圖1C所示的形成預鑄模導線層102之後，例如以曝光顯影、雷射或機械鑽孔等方式移除部分介電層111，以形成多個開口111a，進而暴露出部分預鑄模導線層102。具體而言，這些開口111a可暴露出部分圖案化線路層112a。
接著，請參考圖2B，使第一晶片130以主動表面131配置於介電層111上。接著，使主動表面131藉由多個凸塊141分別通過這些開口111a而覆晶接合於預鑄模導線層102。在本實施例中，使第一晶片130透過這些開口111a電性連接於預鑄模導線層102可包括以下步驟：首先，例如以塗佈或植球等方式形成多個凸塊141於第一晶片130的主動表面131上，其中凸塊141的材質可為銲錫。接著，使第一晶片130的主動表面131朝向介電層111，並使主動表面131上的這些凸塊141分別對準這些開口111a。接著，配置第一晶片130於介電層111上，以使這些凸塊141分別容置於這些開口111a內，並與這些開口111a暴露出的這些線路112b相抵接。之後，回焊這些凸塊141，以使第一晶片130接合於這些線路112b。在使第一晶片130透過這些凸塊141電性連接於預鑄模導線層102的過程中，圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，故能提高凸塊141與圖案化線路層112a之間的接合精度及強度，並且確保第一晶片130與圖案化線路層112a之間的電性連接關係。
在另一實施例中，使第一晶片130透過這些開口111a電性連接於預鑄模導線層102可包括以下步驟：首先，例如以塗佈或植球等方式形成多個凸塊141於這些開口111a中的線路112b上。接著，使第一晶片130的主動表面131朝向介電層111，並使主動表面131上的焊墊(未繪示)分別與這些凸塊141相抵接。之後，回焊這些凸塊141，以使第一晶片130接合於這些線路112b。
之後，請參考圖2C，形成第二封裝膠體150於介電層111上，使第二封裝膠體150包覆第一晶片130。至此，本實施例的半導體封裝結構100A的製作已大致完成。由於第一晶片130與圖案化線路層112a分別位於介電層111的相對兩側，且第一晶片130可利用容置於介電層111的這些開口111a內的這些凸塊141與圖案化線路層112a電性連接，因此有助於縮減半導體封裝結構100A的整體厚度，以符合薄型化的發展需求。
圖3A至圖3D是本發明第三實施例的半導體封裝結構的製作方法的剖面示意圖。需說明的是，本實施例的半導體封裝結構100B(繪示於圖3D)的部分製作步驟大致與圖1A至圖1C所示的製作步驟相同或相似，於此不再重複贅述。首先，請參考圖3A，在如圖1C所示的形成預鑄模導線層102之後，例如以曝光顯影、雷射或機械鑽孔等方式移除部分介電層111，以形成多個開口111a與111b，進而暴露出部分預鑄模導線層102。具體而言，這些開口111a與111b可暴露出部分圖案化線路層112a，其中開口111b的截面積例如是大於開口111a的截面積，可用以容納第一晶片130。
接著，請參考圖3B，使第一晶片130以主動表面131配置於預鑄模導線層102上，並且位於開口111b內。在本實施例中，第一晶片130例如是以多個凸塊141覆晶接合於預鑄模導線層102。接著，請參考圖3C，使第二晶片160以背表面162配置於介電層111上。第二晶片160位於第一晶片130的上方，且第二晶片160的背表面162與第一晶片130的背表面132相對。接著，使多條導線140通過這些開口111a而電性接合第二晶片160之主動表面161與預鑄模導線層102。換言之，本實施例可採用打線接合的方式，以使第二晶片160與暴露於這些開口111a的圖案化線路層112a電性連接。
在使第一晶片130透過這些凸塊141電性連接預鑄模導線層102以及使第二晶片160透過這些導線140電性連接預鑄模導線層102的過程中，由於圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，因此導線140及凸塊141與圖案化線路層112a之間的接合精度及強度皆能提高，並且確保第一晶片130與圖案化線路層112a之間的電性連接關係以及第二晶片160與圖案化線路層112a之間的電性連接關係。
之後，請參考圖3D，形成第二封裝膠體150於介電層111上，使第二封裝膠體150包覆第一晶片130與第二晶片160，並填滿這些開口111a與111b。至此，本實施例的半導體封裝結構100B的製作已大致完成。由於第一晶片130埋設於介電層111的開口111b內，並藉由介電層111使第二晶片160疊置於第一晶片130的上方，因此能有效控制半導體封裝結構100B(即多晶片封裝結構)的整體厚度，以符合薄型化的發展需求。
圖4A至圖4B是本發明第四實施例的半導體封裝結構的製作方法的剖面示意圖。本實施例的半導體封裝結構100C(繪示於圖4B)的部分製作步驟大致與第三實施例的半導體封裝結構100B製作步驟相同或相似，於此不再重複贅述。首先，請參考圖4A，在如圖3B所示的使第一晶片130容置於開口111b內，並透過凸塊141覆晶接合於預鑄模導線層102之後，使第二晶片160以主動表面161配置於介電層111上。第二晶片160位於第一晶片130的上方，且第二晶片160的主動表面161與第一晶片130的背表面132相對。接著，使主動表面161藉由多個凸塊142分別通過這些開口111a而覆晶接合於預鑄模導線層102。
在使第一晶片130透過凸塊141電性連接預鑄模導線層102以及使第二晶片160透過凸塊142電性連接預鑄模導線層102的過程中，由於圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，因此凸塊141及142與圖案化線路層112a之間的接合精度及強度皆能提高，並且確保第一晶片130與圖案化線路層112a之間的電性連接關係以及第二晶片160與圖案化線路層112a之間的電性連接關係。
之後，請參考圖4B，形成第二封裝膠體150於介電層111上，使第二封裝膠體150包覆第一晶片130與第二晶片160，並填滿這些開口111a與111b。至此，本實施例的半導體封裝結構100C的製作已大致完成。由於第一晶片130埋設於介電層111的開口111b內，並藉由介電層111使第二晶片160疊置於第一晶片130的上方，因此能有效控制半導體封裝結構100C(即多晶片封裝結構)的整體厚度，以符合薄型化的發展需求。
圖5A至圖5C是本發明第五實施例的半導體封裝結構的製作方法的剖面示意圖。需說明的是，本實施例的半導體封裝結構100D(繪示於圖5C)的部分製作步驟大致與圖1A至圖1C所示的製作步驟相同或相似，於此不再重複贅述。首先，請參考圖5A，在如圖1C所示的形成預鑄模導線層102之後，例如以曝光顯影、雷射或機械鑽孔等方式移除部分介電層111，以形成多個開口111a與111b，進而暴露出部分預鑄模導線層102。具體而言，這些開口111a與111b可暴露出部分圖案化線路層112a，其中開口111b的截面積例如是大於開口111a的截面積，可用以容納第一晶片130(繪示於圖5B)。
接著，請參考圖5B，使第一晶片130以背表面132配置於預鑄模導線層102上，並且位於開口111b內。接著，使多條導線140通過這些開口111a而電性接合第一晶片130之主動表面131與預鑄模導線層102。換言之，本實施例可採用打線接合的方式，以使第一晶片130與暴露於這些開口111a的圖案化線路層112a電性連接。在使第一晶片130透過這些導線140電性連接預鑄模導線層102的過程中，由於圖案化線路層112a可受到介電層111與第一封裝膠體120的支撐而不易彎曲變形，因此能提高導線140與圖案化線路層112a之間的接合精度及強度，並且確保第一晶片130與圖案化線路層112a之間的電性連接關係。
之後，請參考圖5C，形成第二封裝膠體150於介電層111上，使第二封裝膠體150包覆第一晶片130，並填滿這些開口111a與111b。至此，本實施例的半導體封裝結構100D的製作已大致完成。由於第一晶片130埋設於介電層111的開口111b內，因此有助於縮減半導體封裝結構100D的整體厚度，以符合薄型化的發展需求。
綜上所述，本發明的半導體封裝結構的製作方法是使金屬層連接介電層，並利用第一封裝膠體包覆圖案化後之金屬層(即圖案化線路層)。因此，圖案化線路層的厚度可大幅縮減，並藉由介電層與第一封裝膠體的支撐來提高結構剛性。反觀習知的導線架需維持一定的厚度，否則容易因結構剛性的不足而彎曲變形。在使晶片透過介電層上的開口，並以打線接合或覆晶接合等方式電性連接於預鑄模導線層的過程中，圖案化線路層可受到介電層與第一封裝膠體的支撐而不易彎曲變形，故能提高導線或凸塊與圖案化線路層之間的接合精度及強度，並且確保晶片與圖案化線路層之間的電性連接關係。另一方面，以多晶片封裝為例，由於其中一個晶片可埋設於介電層的開口內，並藉由介電層使另一晶片疊置於前述晶片的上方，因此能有效控制多晶片封裝結構的整體厚度，以符合薄型化的發展需求。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100A~100D‧‧‧半導體封裝結構
102‧‧‧預鑄模導線層
110‧‧‧封裝基材
111‧‧‧介電層
111a、111b‧‧‧開口
112‧‧‧金屬層
112a‧‧‧圖案化線路層
112b‧‧‧線路
120‧‧‧第一封裝膠體
130‧‧‧第一晶片
131、161‧‧‧主動表面
132、162‧‧‧背表面
140‧‧‧導線
141、142‧‧‧凸塊
150‧‧‧第二封裝膠體
160‧‧‧第二晶片
圖1A至圖1F是本發明第一實施例的半導體封裝結構的製作方法的剖面示意圖。 圖2A至圖2C是本發明第二實施例的半導體封裝結構的製作方法的剖面示意圖。 圖3A至圖3D是本發明第三實施例的半導體封裝結構的製作方法的剖面示意圖。 圖4A至圖4B是本發明第四實施例的半導體封裝結構的製作方法的剖面示意圖。 圖5A至圖5C是本發明第五實施例的半導體封裝結構的製作方法的剖面示意圖。
100‧‧‧半導體封裝結構
102‧‧‧預鑄模導線層
111‧‧‧介電層
111a‧‧‧開口
112a‧‧‧圖案化線路層
112b‧‧‧線路
120‧‧‧第一封裝膠體
130‧‧‧第一晶片
131‧‧‧主動表面
132‧‧‧背表面
140‧‧‧導線
150‧‧‧第二封裝膠體

Claims (14)

  1. 一種半導體封裝結構的製作方法，包括：提供一封裝基材，該封裝基材包括一介電層與連接該介電層的一金屬層；圖案化該金屬層，以形成一圖案化線路層，該圖案化線路層包括多個彼此分離的線路；形成一第一封裝膠體於該介電層上，並使該第一封裝膠體填充於該些線路之間，以形成一預鑄模導線層，且該圖案化線路層的厚度與該第一封裝膠體的厚度相等；移除部分該介電層，以形成多個開口，其中該些開口暴露出部分該預鑄模導線層；配置一第一晶片於該介電層或該預鑄模導線層上，並使該第一晶片透過該些開口電性連接該預鑄模導線層；以及形成一第二封裝膠體於該介電層上，並使該第二封裝膠體包覆該第一晶片。
  2. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中該第一晶片配置於該介電層上，並且以多條導線通過該些開口電性接合於該預鑄模導線層。
  3. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中該第一晶片配置於該介電層上，並且以多個凸塊通過該些開口覆晶接合於該預鑄模導線層。
  4. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中該第一晶片配置於該預鑄模導線層上，並且位於該介電層的其中一該開口內，該第一晶片以多條導線通過其他該些開口電性接合於該預鑄模導線層。
  5. 如申請專利範圍第1項所述的半導體封裝結構的製作方法，其中該第一晶片配置於該預鑄模導線層上，並且位於該介電層的其中一該開口內，該第一晶片以多個凸塊覆晶接合於該預鑄模導線層。
  6. 如申請專利範圍第5項所述的半導體封裝結構的製作方法，更包括：在形成該第二封裝膠體於該介電層上之前，配置一第二晶片於該介電層上，該第二晶片位於該第一晶片的上方，且透過其他該些開口電性連接該預鑄模導線層。
  7. 如申請專利範圍第6項所述的半導體封裝結構的製作方法，更包括：使該第二封裝膠體包覆該第二晶片。
  8. 一種半導體封裝結構，包括：一預鑄模導線層，包括一圖案化線路層與一第一封裝膠體，該圖案化線路層包括多個彼此分離的線路，該第一封裝膠體填充於該些線路之間，且該圖案化線路層的厚度與該第一封裝膠體的厚度相等；一介電層，連接該預鑄模導線層且具有多個開口，其中該些 開口暴露出部分該預鑄模導線層；一第一晶片，配置於該介電層或該預鑄模導線層上，且透過該些開口電性連接該預鑄模導線層；以及一第二封裝膠體，配置於該介電層上，且包覆該第一晶片。
  9. 如申請專利範圍第8項所述的半導體封裝結構，其中該第一晶片配置於該介電層上，並且以多條導線通過該些開口電性接合於該預鑄模導線層。
  10. 如申請專利範圍第8項所述的半導體封裝結構，其中該第一晶片配置於該介電層上，並且以多個凸塊通過該些開口覆晶接合於該預鑄模導線層。
  11. 如申請專利範圍第8項所述的半導體封裝結構，其中該第一晶片配置於該預鑄模導線層上，並且位於該介電層的其中一該開口內，該第一晶片以多條導線通過其他該些開口電性接合於該預鑄模導線層。
  12. 如申請專利範圍第8項所述的半導體封裝結構，其中該第一晶片配置於該預鑄模導線層上，並且位於該介電層的其中一該開口內，該第一晶片以多個凸塊覆晶接合於該預鑄模導線層。
  13. 如申請專利範圍第12項所述的半導體封裝結構，更包括：一第二晶片，配置於該介電層上，該第二晶片位於該第一晶片的上方，且透過其他該些開口電性連接該預鑄模導線層。
  14. 如申請專利範圍第13項所述的半導體封裝結構，其中該第二封裝膠體包覆該第二晶片。
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