TWI713165B - 晶片封裝結構及其製造方法 - Google Patents

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Abstract

一種晶片封裝結構，包括晶片、封裝膠體、第一介電層、第一重佈線路層、第二重佈線路層以及第二介電層。封裝膠體包封晶片。封裝膠體中具有多個導電連接件。第一介電層配置於晶片之主動面及部分封裝膠體上。第一重佈線路層配置於封裝膠體相對於第一介電層的表面上。第二重佈線路層配置於第一介電層上。第二介電層配置於第二重佈線路層及部分第一介電層上。部分導電連接件位於晶片的背面上，背面藉由部分導電連接件電性連接至第一重佈線路層，且導電部電性連接至第二重佈線路層、導電連接件及第一重佈線路層。另提供一種晶片封裝結構的製造方法。

Description

晶片封裝結構及其製造方法
本發明是有關於一種封裝結構及其製造方法，且特別是有關於一種晶片封裝結構及其製造方法。
隨著電子產品的需求朝向高功能化、訊號傳輸高速化及電路元件高密度化，晶片封裝中的訊號傳輸路徑設計也日趨重要。因此，如何使訊號在晶片背面與主動面之間傳輸並提升訊號傳輸能力，便成為當前亟待解決的問題之一。
本發明提供一種晶片封裝結構及其製造方法，其可以使訊號在晶片背面與主動面之間傳輸並提升訊號傳輸能力。
本發明的晶片封裝結構包括第一晶片、封裝膠體、第一介電層、第一重佈線路層、第二重佈線路層以及第二介電層。第一晶片具有第一主動面、相對於第一主動面的背面以及位於第一主動面上的多個導電部。封裝膠體包封第一晶片。封裝膠體中具有多個導電連接件。第一介電層配置於第一晶片之第一主動面及部分封裝膠體上。第一重佈線路層配置於封裝膠體相對於第一介電層的表面上。第二重佈線路層配置於第一介電層上。第二介電層配置於第二重佈線路層及部分第一介電層上。部分導電連接件位於第一晶片的背面上，背面藉由部分導電連接件電性連接至第一重佈線路層，且導電部電性連接至第二重佈線路層、導電連接件及第一重佈線路層。
基於上述，在晶片封裝結構中，由於部分導電連接件位於背面上，背面藉由部分導電連接件電性連接至重佈線路層，且導電部電性連接至重佈線路層、導電連接件及重佈線路層，使訊號可以在晶片的背面與主動面之間傳輸並藉由重佈線路層及重佈線路層的細線距提升訊號傳輸能力。
本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。
除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1L是依據本發明一實施例的晶片封裝結構的部分製造方法的部分剖面示意圖。請參考圖1A，首先，提供載板110。載板110可以是由玻璃、塑膠或其他合適的材料製成的載板，只要前述的材料能夠於後續的製程中，承載形成於其上的封裝結構。在此，載板110可為第一載板。接著，於載板110上形成介電材料層1201。
在一實施例中，黏著層10可以設置於載板110與介電材料層1201之間，其中黏著層10可為上表面與下表面皆具有黏性的薄膜，以提升載板110與介電材料層1201之間的接合力以及增強後續結構從載板110移除的可剝離性。
請參考圖1B，對介電材料層1201進行微影蝕刻或雷射鑽孔(laser drilling)製程，以形成具有多個開口O1的介電層120，其中多個開口O1可以暴露出下方的黏著層10。在此，開口O1可為第一開口；而介電層120可為第一介電層。
請同時參考圖1A與圖1B，在一實施例中，介電材料層1201可以包括感光材料，如聚亞醯胺(polyimide, PI)、苯環丁烯(benzocyclobutene, BCB)、矽膠或聚苯噁唑(polybenzoxazole, PBO)，因此可以直接對介電材料層1201進行微影蝕刻製程，以降低製程的複雜性，但本發明不限於此，介電層120也可以是其他適宜的介電材料。
請參考圖1C，於介電層120上配置晶片130，其中晶片130具有主動面130a、相對於主動面130a的背面130b以及位於主動面130a上受絕緣層131覆蓋局部暴露之的多個導電接墊132。導電接墊132、介電層120與黏著層10可以形成一空腔，但本發明不限於此。導電接墊132可以包括鋁接墊、銅接墊或其他適宜的金屬接墊(例如鎳金)。在此，晶片130可為第一晶片；而主動面130a可為第一主動面。
請參考圖1D，形成封裝膠體140，以包封晶片130。封裝膠體140可以是覆蓋至晶片130的背面130b，以利後續進一步形成可以電性連接至背面130b的導電連接件。在本實施例中，介電層120配置於晶片130的主動面130a及部分封裝膠體140上。
在一實施例中，封裝膠體140的材料可以與介電層120的材料實質上相同，因此可以提升介電層120與封裝膠體140之間的附著性，減少介電層120與封裝膠體140之間因收縮而產生的應力，進而可以降低介電層120與封裝膠體140之間脫層的機率。
請參考圖1E，對封裝膠體140進行微影蝕刻或雷射鑽孔製程，以形成多個開口O2與多個開口O3，其中開口O2貫穿封裝膠體140與介電層120，暴露出下方的黏著層10，且開口O3暴露出部分晶片130的背面130b。開口O2可以是形成於晶片130的兩側，換句話說，開口O2可以圍繞晶片130。在此，開口O2可為第二開口；而開口O3可為第三開口。
在一實施例中，封裝膠體140可以包括感光材料，因此可以直接對封裝膠體140進行微影蝕刻製程，以降低製程的複雜性，但本發明不限於此，封裝膠體140的材料可視實際設計需求而定。
請參考圖1F，填入導電材料於開口O2與開口O3中，以形成多個導電連接件142。舉例而言，導電連接件142可以包括導電連接件1421與導電連接件1422，其中於開口O2填入導電材料以形成導電連接件1421，而於開口O3填入導電材料以形成導電連接件1422。在一實施例中，導電材料可以覆蓋至封裝膠體140的頂面，再對導電材料進行平坦化製程，直到露出封裝膠體140的頂面，使形成的導電連接件1421的頂面與導電連接件1422的頂面實質上共面（coplanar），前述提及之平坦化製程例如是蝕刻、研磨等方式，但本發明不限於此。
在本實施例中，部分導電連接件142位於背面130b上；而另一部分導電連接件142圍繞晶片130。舉例而言，導電連接件1422位於背面130a上；而導電連接件1421圍繞晶片130。由於導電連接件1422位於背面130a上，因此，晶片130的背面130b可以藉由導電連接件1422電性連接至其他所欲連接的線路層、導電元件或晶片，使晶片130的背面130b的訊號可以藉由導電連接件1422傳輸出去。
請參考圖1G，於封裝膠體140相對於介電層120的表面140a上形成重佈線路層150，其中晶片130的背面130b可以藉由導電連接件1422與重佈線路層150電性連接至導電連接件1421，因此重佈線路層150可以使導電連接件1421與導電連接件1422互相電性連接。在此，重佈線路層150可為第一重佈線路層。
請參考圖1H，從晶片130以及介電層120上分離移除載板110與黏著層10，以暴露出部分的導電連接件142、導電接墊132以及介電層120。導電連接件142以及介電層120被暴露出來的表面可以實質上共面，因此後續可以在平坦的表面上形成其他線路層。
請參考圖1I，移除載板110與黏著層10後，將圖1H所繪示的結構上下翻面（flipped upside down）。接著，將於重佈線路層150上配置載板160。在此載板160可為第二載板。在一實施例中，黏著層20可以設置於載板160與重佈線路層150之間。黏著層20可以類似於黏著層10，於此不再贅述。
請參考圖1J，於介電層120上形成重佈線路層172，於重佈線路層172及部分介電層120上形成介電層174。舉例而言，可以先形成重佈線路層172，再形成介電層174，以覆蓋重佈線路層172。在本實施例中，可以於形成重佈線路層172之同時，在介電層120與黏著層10形成的空腔、晶片130的導電接墊132上形成多個導電凸塊134，其中導電接墊132與導電凸塊134構成晶片130的主動面130a上的多個導電部136。在一實施例中，介電層120至少覆蓋多個導電部136的部分側壁136s。在一實施例中，導電凸塊134的材料可以包括銅、錫、金、鎳、焊料或上述的組合。然而，本發明不限於此，重佈線路層172與介電層174的形成順序可以視實際設計需求而定。在此，重佈線路層172可為第二重佈線路層；而介電層174可為第二介電層。在一實施例中，可以使用電鍍製程同時形成重佈線路層172與導電凸塊134，如此可以進一步簡化晶片封裝結構100的製程，但本發明不限於此。
在本實施例中，由於部分導電連接件142位於背面130b上，背面130b藉由部分導電連接件142電性連接至重佈線路層150，且導電部136電性連接至重佈線路層172、導電連接件142及重佈線路層150，使訊號可以在晶片130的背面130a與主動面130a之間傳輸並藉由重佈線路層172及重佈線路層150的細線距提升訊號傳輸能力。
介電層174可以具有多個開口以暴露出重佈線路層172，以利於晶片130進一步與其他晶片進行電性連接。在一實施例中，介電層174可以包括感光材料，因此可以直接對介電層174進行微影蝕刻製程，以降低製程的複雜性，但本發明不限於此，介電層174的材料可視實際製程需求而定。
在一實施例中，介電層174的材料可以與介電層120的材料實質上相同，因此可以提升介電層120與介電層174之間的附著性，減少介電層120與介電層174之間因收縮而產生的應力，進而可以降低介電層120與介電層174之間脫層與重佈線路層172斷線的機率。在另一實施例中，介電層174的材料可以與介電層120的材料以及封裝膠體140的材料實質上相同，因此可以更進一步降低晶片130及封裝膠體140與重佈線路層172脫層與重佈線路層172斷線的機率，以提升晶片封裝結構100的可靠度。
請同時參考圖1K與圖1L，形成重佈線路層172後，從重佈線路層150上分離移除載板160與黏著層20。接著，以覆晶接合的方式配置晶片180於重佈線路層172上，並以覆晶接合的方式配置至少一晶片190(圖1L中示意地繪示兩個晶片190)於重佈線路層150上。在此，晶片180可為第二晶片；而晶片190可為第三晶片。
在本實施例中，晶片180具有面向重佈線路層172的主動面180a，且晶片180藉由重佈線路層172與晶片130電性連接；而至少一晶片190的每一者具有面向重佈線路層150的主動面190a，且晶片130與晶片180藉由重佈線路層172、導電連接件142及重佈線路層150與至少一晶片190電性連接。在此，主動面180a可為第二主動面；而主動面190a可為第三主動面。
請繼續參考圖1L，在本實施例中，還可以包括基板192，其中至少一晶片190可以配置於重佈線路層150與基板192之間。經過上述製程後即可大致上完成本實施例之晶片封裝結構100的製作。應說明的是，本發明不限制晶片130、晶片180與晶片190的種類，可視實際設計需求而定。
綜上所述，在晶片封裝結構中，由於部分導電連接件位於背面上，背面藉由部分導電連接件電性連接至重佈線路層，且導電部電性連接至重佈線路層、導電連接件及重佈線路層，使訊號可以在晶片的背面與主動面之間傳輸並藉由重佈線路層及重佈線路層的細線距提升訊號傳輸能力。此外，第一介電層的材料、第二介電層的材料與封裝膠體的材料實質上相同，因此可以提升第一介電層、第二介電層與封裝膠體之間的附著性，減少第一介電層、第二介電層與封裝膠體之間因收縮而產生的應力，進而可以降低第一介電層、第二介電層與封裝膠體之間脫層與重佈線路層斷線的機率，以提升晶片封裝結構的可靠度。
10、20:黏著層
100:晶片封裝結構
110、160:載板
120、174:介電層
1201:介電材料層
130、180、190:晶片
130a、180a、190a:主動面
130b:背面
131:絕緣層
132:導電接墊
134:導電凸塊
136:導電部
136s:側壁
140:封裝膠體
140a:表面
142、1421、1422:導電連接件
150、172:重佈線路層
192:基板
O1、O2、O3:開口
圖1A至圖1L是依據本發明一實施例的晶片封裝結構的部分製造方法的部分剖面示意圖。
120、174:介電層
130:晶片
130a:主動面
130b:背面
131:絕緣層
132:導電接墊
134:導電凸塊
136:導電部
140:封裝膠體
142、1421、1422:導電連接件
150、172:重佈線路層

Claims (12)

  1. 一種晶片封裝結構，包括：第一晶片，具有第一主動面、相對於所述第一主動面的背面以及位於所述第一主動面上的多個導電部；封裝膠體，包封所述第一晶片，且所述封裝膠體中具有多個導電連接件；第一介電層，配置於所述第一晶片之所述第一主動面及部分所述封裝膠體上；第一重佈線路層，配置於所述封裝膠體相對於所述第一介電層的表面上；第二重佈線路層，配置於所述第一介電層上；以及第二介電層，配置於所述第二重佈線路層及部分所述第一介電層上，其中部分所述多個導電連接件位於所述背面上，另一部分的所述多個導電連接件貫穿所述封裝膠體與所述第一介電層，且圍繞所述第一晶片，所述背面藉由所述部分多個導電連接件電性連接至所述第一重佈線路層，且所述多個導電部電性連接至所述第二重佈線路層、所述多個導電連接件及所述第一重佈線路層。
  2. 如申請專利範圍第1項所述的晶片封裝結構，其中所述第一介電層的材料與所述第二介電層的材料實質上相同。
  3. 如申請專利範圍第1項所述的晶片封裝結構，其中所述第一介電層的材料、所述第二介電層的材料與所述封裝膠體的材料實質上相同。
  4. 如申請專利範圍第1項所述的晶片封裝結構，其中所述第一介電層至少覆蓋所述多個導電部的部分側壁。
  5. 如申請專利範圍第1項所述的晶片封裝結構，更包括第二晶片，配置於所述第二重佈線路層上，其中所述第二晶片具有面向所述第二重佈線路層的第二主動面，且所述第二晶片藉由所述第二重佈線路層與所述第一晶片電性連接。
  6. 如申請專利範圍第5項所述的晶片封裝結構，更包括至少一第三晶片，配置於所述第一重佈線路層上，其中所述至少一第三晶片的每一者具有面向所述第一重佈線路層的第三主動面，且所述第一晶片與所述第二晶片藉由所述第二重佈線路層、所述多個導電連接件及所述第一重佈線路層與所述至少一第三晶片電性連接。
  7. 如申請專利範圍第1項所述的晶片封裝結構，其中所述第一介電層、所述第二介電層以及所述封裝膠體包括感光性材料。
  8. 一種晶片封裝結構的製造方法，包括：提供第一載板；形成第一介電層於所述第一載板上； 配置第一晶片於所述第一介電層上，其中所述第一晶片具有第一主動面、相對於所述第一主動面的背面以及位於所述第一主動面上的多個導電部；形成封裝膠體，以包封所述第一晶片；形成多個導電連接件於所述封裝膠體中，其中形成所述多個導電連接件的步驟包括：對所述封裝膠體進行微影蝕刻或雷射鑽孔製程，以形成多個第二開口與多個第三開口，其中所述多個第二開口貫穿所述封裝膠體與所述第一介電層，且所述多個第三開口暴露出部分所述背面；以及填入導電材料於所述多個第二開口與所述多個第三開口；形成第一重佈線路層於所述封裝膠體相對於所述第一介電層的表面上；移除所述第一載板；形成第二重佈線路層於所述第一介電層上；以及形成第二介電層於所述第二重佈線路層及部分所述第一介電層上；其中部分所述多個導電連接件位於所述背面上，所述背面藉由所述部分多個導電連接件電性連接至所述第一重佈線路層，且所述多個導電部電性連接至所述第二重佈線路層、所述多個導電連接件及所述第一重佈線路層。
  9. 如申請專利範圍第8項所述的晶片封裝結構的製造方法，形成所述第一介電層的步驟包括：形成介電材料層於所述第一載板上；以及對所述介電材料層進行微影蝕刻或雷射鑽孔製程，以形成多個第一開口。
  10. 如申請專利範圍第8項所述的晶片封裝結構的製造方法，更包括：以覆晶接合的方式配置第二晶片於所述第二重佈線路層上；以及以覆晶接合的方式配置至少一第三晶片於所述第一重佈線路層上。
  11. 如申請專利範圍第8項所述的晶片封裝結構的製造方法，更包括在移除所述第一載板後，形成第二載板於所述第一重佈線路層上。
  12. 如申請專利範圍第11項所述的晶片封裝結構的製造方法，更包括在形成所述第二重佈線路層後，移除所述第二載板。
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