TWI744825B - 晶片嵌入式基板結構與晶片封裝結構及其製造方法 - Google Patents

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Abstract

一種晶片嵌入式基板結構，包括封裝膠體、多個第一接墊與多個第二接墊、晶片、多個導電連接件以及重佈線路層。封裝膠體具有第一表面與相對於第一表面的第二表面。第一接墊與第二接墊內嵌於封裝膠體內且暴露於第一表面。晶片內嵌於封裝膠體內且以主動面連接第一接墊。導電連接件內嵌於封裝膠體內且位於第二接墊上。第二表面暴露出多個導電連接件的頂面。重佈線路層位於第二表面上且連接多個導電連接件的頂面。另提供一種晶片嵌入式基板結構的製造方法、一種晶片封裝結構及一種晶片封裝結構的製造方法。

Description

晶片嵌入式基板結構與晶片封裝結構及其製造方法
本發明是有關於一種基板結構與封裝結構及其製造方法，且特別是有關於一種晶片嵌入式基板結構與晶片封裝結構及其製造方法。
近年來，終端消費性電子產品無不以輕、薄、短、小作為其設計訴求，連帶著使得晶片封裝也朝向高密度化、薄型化等方向作發展。為求實現薄型化，目前常會採用嵌入式基板的設計，然而，這些嵌入式基板的基材大多是含有材料成本較昂貴的玻璃纖維的BT樹脂所構成，相當不利於降低製造成本。此外，將晶片嵌入前述基材中也耗時費工，相當不利於提升製造效率。因此，如何在實現薄型化晶片封裝結構的同時還可以降低製造成本並提升製造效率實為亟欲解決的重要課題。
本發明提供一種晶片嵌入式基板結構與晶片封裝結構及其製造方法，其可以在實現薄型化晶片封裝結構的同時還可以降低製造成本並提升製造效率。
本發明提供一種晶片嵌入式基板結構，包括封裝膠體、多個第一接墊與多個第二接墊、晶片、多個導電連接件以及重佈線路層。封裝膠體具有第一表面與相對於第一表面的第二表面。多個第一接墊與多個第二接墊內嵌於封裝膠體內且暴露於第一表面。晶片內嵌於封裝膠體內且以主動面連接多個第一接墊。多個導電連接件內嵌於封裝膠體內且位於多個第二接墊上。第二表面暴露出多個導電連接件的頂面。重佈線路層位於第二表面上且連接多個導電連接件的頂面。
本發明提供一種晶片嵌入式基板結構的製造方法，至少包括以下步驟。提供金屬載板，其中金屬載板具有承載面。形成多個第一接墊與多個第二接墊於承載面上。配置晶片於承載面上，其中晶片以主動面面向承載面並電性連接多個第一接墊。形成多個導電連接件於多個第二接墊上。形成封裝膠體，以覆蓋多個第一接墊、多個第二接墊、晶片與多個導電連接件。封裝膠體具有鄰接承載面的第一表面與相對於第一表面且暴露出多個導電連接件的頂面的第二表面。移除金屬載板，以暴露出多個第一接墊、多個第二接墊與第一表面。形成重佈線路層於第二表面上，以使重佈線路層連接多個導電連接件的頂面。
本發明提供一種晶片封裝結構，包括上述的晶片嵌入式基板結構、電子元件以及多個導電端子。電子元件設置於晶片嵌入式基板結構上並電性連接多個第一接墊與多個第二接墊。多個導電端子連接重佈線路層。
本發明提供一種晶片封裝結構的製造方法，至少包括以下步驟。提供以上述晶片嵌入式基板結構的製造方法所製造的晶片嵌入式基板結構。設置電子元件於晶片嵌入式基板結構上，電子元件電性連接多個第一接墊與多個第二接墊。形成多個導電端子，連接重佈線路層。
基於上述，由於晶片嵌入式基板結構可以省略使用材料成本較高的基材，因此可以降低晶片嵌入式基板結構的製造成本，且藉由金屬載板的應用，可以以較簡易的方式製造，因此可以提升晶片嵌入式基板結構的製造效率，因此應用此晶片嵌入式基板結構的晶片封裝結構可以在實現薄型化晶片封裝結構的同時還可以降低製造成本並提升製造效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。
除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1E是依照本發明的一實施例的晶片嵌入式基板結構在不同階段的製造過程中的剖面示意圖。在本實施例中，晶片嵌入式基板結構110的製造方法可以包括以下步驟。
請參照圖1A，首先，提供金屬載板10，其中金屬載板10具有承載面10a。接著，於金屬載板10的承載面10a上形成多個第一接墊12與多個第二接墊14。舉例而言，多個第二接墊14可以圍繞多個第一接墊12。換句話說，多個第二接墊14可以位於多個第一接墊12的兩側或四周。在此，本發明不限制金屬載板10、第一接墊12以及第二接墊14的材料與形成方法可以視實際上的需求調整。
請繼續參照圖1A，於金屬載板10的承載面10a上配置晶片20並形成多個導電連接件30。舉例而言，可以於多個第一接墊12上配置晶片20並於多個第二接墊14上形成多個導電連接件30，其中多個導電連接件30可以圍繞晶片20。在本實施例中，多個導電連接件30可以是以一對一的方式對應形成於多個第二接墊14上。應說明的是，本發明不限制配置晶片20與形成多個導電連接件30的製程順序。舉例而言，可以先配置晶片20再形成多個導電連接件30，或者，可以先形成多個導電連接件30再配置晶片20。
進一步而言，晶片20可以是以主動面20a面向承載面10a並電性連接多個第一接墊12。舉例而言，晶片20的主動面20a上可以具有多個導電部22，晶片20藉由多個導電部22覆晶接合於多個第一接墊12上。在一些實施例中，導電部22可以是銲球或凸塊，但本發明不限於此。另一方面，多個導電連接件30可以電性連接多個第二接墊14。在一些實施例中，導電連接件30可以包括銲球和銲料柱，但本發明不限於此。此外，為了增強導電連接件30與第二接墊14之間及/或晶片20與第一接墊12之間的接合，可選擇性地進行焊接製程以及回焊製程。
在本實施例中，如圖1A所示，導電連接件30相對於承載面10a的高度30h可以不低於晶片20相對於承載面10a的高度20h，其中導電連接件30相對於承載面10a的高度30h可以是導電連接件30的頂面30a至承載面10a的距離，而晶片20相對於承載面10a的高度20h可以是晶片20相對於主動面20a的背面20b至承載面10a的距離。換句話說，導電連接件30的頂面30a可以高於晶片20的背面20b，但本發明不限於此。
請參照圖1B，形成封裝膠體40，以覆蓋多個第一接墊12、多個第二接墊14、晶片20與多個導電連接件30，使多個第一接墊12、多個第二接墊14、晶片20與多個導電連接件30可以是內嵌於封裝膠體40內。舉例而言，封裝膠體40的高度40h可以大於導電連接件30相對於承載面10a的高度30h以及晶片20相對於承載面10a的高度20h。另一方面，封裝膠體40可以填充至晶片20與金屬載板10之間的空隙中。封裝膠體40的材料例如是環氧模壓樹脂(Epoxy Molding Compound, EMC)，封裝膠體40例如是藉由模塑製程所形成，但本發明不限於此。
請同時參照圖1B與圖1C，接著，可以薄化封裝膠體40，以暴露出導電連接件30的頂面30a。換句話說，薄化封裝膠體40後可以降低封裝膠體40的高度以及導電連接件30相對於承載面10a的高度，使封裝膠體40由圖1B中的高度40h降低至圖1C中的高度40h1，以及導電連接件30由圖1B中的相對於承載面10a的高度30h降低至圖1C中的高度30h1，其中封裝膠體40的高度40h1可以與導電連接件30相對於承載面10a的高度30h1相等。進一步而言，如圖1C所示，在薄化封裝膠體40的過程中可以移除部分導電連接件30，以使導電連接件30的頂面30a被削平，因此暴露出的導電連接件30的頂面30a具有較大的暴露面積，以降低後續導電連接件30與其他構件之間產生電性連接不良的機率，但本發明不限於此。此外，可以藉由任何適宜的製程薄化封裝膠體40。此外，在一實施例中，如圖1C所示，在薄化製程的過程中可以不移除晶片20的背面20b，使晶片20的背面20b被封裝膠體40所覆蓋，但本發明不限於此，在未繪示的實施例中，在薄化製程的過程中可以進一步移除部分晶片20的背面20b，使晶片20的背面20b被裸露出來。
在本實施例中，封裝膠體40具有鄰接承載面10a的第一表面40a與相對於第一表面40a且暴露出導電連接件30的頂面30a的第二表面40b。導電連接件30相對於第一表面40a的高度可以不低於晶片20相對於第一表面40a的高度，其中導電連接件30相對於第一表面40a的高度對應前述薄化封裝膠體40後導電連接件30相對於承載面10a的高度30h1，而晶片20相對於第一表面40a的高度對應前述晶片20相對於承載面10a的高度20h。
請參照圖1D，接著，移除金屬載板10，以暴露出多個第一接墊12、多個第二接墊14與第一表面40a。換句話說，多個第一接墊12與多個第二接墊14暴露於第一表面40a。在本實施例中，金屬載板10的材料可以是與第一接墊12和第二接墊14的材料不同。進一步而言，金屬載板10的材料與第一接墊12和第二接墊14的材料之間可以具有選擇蝕刻比，使金屬載板10可以直接藉由蝕刻製程移除。舉例而言，金屬載板10的材料例如是銅，第一接墊12和第二接墊14的材料例如是金、鈀或其組合，以具有良好的選擇蝕刻比，但本發明不限於此。
請參照圖1E，移除金屬載板10之後，於第二表面40b上形成重佈線路層50，以使重佈線路層50連接導電連接件30的頂面30a。進一步而言，重佈線路層50可以包括多個線路52與絕緣層54，線路52電性連接導電連接件30，絕緣層54覆蓋線路52且具有多個開口540分別暴露出多個線路52的局部。應說明的是，本發明不限制線路52與絕緣層54的數量，圖1E中線路52與絕緣層54的數量僅為示例性繪示。
線路52的材料例如是銅、鋁、金、銀、或其組合，且例如是藉由電鍍製程形成，而絕緣層54的材料可以包括非有機或有機介電材料，舉例而言，絕緣層54的材料例如是氧化矽、氮化矽、碳化矽、氮氧化矽、聚醯亞胺(polyimide，PI)、聚苯並噁唑(polybenzoxazole，PBO)、苯並環丁烯(benezocyclobutene，BCB)、環氧樹脂(Epoxy)或其組合，且例如是藉由沉積製程形成，但本發明不限於此。
經過上述製程後即可大致上完成本實施例之晶片嵌入式基板結構110的製作。本實施例的晶片嵌入式基板結構110可以省略使用材料成本較高的基材，因此可以降低晶片嵌入式基板結構110的製造成本，且藉由金屬載板10的應用，可以以較簡易的方式製造，因此可以提升晶片嵌入式基板結構110的製造效率。
在此必須說明的是，以下實施例沿用上述實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明，關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2是依照本發明的一實施例的晶片封裝結構的剖面示意圖。在本實施例中，晶片封裝結構100的製造方法可以包括以下步驟。請參照圖2，提供晶片嵌入式基板結構110。在此，晶片嵌入式基板結構110可以以圖1A至圖1E的方法所製成，於此不再贅述。接著，形成多個導電端子120連接重佈線路層50。多個導電端子120可以是電性連接重佈線路層50，因此多個第二接墊14、多個導電連接件30、重佈線路層50與多個導電端子120之間可以形成垂直導電路徑。多個導電端子120可以是形成於重佈線路層50中的絕緣層54的多個開口540中。
由於晶片嵌入式基板結構110可以省略使用材料成本較高的基材，因此可以降低晶片嵌入式基板結構110的製造成本，且藉由金屬載板10的應用，可以以較簡易的方式製造，因此可以提升晶片嵌入式基板結構110的製造效率，因此應用此晶片嵌入式基板結構110的晶片封裝結構100可以在實現薄型化晶片封裝結構100的同時還可以降低製造成本並提升製造效率。
圖3是依照本發明的另一實施例的晶片封裝結構的剖面示意圖。請參考圖3，本實施例的晶片封裝結構200a與晶片封裝結構100的差別在於：晶片封裝結構200a更包括於晶片嵌入式基板結構110上設置電子元件230，電子元件230電性連接多個第一接墊12與多個第二接墊14。舉例而言，電子元件230可以是設置於封裝膠體40的第一表面40a上。因此，藉由晶片嵌入式基板結構110中暴露出的多個第一接墊12與多個第二接墊14可以進一步與其他電子元件230進行電性連接，進而可以實現晶片封裝結構200a的高密度化。
進一步而言，在本實施例中，電子元件230為晶片232，其中晶片232可以藉由封裝膠體240所包封，但本發明不限於此。在未繪示的一實施例中，除了可以藉由封裝膠體240包封晶片232外，晶片232與晶片嵌入式基板結構110之間的空隙還可以填充底膠(underfill)。在未繪示的另一實施例中，也可以不藉由封裝膠體240包封晶片232，而僅於晶片232與晶片嵌入式基板結構110之間的空隙填充底膠。封裝膠體240可以類似於封裝膠體40，於此不再贅述。
圖4是依照本發明的又一實施例的晶片封裝結構的剖面示意圖。請參考圖4，本實施例的晶片封裝結構200b與晶片封裝結構200a的差別在於：電子元件230為晶片封裝體234，且晶片封裝體234可以藉由多個導電端子250與晶片嵌入式基板結構110電性連接。舉例而言，晶片封裝體234可以包括線路基板2341、晶片2342、晶片2343以及封裝膠體2344。線路基板2341例如是印刷電路板或其它適合材料所製作的多層式基板。晶片2342與晶片2343可以依序堆疊於線路基板2341上，且可以以打線接合的方式電性連接至線路基板2341。換句話說，晶片2342與晶片2343可以是以背面面向線路基板2341，但本發明不限於此。封裝膠體2344可以位於線路基板2341上且包封晶片2342與晶片2343。封裝膠體2344可以類似於封裝膠體240與封裝膠體40，於此不再贅述。此外，本發明不限制晶片20、晶片232、晶片2342與晶片2343的種類，可視實際設計上的需求而定。
綜上所述，由於晶片嵌入式基板結構可以省略使用材料成本較高的基材，因此可以降低晶片嵌入式基板結構的製造成本，且藉由金屬載板的應用，可以以較簡易的方式製造，因此可以提升晶片嵌入式基板結構的製造效率，因此應用此晶片嵌入式基板結構的晶片封裝結構可以在實現薄型化晶片封裝結構的同時還可以降低製造成本並提升製造效率。此外，藉由晶片嵌入式基板結構中暴露出的多個第一接墊與多個第二接墊可以進一步與其他電子元件進行電性連接，進而可以實現晶片封裝結構的高密度化。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:金屬載板 10a:承載面 12:第一接墊 14:第二接墊 20、232、2342、2343:晶片 20a:主動面 20b:背面 20h、30h、30h1、40h、40h1:高度 22:導電部 230:電子元件 234:晶片封裝體 2341:線路基板 30:導電連接件 30a:頂面 40、240、2344:封裝膠體 40a:第一表面 40b:第二表面 50:重佈線路層 52:線路 54:絕緣層 540:開口 100、200a、200b:晶片封裝結構 110:晶片嵌入式基板結構 120、250:導電端子
圖1A至圖1E是依照本發明的一實施例的晶片嵌入式基板結構在不同階段的製造過程中的剖面示意圖。 圖2是依照本發明的一實施例的晶片封裝結構的剖面示意圖。 圖3是依照本發明的另一實施例的晶片封裝結構的剖面示意圖。 圖4是依照本發明的又一實施例的晶片封裝結構的剖面示意圖。
12:第一接墊 14:第二接墊 20:晶片 30:導電連接件 30a:頂面 40:封裝膠體 40a:第一表面 40b:第二表面 50:重佈線路層 52:線路 54:絕緣層 540:開口 110:晶片嵌入式基板結構

Claims (10)

  1. 一種晶片封裝結構，包括：封裝膠體，具有第一表面與相對於所述第一表面的第二表面；多個第一接墊與多個第二接墊，內嵌於所述封裝膠體內且暴露於所述第一表面；晶片，內嵌於所述封裝膠體內且以主動面連接所述多個第一接墊；多個導電連接件，內嵌於所述封裝膠體內且位於所述多個第二接墊上，其中所述第二表面暴露出所述多個導電連接件的頂面；重佈線路層，位於所述第二表面上且連接所述多個導電連接件的所述頂面；電子元件，設置於所述封裝膠體的所述第一表面上並以多個第一導電端子直接連接所述多個第一接墊與所述多個第二接墊，以與所述多個第一接墊及所述多個第二接墊電性連接；以及多個第二導電端子，連接所述重佈線路層。
  2. 如請求項1所述的晶片封裝結構，其中所述多個導電連接件相對於所述第一表面的高度不低於所述晶片相對於所述第一表面的高度。
  3. 如請求項1所述的晶片封裝結構，其中所述重佈線路層包括多個線路與絕緣層，所述多個線路電性連接所述多個導 電連接件，所述絕緣層覆蓋所述多個線路且具有多個開口分別暴露出所述多個線路的局部。
  4. 如請求項1所述的晶片封裝結構，其中所述多個導電連接件包括銲球和銲料柱。
  5. 如請求項1所述的晶片封裝結構，其中所述電子元件包括晶片及晶片封裝體。
  6. 一種晶片封裝結構的製造方法，包括：提供金屬載板，其中所述金屬載板具有承載面；形成多個第一接墊與多個第二接墊於所述承載面上；配置晶片於所述承載面上，其中所述晶片以主動面面向所述承載面並電性連接所述多個第一接墊；形成多個導電連接件於所述多個第二接墊上；形成封裝膠體，以覆蓋所述多個第一接墊、所述多個第二接墊、所述晶片與所述多個導電連接件，其中所述封裝膠體具有鄰接所述承載面的第一表面與相對於所述第一表面且暴露出所述多個導電連接件的頂面的第二表面；移除所述金屬載板，以暴露出所述多個第一接墊、所述多個第二接墊與所述第一表面；形成重佈線路層於所述第二表面上，以使所述重佈線路層連接所述多個導電連接件的所述頂面；設置電子元件於所述封裝膠體的所述第一表面上，所述電子 元件以多個第一導電端子直接連接所述多個第一接墊與所述多個第二接墊，以與所述多個第一接墊及所述多個第二接墊電性連接；以及形成多個第二導電端子，連接所述重佈線路層。
  7. 如請求項6所述的晶片封裝結構的製造方法，更包括薄化所述封裝膠體，以暴露出所述多個導電連接件的所述頂面。
  8. 如請求項6所述的晶片封裝結構的製造方法，其中所述多個導電連接件相對於所述承載面的高度不低於所述晶片相對於所述承載面的高度。
  9. 如請求項6所述的晶片封裝結構的製造方法，其中所述金屬載板的材料與所述多個第一接墊和所述多個第二接墊的材料不同。
  10. 如請求項6所述的晶片封裝結構的製造方法，其中所述電子元件包括晶片及晶片封裝體。
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