KR20150091933A - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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Abstract

본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 PCB를 이용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
이를 위해 본 발명은 더미 기판에 BEOL(Back End Of Line)층을 형성하는 단계; 상기 BEOL층에 제1반도체 다이를 전기적으로 접속하는 단계; 상기 제1반도체 다이 위에 적어도 하나의 제2반도체 다이를 기구적으로 접속하는 단계; 상기 제2반도체 다이를 상기 BEOL층에 전기적으로 접속하는 단계; 상기 BEOL층, 제1,2반도체 다이를 제1인캡슐란트로 제1인캡슐레이션하는 단계; 상기 BEOL층으로부터 상기 더미 기판을 제거하는 단계; 상기 BEOL층에 솔더볼을 접속하는 단계; 및 상기 BEOL층 및 솔더볼을 제2인캡슐란트로 제2인캡슐레이션하는 단계로 이루어진 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 개시한다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}
본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일례로 스마트폰이나 태블릿 PC 등에 장착되는 프로세서는 적어도 하나의 AP(Application Processor)와, 적어도 하나의 LPDDR(Low Power DDR) 등이 수직 방향으로 스택된 형태를 한다. 이러한 프로세서는 각각의 패키지를 개별적으로 시험하여 정상 패키지만이 적층되도록 함으로써, 조립 수율이 높은 장점이 있으며, 경우에 따라 시스템 온 칩(System On Chip)으로 불리기도 한다.
그런데, 이러한 종래의 프로세서는 애플리케이션 프로세서의 기판으로서 두께가 두꺼운 PCB(Printed Circuit Board)가 주로 이용되고, 또한 내부 도전체로서 직경이 큰 솔더볼이 주로 이용됨으로써, 전체적인 프로세서의 두께가 대략 1 mm 이상이고, 또한 기판에 형성된 회로패턴의 폭이 대략 10 ㎛ 이상이기 때문에 전력 손실이 큰 문제가 있다.
또한, PCB는 다양한 유기물을 포함하는데, 이러한 유기물은 반도체 다이 및 인캡슐란트와 같은 무기물과 열팽창 계수차가 크기 때문에, 완성된 프로세서의 휨 현상도 큰 문제가 있다.
특히, 프로세서를 제조하기 위해서는 고가의 PCB를 구매해야 함으로써, 프로세서의 제조 비용 역시 비싸지는 문제가 있다.
본 발명의 일 실시예는 PCB를 이용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
또한, 본 발명의 일 실시예는 PCB를 이용하지 않음으로써 저비용 제조가 가능한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 더미 기판에 BEOL(Back End Of Line)층을 형성하는 단계; 상기 BEOL층에 제1반도체 다이를 전기적으로 접속하는 단계; 상기 제1반도체 다이 위에 적어도 하나의 제2반도체 다이를 기구적으로 접속하는 단계; 상기 제2반도체 다이를 상기 BEOL층에 전기적으로 접속하는 단계; 상기 BEOL층, 제1,2반도체 다이를 제1인캡슐란트로 제1인캡슐레이션하는 단계; 상기 BEOL층으로부터 상기 더미 기판을 제거하는 단계; 상기 BEOL층에 솔더볼을 접속하는 단계; 및 상기 BEOL층 및 솔더볼을 제2인캡슐란트로 제2인캡슐레이션하는 단계를 포함한다.
상기 더미 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속일 수 있다.
상기 제1반도체 다이는 상기 BEOL층에 플립칩 형태로 본딩될 수 있다.
상기 제2반도체 다이는 상기 제1반도체 다이에 대하여 사선 방향으로 스택될 수 있다. 상기 제2반도체 다이는 측면 도금층에 의해 상기 BEOL층에 전기적으로 연결될 수 있다. 상기 제2반도체 다이는 도전성 와이어에 의해 상기 BEOL층에 전기적으로 연결될 수 있다.
상기 제1반도체 다이는 제1측면을 포함하고, 상기 제2반도체 다이는 제2측면을 포함하며, 상기 제2반도체 다이의 제2측면이 상기 제1반도체 다이의 상면에 위치될 수 있다.
상기 BEOL층을 형성하는 단계는 상기 더미 기판에 오프닝을 갖는 유전층을 형성하는 단계; 및, 상기 유전층에 재배선을 형성하는 단계를 포함할 수 있다.
상기 더미 기판 제거 단계는 상기 더미 기판을 그라인딩하는 단계; 및 상기 더미 기판을 에칭하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스는 BEOL(Back End Of Line)층; 상기 BEOL층에 전기적으로 접속된 제1반도체 다이; 상기 제1반도체 다이에 기구적으로 접속되고, 상기 BEOL층에 전기적으로 접속된 적어도 하나의 제2반도체 다이; 상기 BEOL층, 제1,2반도체 다이를 제1인캡슐레이션하는 제1인캡슐란트; 상기 BEOL층에 전기적으로 접속된 솔더볼; 및 상기 BEOL층 및 솔더볼을 제2인캡슐레이션하는 제2인캡슐란트를 포함한다.
상기 제1반도체 다이는 상기 BEOL층에 플립칩 형태로 본딩될 수 있다.
상기 제2반도체 다이는 상기 제1반도체 다이에 대하여 사선 방향으로 스택될 수 있다. 상기 제2반도체 다이는 측면 도금층에 의해 상기 BEOL층에 전기적으로 연결될 수 있다. 상기 제2반도체 다이는 도전성 와이어에 의해 상기 BEOL층에 전기적으로 연결될 수 있다.
상기 제1반도체 다이는 제1측면을 포함하고, 상기 제2반도체 다이는 제2측면을 포함하며, 상기 제2반도체 다이의 제2측면이 상기 제1반도체 다이의 상면에 위치될 수 있다.
상기 BEOL층은 유전층과, 상기 유전층에 형성된 재배선을 포함할 수 있다.
본 발명의 일 실시예는 PCB를 이용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
또한, 본 발명의 일 실시예는 PCB를 이용하지 않음으로써 저비용 제조가 가능한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
도 1a 내지 1k는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1a 내지 1k는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 대략 평평한 상면과, 대략 평평한 하면을 갖는 더미 기판(110A)이 준비된다. 이러한 더미 기판(110A)은 실리콘, 저급 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물, 금속 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이하에서, 더미 기판(110A) 위에 BEOL(Back End Of Line)층(110)이 형성되는 방법이 설명되며, BEOL층은 경우에 따라 재배선층과 같은 의미일 수 있다.
도 1b 및 도 1c에 도시된 바와 같이, 우선 더미 기판(110A) 위에 CVD(Chemical Vapor Deposition) 장비 등에 의해 유전층(111)이 증착되고, 사진 식각 공정 및/또는 레이저 공정 등에 의해 오프닝(111a)이 형성된다. 이러한 오프닝(111a)에 의해 더미 기판(110A)의 상면이 직접 외부로 노출된다.
여기서, 유전층(111)은 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나 일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 1d에 도시된 바와 같이, 오프닝(111a) 및 유전층(111)에 재배선(112)이 형성된다. 이에 따라, 재배선(112)은 오프닝(111a)을 통해 더미 기판(110A)에 직접 접촉되기도 한다. 이러한 재배선(112)은 금, 은, 니켈, 티타늄 및/또는 텅스텐 등에 의한 시드층을 위한 무전해 도금 공정, 구리 등을 이용한 전해 도금 공정 및 포토레지스트 등을 이용한 사진 식각 공정에 의해 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한, 재배선(112)은 구리 외에도 구리 합금, 알루미늄, 알루미늄 합금, 철, 철 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
더불어, 상술한 유전층(111)의 형성 공정 및 재배선(112)의 형성 공정은 다수회 반복됨으로써, 다층 구조의 BEOL층(110)이 완성될 수도 있다.
이와 같이, BEOL층(110)이 유전층과 재배선으로만 이루어지며, 종래의 PCB(예를 들면, 경성 PCB 또는 연성 PCB)에서와 같은 유기 코어층이나 유기 빌드업층이 존재하지 않는다. 따라서, 재배선은 상당히 얇게 형성될 수 있으며, 일례로 10 ㎛ 이하의 두께로 형성될 수 있다. 참고로, 종래의 PCB는 통상 200 ㎛ 내지 300 ㎛의 두께로 형성되었다.
또한, BEOL층(110)은 상술한 바와 같이 FAB(Fabrication) 공정에 의해 제조되기 때문에, 재배선(112)은 20 ㎚ 내지 1000 ㎚의 폭, 두께 및/또는 피치로 형성될 수 있다.
따라서, 본 발명은 상당히 파인(fine)한 재배선(112)을 제공하며, 이에 따라 고집적화된 반도체 다이를 수용할 수 있다. 참고로, 종래의 PCB가 갖는 재배선은 통상 20 ㎛ 내지 30 ㎛의 폭, 두께 및/또는 피치로 형성되었다.
여기서, BEOL층(110) 중 재배선(112)의 전체 또는 일부 영역은 직접 외부로 노출된다. 이와 같이 직접 노출된 재배선(112)에는 하기할 반도체 다이(120)가 접속될 수 있다.
도 1e에 도시된 바와 같이, 제1반도체 다이(120)가 BEOL층(110)에 전기적으로 접속된다. 즉, 제1반도체 다이(120)의 본딩패드, 카파 필라 또는 범프(121)가 BEOL층(110)에 전기적으로 접속된다. 또한, 제1반도체 다이(120)는 플립칩 형태로 BEOL층(110)에 접속될 수 있다.
이러한 제1반도체 다이(120)의 접속은 통상의 열압축(Thermal Compression) 방식, 대량 리플로우(Mass Reflow) 방식 및 그 등가 방식 중 어느 하나에 의해 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 여기서, 제1반도체 다이(120)는 대략 50 ㎛ 내지 70 ㎛의 두께를 가지나, 이로서 본 발명을 한정하는 것은 아니다.
여기서, 제1반도체 다이(120)와 BEOL층(110) 사이의 공간에 언더필(미도시됨)이 주입되고 경화될 수 있다. 이러한 언더필에 의해 제1반도체 다이(120)는 BEOL층(110) 위에 더욱 안정적으로 고정되며, 제1반도체 다이(120)와 BEOL층(110) 사이의 열팽창 계수차에도 불구하고, 제1반도체 다이(120)와 BEOL층(110)이 상호간 전기적으로 분리되지 않는다.
물론, 경우에 따라 하기할 제1인캡슐란트(150)의 필러 직경이 제1반도체 다이(120)와 BEOL층(110) 사이의 틈보다 작다면, 제1인캡슐란트(150)가 제1반도체 다이(120)와 BEOL층(110) 사이의 틈으로 직접 충진될 수 있으므로, 상술한 언더필은 필요하지 않을 수도 있다.
도 1f에 도시된 바와 같이, 제1반도체 다이(120) 위에 적어도 하나의 제2반도체 다이(131)가 스택될 수 있다. 즉, 제1반도체 다이(120) 위에 접착층(도시되지 않음)이 위치되고, 상기 접착층 위에 제2반도체 다이(131)가 접착될 수 있다. 도면에서는 비록 4개의 제2반도체 다이가 스택된 것으로 도시되어 있으나, 제2반도체 다이는 이보다 많거나 또는 적을 수 있다.
여기서, 제2반도체 다이(131)는 제1반도체 다이(120)에 대하여 측면에서 보았을 때 사선 방향으로 또는 측면에서 보았을 때 계단 형태로 스택될 수 있다. 다르게 설명하면, 제1반도체 다이(120)는 상면 및 측면을 포함하고, 상기 제2반도체 다이(131)는 측면을 포함하며, 제2반도체 다이(131)의 측면이 제1반도체 다이(120)의 상면에 위치될 수 있다.
또한, 제1반도체 다이(120)는 일례로 AP이고, 제2반도체 다이(143)은 일례로 LPDDR일 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 1g에 도시된 바와 같이, 제2반도체 다이(131)가 BEOL층(110)에 전기적으로 접속된다. 즉, 제2반도체 다이(131)가 측면 도금층(140)에 의해 BEOL층(110)의 배선 패턴(112)에 전기적으로 연결된다. 제2반도체 다이(131)의 스택 형태로 인해, 측면 도금층(140) 역시 측면에서 보았을 때 사선 방향 또는 계단 형태로 형성된다.
측면 도금층(140)은 금, 은, 니켈, 티타늄 및/또는 텅스텐 등에 의한 시드층을 위한 무전해 도금 공정, 구리 등을 이용한 전해 도금 공정 및 포토레지스트 등을 이용한 사진 식각 공정에 의해 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 물론, 도면에 도시하지는 않았지만, 측면 도금층(140)과 제2반도체 다이(131)의 측면 및/또는 상면 사이의 일부 영역, 측면 도금층(140)과 제1반도체 다이(120)의 측면 및/또는 상면 사이의 일부 영역에는 절연층이 형성되어, 불필요한 전기적 쇼트 현상이 방지되도록 할 수 있다.
도 1h에 도시된 바와 같이, BEOL층(110) 위의 제1,2반도체 다이(120,131) 및 측면 도금층(140)이 제1인캡슐란트(150)에 의해 제1인캡슐레이션된다. 따라서, 제1,2반도체 다이(120) 및 측면 도금층(140)은 외부 환경으로부터 안전하게 보호된다. 물론, 제1인캡슐란트(150)는 BEOL층(110)에도 밀착되며, 또한 제1,2반도체 다이(120,131) 및 측면 도금층(140)을 완전히 인캡슐레이션하거나, 또는 제2반도체 다이(131)의 상면이 노출되도록 인캡슐레이션할 수 있다.
이러한 인캡슐레이션은 통상의 트랜스퍼 성형(transfer molding) 공정, 압축 성형(compression molding) 공정, 사출 성형(injection molding) 공정 및 그 등가 공정 중 어느 하나의 공정으로 이루어질 수 있으나, 본 발명에 이를 한정하지 않는다.
또한, 제1인캡슐란트(150)는 통상의 에폭시, 필름, 페이스트 및 그 등가물 중에서 어느 하나일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다.
이와 같이 하여, 제1인캡슐란트(150)에 의해 BEOL층(110), 제1,2반도체 다이(120,131), 측면 도금층(140) 등이 상호간 분리되지 않고 기계적으로 일체화된다.
도 1i에 도시된 바와 같이, BEOL층(110)으로부터 더미 기판(110A)이 제거된다. 구체적으로 설명하면, 웨이퍼 서포트 시스템에 의해 제1인캡슐란트(150)가 고정되고, 더미 기판(110A)이 일정 두께만큼 그라인딩되어 제거된 후, 건식 및/또는 습식 식각 공정에 의해 더미 기판(110A)이 완전히 제거된다.
이와 같이 하여, BEOL층(110)중 재배선(112)의 일부 영역(하면)이 유전층(111)을 통하여 외부(하부)로 노출된다. 좀더 구체적으로 시드층(금, 은, 니켈, 티타늄 및/또는 텅스텐)이 유전층(111)을 통하여 외부로 직접 노출된다. 바람직하기로, 추후 솔더볼 또는 다른 반도체 디바이스의 용이한 접속을 위해 금 및/또는 은 등이 유전층(111)을 통하여 외부로 직접 노출될 수 있다.
도 1j에 도시된 바와 같이, 유전층(111)을 통하여 외부(하부)로 노출된 재배선(112)에 솔더볼(160)이 접속된다. 예를 들면, 유전층(111)을 통하여 외부로 노출된 재배선(112)의 소정 영역에 휘발성 플럭스를 도포하고, 플럭스에 솔더볼(160)을 위치시킨 후, 대략 130 ℃ 내지 250 ℃의 온도를 제공함으로써, 플럭스는 휘발되고 솔더볼(160)이 재배선(112)의 영역에 접속되도록 한다. 이후, 냉각 공정을 통하여 솔더볼(160)이 재배선(112)에 완전하게 기계적/전기적으로 접속되도록 한다.
도 1k에 도시된 바와 같이, BEOL층(110) 및 솔더볼(160)이 제2인캡슐란트(170)로 제2인캡슐레이션된다. 즉, 제2인캡슐란트(170)가 BEOL층(110)의 유전층(111) 및 재배선(112)을 덮을 뿐만 아니라 솔더볼(160)의 일부 영역(측부 영역)도 덮는다. 물론, 솔더볼(160)은 제2인캡슐란트(170)를 통해 외부(하부)로 노출된다.
여기서, 상술한 순서와 반대로 BEOL층(110)이 제2인캡슐란트(170)로 제2인캡슐레이션된 이후, 솔더볼(160)이 BEOL층(110)에 전기적으로 접속될 수 있다. 물론, 제2인캡슐레이션 공정 중 BEOL층(110)을 이루는 재배선(112)의 일부 영역은 외부(하부)로 노출된다.
이와 같이 하여, 본 발명에서는 종래와 같은 PCB를 사용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스(100)를 제공하게 된다. 즉, 대략 10 ㎛ 이하의 BEOL층이 이용됨으로써, 대략 100 ㎛ 내지 200 ㎛의 두께를 갖는 반도체 디바이스(100)가 제공된다. 또한, 20 ㎚ 내지 30 ㎚의 폭, 두께 및/또는 피치를 갖는 재배선에 의해 전기적 특성이 우수한(전력 손실 현상이 작은) 반도체 디바이스(100)가 제공된다. 더욱이, BEOL층에 포함된 유전층은 무기재료이기 때문에, 제1,2반도체 다이(120,131) 및 제1,2인캡슐란트(150,170)와 유사한 열팽창 계수를 갖고, 이에 따라 휨 현상이 작은 반도체 디바이스(100)가 제공된다.
더욱이, BEOL층(110)의 상면 및 하면을 제1,2인캡슐란트(150,170)가 각각 감쌈으로써, BEOL층(110)이 외부 환경으로부터 안전하게 보호된다.
또한, 본 발명에서는 종래의 고가 PCB를 구매하지 않고, 이미 구축된 증착 장비, 도금 공정 장비, 사진 식각 공정 장비 등이 이용되어 BEOL층 등이 제조됨으로써, 저비용으로 제조 가능한 반도체 디바이스(100)가 제공된다.
도 2a 내지 2e는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2e에 도시된 바와 같이, 제2반도체 다이(131)는 도전성 와이어(240)에 의해 BEOL층(110)의 재배선(112)에 전기적으로 연결될 수 있다. 즉, 와이어 본딩 장비에 의해, 제2반도체 다이(131)와 재배선(112)이 금, 은 또는 구리와 같은 도전성 와이어(240)로 상호간 연결된다.
이와 같이 하여, 본 발명은 상대적으로 간단한 공정에 의해 제2반도체 다이(131)와 BEOL층(110)이 전기적으로 연결될 수 있음으로써, 더욱 저렴한 비용으로 반도체 디바이스(200)가 완성된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 본 발명에 따른 반도체 디바이스
110A; 더미 기판 110; BEOL층
111; 유전층 111a; 오프닝
112; 재배선 120; 제1반도체 다이
121; 범프 131; 제2반도체 다이
140; 측면 도금층 150; 제1인캡슐란트
160; 솔더볼 170; 제2인캡슐란트

Claims (16)

  1. 더미 기판에 BEOL(Back End Of Line)층을 형성하는 단계;
    상기 BEOL층에 제1반도체 다이를 전기적으로 접속하는 단계;
    상기 제1반도체 다이 위에 적어도 하나의 제2반도체 다이를 기구적으로 접속하는 단계;
    상기 제2반도체 다이를 상기 BEOL층에 전기적으로 접속하는 단계;
    상기 BEOL층, 제1,2반도체 다이를 제1인캡슐란트로 제1인캡슐레이션하는 단계;
    상기 BEOL층으로부터 상기 더미 기판을 제거하는 단계;
    상기 BEOL층에 솔더볼을 접속하는 단계; 및
    상기 BEOL층 및 솔더볼을 제2인캡슐란트로 제2인캡슐레이션하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 더미 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1반도체 다이는 상기 BEOL층에 플립칩 형태로 본딩됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2반도체 다이는 상기 제1반도체 다이에 대하여 사선 방향으로 스택됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2반도체 다이는 측면 도금층에 의해 상기 BEOL층에 전기적으로 연결됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 4 항에 있어서,
    상기 제2반도체 다이는 도전성 와이어에 의해 상기 BEOL층에 전기적으로 연결됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1반도체 다이는 제1측면을 포함하고,
    상기 제2반도체 다이는 제2측면을 포함하며,
    상기 제2반도체 다이의 제2측면이 상기 제1반도체 다이의 상면에 위치됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 BEOL층을 형성하는 단계는
    상기 더미 기판에 오프닝을 갖는 유전층을 형성하는 단계; 및,
    상기 유전층에 재배선을 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 더미 기판 제거 단계는
    상기 더미 기판을 그라인딩하는 단계; 및
    상기 더미 기판을 에칭하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. BEOL(Back End Of Line)층;
    상기 BEOL층에 전기적으로 접속된 제1반도체 다이;
    상기 제1반도체 다이에 기구적으로 접속되고, 상기 BEOL층에 전기적으로 접속된 적어도 하나의 제2반도체 다이;
    상기 BEOL층, 제1,2반도체 다이를 제1인캡슐레이션하는 제1인캡슐란트;
    상기 BEOL층에 전기적으로 접속된 솔더볼; 및
    상기 BEOL층 및 솔더볼을 제2인캡슐레이션하는 제2인캡슐란트를 포함함을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제1반도체 다이는 상기 BEOL층에 플립칩 형태로 본딩됨을 특징으로 하는 반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 제2반도체 다이는 상기 제1반도체 다이에 대하여 사선 방향으로 스택됨을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제2반도체 다이는 측면 도금층에 의해 상기 BEOL층에 전기적으로 연결됨을 특징으로 하는 반도체 디바이스.
  14. 제 12 항에 있어서,
    상기 제2반도체 다이는 도전성 와이어에 의해 상기 BEOL층에 전기적으로 연결됨을 특징으로 하는 반도체 디바이스.
  15. 제 10 항에 있어서,
    상기 제1반도체 다이는 제1측면을 포함하고,
    상기 제2반도체 다이는 제2측면을 포함하며,
    상기 제2반도체 다이의 제2측면이 상기 제1반도체 다이의 상면에 위치됨을 특징으로 하는 반도체 디바이스.
  16. 제 10 항에 있어서,
    상기 BEOL층은 유전층과,
    상기 유전층에 형성된 재배선을 포함함을 특징으로 하는 반도체 디바이스.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786643B2 (en) 2014-07-08 2017-10-10 Micron Technology, Inc. Semiconductor devices comprising protected side surfaces and related methods
US10396055B2 (en) * 2015-09-25 2019-08-27 Intel Corporation Method, apparatus and system to interconnect packaged integrated circuit dies
TW201724423A (zh) * 2015-12-23 2017-07-01 力成科技股份有限公司 扇出型封裝堆疊構造與方法
CN107611099B (zh) * 2016-07-12 2020-03-24 晟碟信息科技（上海）有限公司 包括多个半导体裸芯的扇出半导体装置
KR102649471B1 (ko) 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
WO2018063413A1 (en) * 2016-10-01 2018-04-05 Intel Corporation Electronic device package
US10304805B2 (en) * 2017-08-24 2019-05-28 Micron Technology, Inc. Dual sided fan-out package having low warpage across all temperatures
CN109585431A (zh) * 2018-12-17 2019-04-05 华进半导体封装先导技术研发中心有限公司 一种Flash芯片堆叠的扇出封装结构及其制造方法
US11024604B2 (en) 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods
US11257788B2 (en) * 2019-09-24 2022-02-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package with stacked die having traces on lateral surface

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
JP2010165984A (ja) * 2009-01-19 2010-07-29 Toshiba Corp 半導体デバイス
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
KR101111425B1 (ko) 2009-12-30 2012-02-16 앰코 테크놀로지 코리아 주식회사 팬아웃 타입의 반도체 패키지
KR20120035297A (ko) * 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101261483B1 (ko) 2011-08-08 2013-05-10 하나 마이크론(주) 반도체 패키지 제조 방법

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