CN108292653B - 用来使封装集成电路管芯互连的方法、设备和系统 - Google Patents

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Abstract

用于使堆叠集成电路（IC）管芯互连的技术和机构。在实施例中，线的第一端耦合于堆叠的第一IC管芯，其中线的第二端独立于耦合的第一端而进一步锚定到堆叠。封装材料随后围绕堆叠的IC管芯和线的第一部分设置，线的第一部分包含第一端。线到堆叠的两点锚定帮助提供机械支承来抵制移动，该移动在封装材料被沉积时可能另外使线移位和/或变形。在另一个实施例中，线的第一部分与线的余下部分分离，并且再分布层耦合于第一部分以实现在堆叠的第一IC管芯与另一个IC管芯之间的互连。

Description

用来使封装集成电路管芯互连的方法、设备和系统
技术领域
本文描述的实施例一般涉及堆叠管芯封装，并且更特别地但不排他地涉及用于使封装的堆叠管芯互连的处理。
背景技术
因为通常存在对芯片/封装面积和高度（连同他物理和电气参数）的严格限制，移动产品（例如，移动电话、智能电话、平板计算机等）在可用空间方面很受限制。因此，非常重要的是使系统板（例如，印刷电路板PCB）上的电子组件（例如，封装芯片或分立装置、集成无源装置（IPD）、表面安装装置（SMD）等）的大小减少。
常规的堆叠电子组件通常需要相对大的z高度，从而使得它们更难以安装在移动产品的外壳内部，尤其在若干芯片、IPD或SMD需要一个在另一个上地组装和/或堆叠时。另外，如同大部分电子组件一样，通常存在提高电气性能的目标。
存在对于高管芯计数堆叠管芯封装的两个现有的封装方法。一个方法形成基于线接合的封装，其中衬底和包胶模具向封装添加额外z高度。另外，因为封装中使用的线的数量和长度，基于线接合的封装通常在它们的性能方面也受限。
对于高管芯计数堆叠封装的另一个现有封装方法使用硅通孔（TSV）技术。使用TSV的高管芯计数堆叠管芯封装通常具有相对高的速度。然而，z高度减少对于TSV来说仍然是困难的。另外，使用TSV技术形成的通孔通常用完硅上的宝贵空间。通常还存在与使用TSV技术关联的相对高的制造成本，从而使得使用TSV技术生产高管芯计数堆叠管芯封装更加昂贵。常规的16管芯BGA堆叠管芯封装的典型z高度是1.35mm，其中每个管芯变薄为35um。
附图说明
本发明的各种实施例通过示例而非限制的方式在附图的图中图示并且其中：
图1是图示根据实施例的包含互连结构的封装装置的元件的横截面图。
图2是图示根据实施例的用于制造封装装置的互连结构的方法的元素的流程图。
图3A-3C示出横截面图，其不同地图示根据实施例的用来制造封装装置的互连结构的操作。
图4A、4B示出横截面图，其不同地图示根据实施例的用来制造封装装置的互连结构的操作。
图5是图示根据实施例的集成电路管芯组合件的元件的显微图像。
图6图示根据一个实施例的计算装置。
图7图示根据实施例的示范性计算机系统的框图。
图8是根据实施例构建的计算装置。
具体实施方式
本文论述的实施例不同地包含用来提供在封装装置的集成电路（IC）管芯之间的互连的技术和/或机构。本文描述的电子组合件、封装和方法可以解决与使用线接合封装技术和TSV技术来形成高管芯计数堆叠管芯封装关联的不足之处。另外，本文描述的电子组合件、封装和方法可以提高高管芯计数堆叠管芯封装的电气性能。
本文描述的电子组合件、封装和方法与使用常规TSV技术来形成高管芯计数堆叠管芯封装相比提供一些益处。例如，因为TSV技术必须制造通过硅周边区域的通孔，本文描述的电子组合件、封装和方法的硅利用效率可以比TSV技术高。这需要在硅中制造开口以便为通孔形成创建开口（i）使用硅上的宝贵空间；以及（ii）使与形成高管芯计数堆叠管芯封装关联的制造成本增加。本文描述的电子组合件、封装和方法可不要求用来在硅中为通孔创建开口的制造。备选地或另外地，本文描述的电子组合件、封装和方法可以使用现有的线接合设备来使线耦合于管芯的上表面。用来潜在地使用现有线接合设备的该能力可以使与制造本文描述的电子组合件、封装和方法关联的成本减少。
本文描述的电子组合件、封装和方法与使用基于常规衬底的线接合技术相比可以提供一些益处。例如，本文描述的电子组合件、封装和方法可以提供改善的电气性能。因为线比常规线接合技术中使用的线短，电气性能可以更佳。备选地或另外地，因为（i）对于在常规线接合封装技术中的包胶模塑过程中通常要求的额外包胶模塑间隙可以被消除、（ii）传统的130um衬底被25um RDL层代替，封装z高度可以被显著减少。在一些实施例中，因为堆叠中最上面的管芯的顶部侧（非电路侧）被暴露，装置的热性能可以被改善。这可以帮助从封装装置到周围环境的热传递-例如，允许热沉、散热器、风扇或其他冷却机构附连到管芯，和/或允许管芯热连接到电话、计算机、服务器或其他装置（包含管芯）的外壳或机箱。
下面的描述和图充分图示特定实施例以使本领域内技术人员能够实践它们。其他实施例可以包含结构、逻辑、电气、过程和其他改变。一些实施例的部分和特征可以包含在其他实施例的那些部分和特征中或被它们替代。权利要求中阐述的实施例囊括那些权利要求的所有可用等同物。
如在该申请中使用的例如“水平”的取向术语关于与晶圆或衬底的常规平面或表面平行的平面来定义，而不管晶圆或衬底的取向如何。术语“垂直”指垂直于如上文定义的水平的方向。例如“在…上”、“侧”（如在“侧壁”中）、“高于”、“低于”、“在…上面”和“在…下面”的介词关于常规平面或表面在晶圆或衬底的顶部表面上来定义，而不管晶圆或衬底的取向如何。
本文描述的技术可以在一个或多个电子装置中实现。可以使用本文描述的技术的电子装置的非限制性示例包含任何种类的移动装置和/或固定装置，例如拍摄装置、蜂窝电话、计算机终端、台式计算机、电子阅读器、传真机、自助式终端、上网本计算机、笔记本计算机、互联网装置、支付终端、个人数字助理、媒体播放器和/或记录器、服务器（刀片式服务器、机架安装服务器、其组合等）、机顶盒、智能电话、平板个人计算机、超级移动个人计算机、有线电话、其组合及类似物。这样的装置可以是便携式的或固定式的。在一些实施例中，本文描述的技术可以在台式计算机、膝上型计算机、智能电话、平板计算机、上网本计算机、笔记本计算机、个人数字助理、服务器、其组合及类似物中采用。更通常地，本文描述的技术可以在包含一个或多个封装IC装置的多种电子装置中的任何中采用。
图1是根据实施例的提供在集成电路（IC）之间的互连的装置100的横截面侧视图。装置100可以是多种封装IC装置中的任何，例如包含例如封装处理器电路系统、存储器、控制器逻辑、系统级封装（SIP）和/或类似物的封装IC装置。
图1中示出的装置100包含堆叠，其包括重叠IC管芯120-例如，其中一些或所有IC管芯120各自具有耦合于线的相应部分（或“线部分”）的上表面，该线要帮助连接到另一个这样的IC管芯120。通过说明而非限制的方式，多个线部分150各自可以从IC管芯120的相应管芯的上表面延伸-例如，其中该部分并未被IC管芯120的任何其他IC管芯重叠。线部分150各自可以不同地延伸通过装置100的封装材料110到封装材料110的侧上设置的再分布层140。如本文论述的，根据实施例的用来制造装置100的处理可以导致在再分布层140与IC管芯120的最近IC管芯之间设置残余材料145。
再分布层140可以具有设置在其中的一个或多个迹线、通孔和/或其他传导结构以提供在线部分150的不同线部分之间的互连，并且因此提供在IC管芯120的不同IC管芯之间的互连。在一些实施例中，堆叠进一步包括隔离层130，其包含例如电介质材料，用来帮助提供在IC管芯120的不同IC管芯中或上的相应电路系统之间的一定电气隔离。在某些实施例上，IC管芯120（以及隔离层130）的数量和配置仅仅是说明性的，而非限制性的。
包含重叠IC管芯120的堆叠可以采用重叠配置来布置以使多个线部分150各自能够在未被IC管芯120中的相应一个覆盖的点处连接到IC管芯120中的另一个。在详细视图160中图示的示例实施例中，（例如，IC管芯120的）堆叠IC管芯120a、120b、120c包含相应侧122a、122b、122c，其具有不同地设置在其上的传导垫170，其中IC管芯120a、120b、120c中的一个上的传导垫170未被IC管芯120a、120b、120c中的另一个重叠。线部分150可以不同地耦合于传导垫170中的相应一个并且各自从其延伸。线部分150可以从侧122a、122b、122c不同地延伸通过封装材料（未在详细视图160中示出以免模糊一些实施例的某些特征），例如封装材料110。
应注意，在详细视图160中示出的传导垫170仅仅是可以设置在IC管芯的上表面中或上以用于与线部分接合的传导结构的一个示例。在一些实施例中，线部分150的端可以包含球形截面或其他结构（未示出），其相对宽以改善到传导垫170的电气连接-例如，其中那个相同线部分150的相对窄的圆柱形或另外的柱形截面从球形截面延伸。应注意，对线部分150预想其他形式。线部分150的配置和大小可以取决于IC管芯120的整体设计、与制造线部分150关联的制造考量和/或其他因素。
如在详细视图160中示出的，多个线部分150可以从上表面122a、122b、122c中的一个延伸通过封装材料-例如，其中仅封装材料围绕每个这样的线部分150的周边（并且在实施例中，邻近该周边）延伸。在详细视图160中示出的示例IC管芯120a、120b、120c中，多个线部分150各自接近IC管芯120a、120b、120c的相应一个的边缘按行不同地对齐。
应注意，多个线部分150可以采用多种方式中的任何在IC管芯的上表面上布置。作为示例，多个线部分150可以采用L形、C形或多行配置在IC管芯120a、120b、120c的上表面122a、122b、122c上布置。多个线部分150在IC管芯120a、120b、120c的上表面122a、122b、122c上的布置将部分取决于IC管芯120的整体设计以及与制造IC管芯120关联的制造考量（连同其他因素）。
图2是图示根据实施例的用于制造封装IC装置的示例方法200的流程图。方法200可以提供例如具有装置100的全部特征中的一些的装置。
方法200可以包含在210处形成堆叠，其包括多个IC管芯。在210处的形成可以包含根据常规管芯堆叠技术适配的操作，其在本文未被详述以免模糊各种实施例的某些特征。在210处形成的堆叠可以具有这样的布置，例如比如IC管芯120的布置。某些实施例关于IC管芯的特定数量不受限制。不同实施例包含实现关于具有本文描述的特征的结构的互连的多种交错IC管芯堆叠配置中的任何。该堆叠可以进一步包括一个或多个结构，其用来帮助在要包含多个IC管芯的封装中形成线部分。例如，该一个或多个结构可以包含层（在本文称为“虚拟层”），其包括涂铝硅晶圆或某一其他适合的虚拟材料-例如，其中材料在操作200期间将至少部分被去除并且在一些实施例中本身在通过方法200制造的装置的操作期间并没有帮助IC管芯之间的交换。
在实施例中，方法200进一步包括在220处使第一线的第一端耦合于多个IC管芯的第一IC管芯。在220处的耦合可以包含焊接或另外提供在第一端与第一IC管芯的表面中或上设置的连接器硬件（例如，垫、球或其他结构）之间的传导连接。方法200可以进一步包含在230处使第一线的第二端锚定（anchor）到堆叠。例如，第一线可以包括第二端和第一部分（其包含第一端）-例如，其中第一部分要与第二端区分开。在230处的锚定可以包含执行焊接、粘附和/或其他耦合以在除第一部分的点以外的线的点（例如第二端）处提供到堆叠的附加刚性连接。在一个实施例中，在230处的锚定包含使第二端耦合于多个IC管芯的另一个IC管芯上的垫或其他传导触点。在另一个实施例中，在230处的锚定包含使第二端（或除第一部分的点以外的线的某一其他点）附着到除多个IC管芯中的任何以外的堆叠的结构。例如，第二端可以耦合于堆叠的虚拟层-例如，其中该虚拟层直接或间接粘附到多个IC管芯。
在实施例中，方法200进一步包括在240处围绕多个IC管芯和第一部分设置封装材料。该封装材料可以包含本领域中已知的用于封装集成电路系统的多种材料中的任何。这样的材料的示例包含但不限于环氧树脂、聚合物、树脂、塑料、陶瓷等。在240处的设置可以在第一端耦合于第一IC管芯并且第二端锚定到堆叠的同时执行。在240处的设置可以包含至少围绕多个IC管芯的周边设置环氧树脂或其他这样的封装材料。例如，在240处的设置可以进一步包括在多个IC管芯的最下管芯表面下面和/或多个IC管芯的最上管芯表面上面设置封装材料。在一些实施例中，封装材料进一步在240处围绕多个线（包含第一线）中的每个的相应部分设置，该多个线不同地耦合于IC管芯堆叠。在240处的设置期间，第一部分可以是直的，并且在一些实施例中，可以在与第一IC管芯的上表面基本上正交（例如，±5°）的方向上延伸通过封装材料。封装材料可以在240处的设置之后至少部分被固化或另外硬化。在一个实施例中，第一线中的至少一些-例如，除第一部分以外的部分-在240处的设置之后延伸到封装材料外。
方法200可以进一步包括在240处的设置之后在250处将第二端与第一部分分离。例如，多种切割、研磨、抛光、等离子体蚀刻和/或其他这样的材料去除操作中的任何可以在250处执行以从第一部分去除第一线中的至少一些-例如，包含使第一部分的另一端暴露。在实施例中，250处的分离包含顶侧研磨或其他这样的处理来使在240处设置的封装材料中的一些变薄或另外去除封装材料中的一些并且使封装材料的第一表面暴露。这样的研磨或其他去除处理也可以切割或另外去除一个或多个线（包含第一线）的材料，以使在余下的封装材料中设置的一个或多个线部分的相应端暴露。第一表面可以在也包含第一部分的暴露的其他表面的平面中延伸。另一个材料（封装材料以外）的表面也可以在该平面中延伸-例如，其中封装材料在平面中设置在第一线与其他材料之间。其他材料（例如，包含残余粘合剂和/或残余虚拟材料）可以是方法200的早期操作的人工制品（artifact）-例如，封装变薄过程并未延伸通过人工制品以便使IC管芯的表面暴露。
在实施例中，方法200进一步包括在260处经由再分布层和第一部分使第一IC管芯耦合于多个IC管芯的第二IC管芯。例如，在240处的分离可以包含使封装材料的第一表面暴露，其中在260处的耦合包含在第一表面上设置再分布层以使线部分的相应端互连，这些线部分各自在封装材料中延伸到相应的IC管芯。这样的设置可以包含根据多种掩蔽、电镀和/或其他这样的处理中的任何适配的操作以根据常规技术形成再分布层的互连。在260处的耦合可以进一步包括在再分布层中或上形成通孔、迹线和/或其他结构以实现第二IC管芯到第一部分的另一端-例如，经由在第二IC管芯与再分布层之间的封装材料中延伸的第二线的互连。
图3A-3C示出横截面图，其图示根据实施例的用来制造封装IC装置的处理的相应阶段300-305。处理（例如在图3A-3C中示出的处理）可以包含例如方法200的特征中的一些或全部。在一个说明性实施例中，这样的处理制造具有装置100的特征的硬件。
在阶段300，堆叠（例如，通过诸如在方法200的210处的处理的处理所形成）包含重叠IC管芯320。在一些实施例中，堆叠进一步包括隔离层330，其不同地设置在IC管芯320的相应IC管芯之间。一些或全部IC管芯320可以不同地交错或另外配置成提供这样的IC管芯320的暴露表面区-例如，其中IC管芯320中一个的表面区并未直接被IC管芯320中的另一个覆盖。这些暴露表面区可以具有设置在其中或其上的接口硬件，例如说明性接触垫352，以便促进线各自到IC管芯320的相应一个的连接。
在一个实施例中，堆叠进一步包含虚拟层340，其包括铝和/或适合于对一些或全部这样的线提供锚定点的某一其他材料。虚拟层342可以直接或间接耦合于IC管芯320中的一个-例如，经由诸如电绝缘环氧树脂或其他这样的材料的粘合剂342。在一个实施例中，虚拟层340和/或粘合剂342并未在触点352中的一个或多个上面延伸。例如，虚拟层340和粘合剂342可以跨仅最接近虚拟层340的IC管芯320的表面的部分延伸。
在阶段301，多个线354各自可以经由触点352中的相应一个不同地耦合于IC管芯320中的相应一个。通过说明而非限制的方式，线354各自可以具有相应的第一端，其各自耦合于触点352中的对应一个。线354可以另外具有相应的第二端，其不同地焊接、粘附到或另外耦合于虚拟层340-例如，如由说明性锚定点356表示的。线354可以不同地弯曲以既耦合于IC管芯320又耦合于虚拟层340。例如，线354中的一些或全部各自可以包含刚性或半刚性金属，其被执行为多种弯曲、逐段分割和/或另外成拱形的结构中的任何。备选地或另外地，线354中的一些或全部在阶段301可以是柔性的，其中锚定到虚拟层340提供至少某一机械支承以在后续处理期间限制这样的柔性线的移动。
这样的后续处理可以包含在阶段302至少围绕IC管芯320和线354的相应部分350来设置封装材料310。封装材料310可以注入模塑或另外沉积以在IC管芯320并且在一些实施例中在接触粘合剂342和/或虚拟层340上方延伸。在示出的说明性实施例中，封装材料310围绕IC管芯堆叠的周边以及既在IC管芯堆叠上方又在其下方延伸。在其他实施例中，封装材料310的沉积可以使IC管芯堆叠的某部分暴露-例如，其中IC管芯堆叠的最下管芯表面332（或除封装材料310以外的隔离材料）相反在封装材料310的底部侧处或下方。在封装材料310沉积期间，线354到堆叠的锚定（除触点352外还经由点，以及经由除触点352以外的点）可以帮助对部分350提供机械支承，这些部分350各自保持在相应位置中。该机械支承可以抵制移动，其可能在封装材料310围绕部分350流动同时另外使部分350移位和/或变形。
在阶段303，可以去除线354的相应部分来使部分350各自与线354的另一个相应部分分离。通过说明而非限制的方式，可以执行切割、研磨、抛光和/或其他处理来去除例如在封装材料310上方延伸的线354的部分。备选地或另外地，这样的处理可以使封装材料310的一些变薄或另外去除封装材料310中的一些来使在平面312中延伸的封装材料310的表面暴露（在图3B中沿边看到）。部分350的暴露端358例如也可以在平面312中。
在一个实施例中，用来去除封装材料310中的一些并且使端358暴露的处理还去除虚拟层340和耦合于此（例如，在锚定点356处）的线端中的至少一些。例如，这样的去除处理可以产生平面312，其包含封装材料310的暴露表面与设置在IC管芯320与平面312之间的另一个材料（或材料）的暴露表面之间的接口312。在示出的说明性实施例中，这样的其他材料（或材料）包含至少一定残余量344的粘合剂342和/或一定残余量346的虚拟层340。在平面312内，封装材料310的表面可以设置在这样的残余材料与端358中的至少一些之间。例如，封装材料310可以使残余量344的粘合剂342和/或残余量346的虚拟层340在装置的表面上的位置314处邻接。
在阶段304，再分布层360可以粘合或另外耦合于平面312中的暴露结构-例如，包含使再分布层360耦合于部分350的暴露端358。再分布层360的这样的耦合可以包含根据常规封装制造技术适配的操作。在这样的耦合之后，再分布层360可以使端358中的各种端彼此互连，这进而可以提供在IC管芯320之间的各种互连。再分布层360中的互连结构的特定配置可以部分取决于最后生产的封装装置的整体设计中端358的位置。尽管某些实施例在这点上不受限制，根据一个实施例的制造处理可以进一步包括附连其他接口硬件，其例如要帮助使封装IC装置耦合于一个或多个其他装置。通过说明而非限制的方式，在阶段305，焊料凸点（bump）370可以放置在传导再分布层360上，或在另一个实施例中，直接放置在暴露端358上。焊料凸点370的配置可以部分取决于平面312中端358的位置和再分布层360的配置。
图4A、4B示出横截面图，其图示根据实施例的用来制造封装IC装置的处理的相应阶段400-403。例如图4A、4B中示出的处理的处理可以包含例如方法200的特征中的一些或全部。在一个说明性实施例中，这样的处理制造具有装置100的特征的硬件。
在阶段400，形成堆叠，其包含重叠IC管芯420。堆叠可以进一步包括不同地设置在IC管芯420中的相应IC管芯之间的隔离层430（或其他这样的隔离结构）。IC管芯420的暴露表面部分可以具有在其中或其上形成的接口硬件，例如说明性接触垫452，以便促进IC管芯420彼此互连。多个线454各自可以经由触点452中的相应一个不同地耦合于IC管芯420中的相应一个。通过说明而非限制的方式，线454各自可以包括相应的相反端，其各自耦合于触点452的不同的相应一个。在这样的实施例中，包括IC管芯420的堆叠可以省略虚拟材料（例如虚拟层340的虚拟材料）的层。相反，不同的IC管芯420可以提供两个截然不同的锚定点以在后续制造处理期间将线454中的给定一个固定不动。这样的后续处理可以包含在阶段401至少围绕IC管芯420和线454（其耦合于触点452）的相应部分设置封装材料410。在封装材料410的注入模塑或其他这样的沉积期间，线454各自到IC管芯410上的多个点的锚定可以帮助提供机械支承来抵制移动，该移动可能另外使线454移位和/或变形。
在阶段402，线454的部分可以被去除来形成其他线部分450，其各自从触点450中的相应一个延伸到封装材料410的暴露表面。通过说明而非限制的方式，可以执行切割、研磨、抛光和/或其他处理来去除在封装材料410上方延伸的线454的部分。这样的处理也可以去除封装材料410中的一些-例如，以使在平面412中延伸的封装材料410的表面暴露（在图4B中沿边看到）。部分450的暴露端458例如也可以在平面412中。在阶段403，再分布层440可以粘附或另外耦合于平面412中的暴露结构-例如，包含使再分布层440耦合于部分450的暴露端458。在这样的耦合之后，再分布层440可以使端458中的各种端彼此互连，这进而可以提供在IC管芯420之间的各种互连。附加处理（未示出）可以包含在再分布层440上设置焊料凸点和/或其他接口硬件。
图5是根据实施例的在制造处理期间用来提供IC管芯的互连的组合件的显微镜图像500。组合件500可以包含例如结构，例如在图3A中由阶段301表示的那些结构。在实施例中，组合件500在方法200期间形成-例如，在220处的耦合和230处的锚定之后。如在图像500中示出的，组合件包含采用堆叠配置布置的IC管芯520、与IC管芯520一起堆叠的虚拟层530，以及线510，这些线510各自不同地既耦合于虚拟层530又耦合于IC管芯520中的相应一个。如在图像500中示出的，线510可以不同地弯曲-例如，其中这样的线510的部分各自在与IC管芯520的相应表面基本上垂直的方向上从这样的表面不同地延伸。这样的线部分随后可以被要围绕IC管芯520并且在一些实施例中至少部分围绕虚拟层530设置的封装材料（未示出）环绕。在实施例中，在IC管芯520上方（以及例如封装材料上方）延伸的线510的相应部分可以与在这样的封装材料中设置的线510的其他部分分离。随后，在这样的封装材料内的线510的部分可以经由再分布层（未示出）彼此耦合。
图6图示根据一个实施例的计算装置600。该计算装置600容纳板602。板602可以包含许多组件，其包含但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合于板602。在一些实现中，至少一个通信芯片606也物理和电耦合于板602。在另外的实现中，通信芯片606是处理器604的部分。
计算装置600根据它的应用可以包含其他组件，其可以或可以不物理和电耦合于板602。这些其他组件包含但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触屏显示器、触屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、拍摄装置和大容量存储装置（例如硬盘驱动、压缩盘（CD）、数字多功能盘（DVD）、固态驱动（SSD）等）。
通信芯片606实现数据来往于计算装置600的传递的无线通信。术语“无线”和它的派生词可以用来描述可以通过使用通过非固态媒介的调制电磁辐射来传达数据的电路、装置、系统、方法、技术、通信信道等。术语并不暗示关联的装置不包含任何线，但在一些实施例中它们可不包括任何线。通信芯片306可以实现许多无线标准或协议中的任何，其包含但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生物，以及指定为3G、4G、5G及以后的任何其他无线协议。计算装置600可以包含多个通信芯片606。例如，第一通信芯片606可以专用于较短程无线通信，例如Wi-Fi和Bluetooth，并且第二通信芯片606可以专用于较远程无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置600的处理器604包含封装在处理器604内的集成电路管芯。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将那个电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。通信芯片606还包含封装在通信芯片606内的集成电路管芯。
在各种实现中，计算装置600可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数字拍摄装置、便携式音乐播放器或数字录像机。在另外的实现中，计算装置600可以是处理数据的任何其他电子装置。
实施例可以作为计算机程序产品或软件提供，该计算机程序产品或软件可以包含机器可读媒介，其具有存储在其上的指令，指令可以用来对计算机系统（或其他电子装置）编程来执行根据一些实施例的进程。机器可读媒介包含用于采取由机器（例如，计算机）可读形式存储或传送信息的任何机构。例如，机器可读（例如，计算机可读）媒介包含机器（例如，计算机）可读存储媒介（例如，只读存储器（“ROM”）、随机存取存储器（“RAM”）、磁盘存储媒体、光存储媒体、闪速存储器装置等））、机器（例如，计算机）可读传输媒介（电、光、声或其他形式的传播信号（例如，红外信号、数字信号等））等。
图7图示采取计算机系统700的示范性形式的机器的图解表示，在该计算机系统700内可以运行指令集以用于促使机器执行本文描述的方法中的任一个或多个。在备选实施例中，机器可以连接（例如，联网）到局域网（LAN）、内联网、外联网或互联网中的其他机器。机器在客户端-服务器网络环境中可以以服务器或客户端机器的身份操作，或在对等（或分布式）网络环境中作为对等机器操作。机器可以是个人计算机（PC）、平板PC、机顶盒（STB）、个人数字助理（PDA）、蜂窝电话、web器具、服务器、网络路由器、交换机或桥接器或能够（顺序或以其他方式）运行指令集的任何机器，该指令集指定由那个机器要采取的动作。此外，尽管仅图示单个机器，术语“机器”也将视为包含个别或联合运行指令集（或多个集）来执行本文描述的方法中的任一个或多个的机器（例如，计算机）的任何集合。
示范性计算机系统700包含处理器702、主存储器704（例如，只读存储器（ROM）、闪速存储器、动态随机存取存储器（DRAM）（例如同步DRAM（SDRAM）或Rambus DRAM（RDRAM））等）、静态存储器706（例如，闪速存储器、静态随机存取存储器（SRAM）等）和辅助存储器718（例如，数据存储装置），它们经由总线730而彼此通信。
处理器702表示一个或多个通用处理装置，例如微处理器、中央处理单元或类似物。更特定地，处理器702可以是复杂指令集计算（CISC）微处理器、精简指令集计算（RISC）微处理器、超长指令字（VLIW）微处理器、实现其他指令集的处理器或实现指令集的组合的处理器。处理器702也可以是一个或多个专用处理装置，例如专用集成电路（ASIC）、现场可编程门阵列（FPGA）、数字信号处理器（DSP）、网络处理器或类似物。处理器702配置成运行处理逻辑726以用于执行本文描述的操作。
计算机系统700可以进一步包含网络接口装置708。计算机系统700还可以包含视频显示单元710（例如，液晶显示器（LCD））、发光二极管显示器（LED）或阴极射线管（CRT）、字母数字输入装置712（例如，键盘）、光标控制装置714（例如，鼠标）和信号发生装置716（例如，扬声器）。
辅助存储器718可以包含机器可访问存储媒介（或更特别地，计算机可读存储媒介）732，在其上存储体现本文描述的方法或功能中的任一个或多个的一个或多个指令集（例如，软件722）。软件722在其被也构成机器可读存储媒体的计算机系统700、主存储器704和处理器702运行期间也可以驻存（完全或至少部分）在主存储器704内和/或处理器702内。软件722可以进一步通过网络720经由网络接口装置708传送或接收。
尽管机器可访问存储媒介732在示范性实施例中示出为单个媒介，术语“机器可读存储媒介”应视为包含单个媒介或多个媒体（例如，集中或分布式数据库，和/或关联的高速缓存和服务器），其存储一个或多个指令集。术语“机器可读存储媒介”还将视为包含能够存储指令集或对其编码以供机器运行并且促使机器执行实施例的方法中的任一个或多个的任何媒介。术语“机器可读存储媒介”相应地将视为包含但不限于固态存储器以及光和磁媒体。
图8图示根据一个实施例的计算装置800。该计算装置800可以包含许多组件。在一个实施例中，这些组件附连到一个或多个母板。在备选实施例中，这些组件在单个芯片上系统（SoC）而不是母板上制造。计算装置800中的组件包含但不限于集成电路管芯802和至少一个通信芯片808。在一些实现中，通信芯片808制造为集成电路管芯802的部分。集成电路管芯802可以包含CPU 804以及管芯上存储器806，通常用作高速缓存存储器，其能够由诸如嵌入式DRAM（eDRAM）或自旋转移矩存储器（STTM或 STTM-RAM）的技术提供。
计算装置800可以包含其他组件，其可以或可以不物理和电耦合于母板或在SoC管芯内制造。这些其他组件包含但不限于易失性存储器810（例如，DRAM）、非易失性存储器812（例如，ROM或闪速存储器）、图形处理单元814（GPU）、数字信号处理器816、密码处理器842（在硬件内运行密码算法的专门的处理器）、芯片集820、天线822、显示器或触屏显示器824、触屏控制器826、电池829或其他功率源、功率放大器（未示出）、全球定位系统（GPS）装置828、罗盘830、运动协处理器或传感器832（其可以包含加速计、陀螺仪和罗盘）、扬声器834、拍摄装置836、用户输入装置838（例如键盘、鼠标、指示笔和触垫）和大容量存储装置840（例如硬盘驱动、压缩盘（CD）、数字多功能盘（DVD）等）。
通信芯片808实现数据来往于计算装置800的传递的无线通信。术语“无线”和它的派生词可以用来描述可以通过使用通过非固态媒介的调制电磁辐射来传达数据的电路、装置、系统、方法、技术、通信信道等。术语并不暗示关联的装置不包含任何线，但在一些实施例中它们可不包括任何线。通信芯片808可以实现许多无线标准或协议中的任何，其包含但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生物，以及指定为3G、4G、5G及以后的任何其他无线协议。计算装置800可以包含多个通信芯片808。例如，第一通信芯片808可以专用于较短程无线通信，例如Wi-Fi和Bluetooth，并且第二通信芯片808可以专用于较远程无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将那个电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。在各种实施例中，计算装置800可以是膝上型电脑、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数字拍摄装置、便携式音乐播放器或数字录像机。在另外的实现中，计算装置800可以是处理数据的任何其他电子装置。
在一个实现中，方法包括：形成堆叠，该堆叠包括多个集成电路（IC）管芯，其包含第一IC管芯和第二IC管芯；使第一线的第一端耦合于第一IC管芯；将第一线的第二端锚定到堆叠，其中第一线包括第二端和第一部分（其包含第一端）；以及在第一端耦合于IC管芯并且第二端锚定到堆叠的同时，围绕多个IC管芯和第一部分设置封装材料。方法进一步包括：在围绕多个IC管芯设置封装材料之后使第二端与第一部分分离，包含在封装材料的第一表面处使第一部分的另一端暴露；以及使第一IC管芯耦合于第二IC管芯，包含在第一表面上形成再分布层，其中该再分布层耦合于第二IC管芯并且耦合于第一部分的另一端。
在实施例中，堆叠进一步包括虚拟层，并且其中使第二端锚定包含使第二端耦合于虚拟堆叠。在另一个实施例中，虚拟层包括铝。在另一个实施例中，使第二端锚定包含使第二端耦合于多个IC管芯中的一个。在另一个实施例中，在分离之后，第一部分沿直线从第一IC管芯延伸到再分布层。在另一个实施例中，在分离之后，第一部分在与第一IC管芯的表面垂直的方向上从第一IC管芯的表面延伸通过封装材料。在另一个实施例中，使第二端与第一部分分离包含使封装材料变薄。在另一个实施例中，在围绕多个IC管芯和第一部分设置封装材料之后，第一线至少部分在封装材料外延伸。
在另一个实施例中，形成堆叠包含布置交错配置的多个IC管芯。在另一个实施例中，使第一端耦合于第一IC管芯包含使多个线各自耦合于在第一IC管芯的表面上设置的接触垫中的相应一个，其中接触垫沿第一IC管芯的边缘成行布置。在另一个实施例中，使第二端与第一部分分离包含使封装材料变薄以使在平面中延伸的封装材料的表面暴露，其中除封装材料以外的第一材料设置在第二IC管芯与平面之间，其中第一材料的表面在平面中延伸并且其中封装材料在平面中设置在第一部分与第一材料之间。在另一个实施例中，第一材料包含残余粘合剂或残余虚拟材料。在另一个实施例中，第一线是刚性或半刚性的，并且其中在第一端耦合于第一IC管芯之前，第一线以拱形形成。
在另一个实施例中，装置包括：堆叠，该堆叠包含多个集成电路（IC）管芯，其包括第一IC管芯和第二IC管芯；围绕多个IC管芯设置的封装材料，其中该封装材料的表面在平面中延伸；以及再分布层，其耦合于封装材料的表面，其中在多个IC管芯中，第二IC管芯最接近再分布层。装置进一步包括：第一线，其耦合于第一IC管芯并且耦合于再分布层，该第一线从第一IC管芯上的触点延伸通过封装材料到再分布层，其中第一IC管芯经由再分布层和第一线耦合于多个IC管芯的另一个IC管芯；以及除封装材料以外的第一材料，其设置在第二IC管芯与平面之间，其中第一材料的表面在平面中延伸并且其中封装材料在平面中设置在第一部分与第一材料之间。
在实施例中，第一材料包含残余粘合剂或残余虚拟材料。在另一个实施例中，残余虚拟材料包含铝。在另一个实施例中，第一部分沿直线从第一IC管芯延伸到再分布层。在另一个实施例中，第一部分在与第一IC管芯的表面垂直的方向上从第一IC管芯的表面延伸通过封装材料。在另一个实施例中，多个IC管芯采用交错配置来布置。在另一个实施例中，装置包括第一多个线，其包含第一线，各自耦合于第一IC管芯的表面上设置的接触垫中的相应一个，其中接触垫沿第一IC管芯的边缘成行布置。在另一个实施例中，第一端形成第一线的球形截面。
在另一个实现中，系统包括封装装置，其包含堆叠，该堆叠包含多个集成电路（IC）管芯，其包括第一IC管芯和第二IC管芯。封装装置进一步包括：围绕多个IC管芯设置的封装材料，其中封装材料的表面在平面中延伸；再分布层，其耦合于封装材料的表面，其中在多个IC管芯中，第二IC管芯最接近再分布层；以及第一线，其耦合于第一IC管芯并且耦合于再分布层，第一线从第一IC管芯上的触点延伸通过封装材料到再分布层，其中第一IC管芯经由再分布层和第一线耦合于多个IC管芯的另一个IC管芯。封装装置进一步包括除封装材料以外的第一材料，其设置在第二IC管芯与平面之间，其中第一材料的表面在平面中延伸并且其中封装材料在平面中设置在第一部分与第一材料之间。系统进一步包括显示装置，其耦合于封装装置，该显示装置用来基于与封装装置交换的信号来显示图像。
在实施例中，第一材料包含残余粘合剂或残余虚拟材料。在实施例中，残余虚拟材料包含铝。在实施例中，第一部分沿直线从第一IC管芯延伸到再分布层。在实施例中，第一部分在与第一IC管芯的表面垂直的方向上从第一IC管芯的表面延伸通过封装材料。在实施例中，多个IC管芯采用交错配置来布置。在实施例中，封装装置包括第一多个线（其包含第一线），各自耦合于在第一IC管芯的表面上设置的接触垫中的相应一个，其中接触垫沿第一IC管芯的边缘成行布置。在实施例中，第一端形成第一线的球形截面。在本文中描述了用于提供封装集成电路装置的技术和架构。在上文的描述中，为了解释的目的，阐述许多特定细节以便提供对某些实施例的全面理解。然而，某些实施例能够在没有这些特定细节的情况下实践，这对于本领域内技术人员将是明显的。在其他实例中，以框图的形式示出结构和装置以免模糊描述。
在说明书中对“一个实施例”或“实施例”的提及意味着结合实施例描述的特定特征、结构或特性包含在本发明的至少一个实施例中。短语“一个实施例”在说明书中各种地方中的出现不一定都指相同实施例。
根据关于计算机存储器内的数据位的操作的算法和符号表示呈现本文的详细描述中的一些部分。这些算法描述和表示是由计算领域内的技术人员使用以最有效地向本领域内其他技术人员传达它们的工作实质的手段。算法在这里并且通常设想为导致预期结果的步骤的自洽顺序。步骤是要求物理操纵物理量的那些步骤。通常，尽管不是必须的，这些量采取能够被存储、转移、组合、比较和以别的方式而操纵的电或磁信号的形式。已经证实有时主要由于常见使用的原因将这些信号称为位、值、元素、符号、字符、项、数字或类似物是方便的。
然而，应该牢记全部这些和相似的术语要与适当的物理量关联并且仅是应用于这些量的方便标签。除非另有特定阐述（如从本文论述显而易见的），领会的是在描述通篇中，利用例如“处理”或“计算”或“运算”或“确定”或“显示”或类似物的术语的论述指计算机系统或类似的电子计算装置的行动和进程，其操纵表示为计算机系统的寄存器和存储器内的物理（电子）量的数据并且将其转换为类似地表示为计算机系统存储器或寄存器或其他这样的信息存储、传输或显示装置内的物理量的其他数据。
某些实施例还涉及用于执行本文的操作的设备。该设备可以专门对于所要求的目的而构造，或它可包括由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这样的计算机程序可以存储在计算机可读存储媒介（例如但不限于任何类型的盘，其包含软盘、光盘、CD-ROM和磁光盘、只读存储器（ROM）、随机存取存储器（RAM），例如动态RAM（DRAM））、EPROM、EEPROM、磁或光卡或适合用于存储电子指令的任何类型的媒体中，并且耦合于计算机系统总线。
本文呈现的算法和显示器不固有地涉及任何特定计算机或其他设备。各种通用系统可根据本文的教导与程序一起使用，或可证明便于构造更专业的设备来执行所要求的方法步骤。多种的这些系统所要求的结构将从下文的描述显现。另外，未参考任何特定编程语言来描述某些实施例。将领会的是，多种编程语言可用来实现如本文描述的这样的实施例的教导。
除上文描述的内容外，可对公开的实施例和其实现做出各种修改而不偏离它们的范围。因此，本文的说明和示例应在说明性而非限制性意义上解释。本发明的范围应仅仅通过参考后跟的权利要求来估量。

Claims (21)

1.一种用于制造封装装置的方法，所述方法包括：
形成堆叠，所述堆叠包括多个集成电路IC管芯，其包含第一IC管芯和第二IC管芯；
使第一线的第一端耦合于所述第一IC管芯；
将所述第一线的第二端锚定到所述堆叠，其中所述第一线包括所述第二端和第一部分，所述第一部分包含所述第一端；
在所述第一端耦合于所述第一IC管芯并且所述第二端锚定到所述堆叠的同时，围绕所述多个IC管芯和所述第一部分设置封装材料；
在围绕所述多个IC管芯设置所述封装材料之后使所述第二端与所述第一部分分离，包含在所述封装材料的第一表面处使所述第一部分的另一端暴露；以及
使所述第一IC管芯耦合于所述第二IC管芯，包含在所述第一表面上形成再分布层，其中所述再分布层耦合于所述第二IC管芯并且耦合于所述第一部分的另一端。
2.如权利要求1所述的方法，其中所述堆叠进一步包括虚拟层，并且其中使所述第二端锚定包含使所述第二端耦合于所述虚拟层。
3.如权利要求2所述的方法，其中所述虚拟层包括铝。
4.如权利要求1所述的方法，其中使所述第二端锚定包含使所述第二端耦合于所述多个IC管芯中的一个。
5.如权利要求1、2和4中的任何一项所述的方法，其中在分离之后，所述第一部分沿直线从所述第一IC管芯延伸到所述再分布层。
6.如权利要求5所述的方法，其中在分离之后，所述第一部分在与所述第一IC管芯的表面垂直的方向上从所述第一IC管芯的所述表面延伸通过所述封装材料。
7.如权利要求1、2和4中的任何一项所述的方法，其中使所述第二端与所述第一部分分离包含使所述封装材料变薄。
8.如权利要求1、2和4中的任何一项所述的方法，其中在围绕所述多个IC管芯和所述第一部分设置所述封装材料之后，所述第一线至少部分在所述封装材料外延伸。
9.如权利要求1、2和4中的任何一项所述的方法，其中形成所述堆叠包含布置交错配置的所述多个IC管芯。
10.如权利要求1、2和4中的任何一项所述的方法，其中使所述第一端耦合于所述第一IC管芯包含使多个线各自耦合于在所述第一IC管芯的表面上设置的接触垫中的相应一个，其中所述接触垫沿所述第一IC管芯的边缘成行布置。
11.如权利要求1所述的方法，其中使所述第二端与所述第一部分分离包含使所述封装材料变薄以使在平面中延伸的所述封装材料的表面暴露，其中除所述封装材料以外的第一材料设置在所述第二IC管芯与所述平面之间，其中所述第一材料的表面在所述平面中延伸并且其中所述封装材料在所述平面中设置在所述第一部分与所述第一材料之间。
12.如权利要求11所述的方法，其中所述第一材料包含残余粘合剂或残余虚拟材料。
13.如权利要求1、2和4中的任何一项所述的方法，其中所述第一线是刚性或半刚性的，并且其中在所述第一端耦合于所述第一IC管芯之前，所述第一线以拱形形成。
14.一种封装集成电路装置，包括：
堆叠，所述堆叠包含多个集成电路IC管芯，其包括第一IC管芯和第二IC管芯，其中所述第一管芯和所述第二管芯采用交错配置来布置；
围绕所述多个IC管芯设置的封装材料，其中所述封装材料的表面在平面中延伸；
再分布层，其耦合于所述封装材料的所述表面，其中在所述多个IC管芯中，所述第二IC管芯最接近所述再分布层；
第一线，其包括：第一部分，所述第一部分包括耦合于所述第一IC管芯的第一端以及耦合于所述再分布层的另一端，所述第一线从所述第一IC管芯上的触点延伸通过所述封装材料到所述再分布层，其中所述第一IC管芯经由所述再分布层和所述第一线耦合于所述多个IC管芯中的另一个IC管芯；以及
除所述封装材料以外的第一材料，其设置在所述第二IC管芯与所述平面之间，其中所述第一材料的表面在所述平面中延伸并且其中所述封装材料在所述平面中设置在所述第一部分与所述第一材料之间，
其中，所述封装集成电路装置是通过如权利要求1-13中的任何一项所述的方法来制造的。
15.如权利要求14所述的封装集成电路装置，其中所述第一材料包含残余粘合剂或残余虚拟材料。
16.如权利要求15所述的封装集成电路装置，其中所述残余虚拟材料包含铝。
17.如权利要求14和15中的任何一项所述的封装集成电路装置，其中所述第一部分沿直线从所述第一IC管芯延伸到所述再分布层。
18.如权利要求17所述的封装集成电路装置，其中所述第一部分在与所述第一IC管芯的表面垂直的方向上从所述第一IC管芯的表面延伸通过所述封装材料。
19.如权利要求14和15中的任何一项所述的封装集成电路装置，其中所述多个IC管芯采用交错配置来布置。
20.如权利要求14和15中的任何一项所述的封装集成电路装置，其中所述封装集成电路装置包括第一多个线，其包含第一线，所述第一多个线各自耦合于所述第一IC管芯的表面上设置的接触垫中的相应一个，其中所述接触垫沿所述第一IC管芯的边缘成行布置。
21.如权利要求14和15中的任何一项所述的封装集成电路装置，其中所述第一端形成所述第一线的球形截面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063413A1 (en) * 2016-10-01 2018-04-05 Intel Corporation Electronic device package
US11152254B2 (en) * 2016-12-28 2021-10-19 Intel Corporation Pitch quartered three-dimensional air gaps
WO2020100308A1 (ja) * 2018-11-16 2020-05-22 日立化成株式会社 半導体装置及びその製造方法、並びに半導体装置の製造に使用される構造体
WO2021102876A1 (en) * 2019-11-29 2021-06-03 Yangtze Memory Technologies Co., Ltd. Chip package structure and manufacturing method thereof
US11222865B2 (en) * 2020-05-12 2022-01-11 Western Digital Technologies, Inc. Semiconductor device including vertical bond pads
CN113871374A (zh) * 2020-06-30 2021-12-31 西部数据技术公司 堆叠的裸芯封装体的斜坡状互连体
US11289130B2 (en) * 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
JP2022102370A (ja) * 2020-12-25 2022-07-07 国立大学法人東京工業大学 半導体装置及びその製造方法
CN113257782B (zh) * 2021-07-14 2021-10-01 北京壁仞科技开发有限公司 半导体封装结构及封装方法
US11600554B2 (en) * 2021-08-02 2023-03-07 Nvidia Corporation Interconnection structures to improve signal integrity within stacked dies
CN116153870A (zh) * 2023-04-21 2023-05-23 江苏长晶浦联功率半导体有限公司 一种堆叠封装结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174614A (zh) * 2006-11-01 2008-05-07 南茂科技股份有限公司 具有非对称式导线架的多芯片堆栈封装结构
CN101452860A (zh) * 2007-12-07 2009-06-10 矽品精密工业股份有限公司 多芯片堆叠结构及其制法
CN101866915A (zh) * 2009-04-15 2010-10-20 三星电子株式会社 集成电路装置及其操作方法、存储器存储装置及电子系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG120073A1 (en) 2002-07-18 2006-03-28 United Test & Assembly Ct Ltd Multiple chip semiconductor packages
US7830011B2 (en) * 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
KR101660430B1 (ko) * 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
TWI467731B (zh) * 2012-05-03 2015-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TW201347139A (zh) * 2012-05-03 2013-11-16 矽品精密工業股份有限公司 半導體封裝件及其製法
US8975665B2 (en) * 2012-10-10 2015-03-10 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
TWI550816B (zh) * 2013-01-08 2016-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
KR102110405B1 (ko) * 2013-11-01 2020-05-14 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US9735112B2 (en) * 2014-01-10 2017-08-15 Fairchild Semiconductor Corporation Isolation between semiconductor components
KR101605600B1 (ko) * 2014-02-04 2016-03-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174614A (zh) * 2006-11-01 2008-05-07 南茂科技股份有限公司 具有非对称式导线架的多芯片堆栈封装结构
CN101452860A (zh) * 2007-12-07 2009-06-10 矽品精密工业股份有限公司 多芯片堆叠结构及其制法
CN101866915A (zh) * 2009-04-15 2010-10-20 三星电子株式会社 集成电路装置及其操作方法、存储器存储装置及电子系统

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Publication number Publication date
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