TW201347139A - 半導體封裝件及其製法 - Google Patents

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Abstract

一種半導體封裝件，係包括：基板、設於該基板上且側凸有複數導電元件之第一半導體元件、設於該第一半導體元件上之第二半導體元件、以及連結該基板與該第二半導體元件之複數銲線。藉由該銲線接觸該導電元件，使該第一半導體元件電性連接該基板與該第二半導體元件，而免於該第一半導體元件上進行打線製程，故可減少該基板上之接點數量，而能縮小該基板之尺寸。本發明復提供該半導體封裝件之製法。

Description

半導體封裝件及其製法
本發明係關於半導體封裝件，特別是關於一種堆疊型半導體封裝件及其製法。
由於電子產品之微小化以及高運作速度需求的增加，而為提高單一半導體封裝結構之性能與容量以符合電子產品小型化之需求，半導體封裝結構以多晶片模組化(Multichip Module)乃成一趨勢，俾藉此將兩個或兩個以上之晶片組合在單一封裝結構中，以縮減電子產品整體電路結構體積，並提昇電性功能。亦即，多晶片封裝結構可藉由將兩個或兩個以上之晶片組合在單一封裝結構中，來使系統運作速度之限制最小化；此外，多晶片封裝結構可減少晶片間連接線路之長度而降低訊號延遲以及存取時間。
早期多晶片封裝結構係採用並排式(side-by-side)，其將兩個以上之晶片彼此並排於一基板上，且藉由打線方式(wire bonding)將該些晶片電性連接該基板之導電線路。然而，該並排式多晶片封裝構造中，當晶片數目增加時，該基板之面積會隨之增加，因而造成封裝成本太高及結構尺寸太大等缺點。
為解決上述問題，近年來係使用垂直式之堆疊方法增加晶片之數量以節省基板使用空間，其中，堆疊的方式係依晶片之設計，且其打線製程係依堆疊之方式而有所不同，例如：記憶卡之電子裝置中所設之快閃記憶體晶片(flash memory chip)或動態隨機存取記憶體晶片(Dynamic Random Access Memory，DRAM)等。
如第1A圖所示，習知半導體封裝件1a(圖省略封裝膠體)係堆疊複數記憶體晶片11於一基板10上，且各該記憶體晶片11係呈階梯狀堆疊，並透過複數銲線13將該些記憶體晶片11至該基板10之電性連接墊100上。
然而，習知半導體封裝件1a中，因階狀堆疊係以偏移一距離後進行堆疊，故當堆疊愈多晶片時，最上方之記憶體晶片11所涵蓋該基板10之面積愈大，因而增加該基板10之使用面積，亦即增加無作用區域L，而不利於達到微小化之需求。
如第1B圖所示，另一種習知半導體封裝件1b(封裝膠體省略)係將各記憶體晶片11’係垂直交錯堆疊於一基板10’上，再將複數銲線13’以間隔方式連接該些記憶體晶片11’與該基板10’。
然而，習知半導體封裝件1b中，各記憶體晶片11’均打線至該基板10’上，亦即接點(打線墊)之數量很多，致使該基板10’上需設計極多的電性連接墊(圖略)，使該基板10’需具有較大的承載面積以佈設足夠的電性連接墊，導致該基板10’之尺寸增加，而該半導體封裝件1b之尺寸亦隨之增加，故難以符合微小化之需求。
因此，遂發展出一種習知半導體封裝件2，可參考第20090068790號美國專利或如第2A圖所示，各晶片21係利用重佈線路層(Redistribution layer,RDL)之製程形成複數電性接觸部210並向外延伸凸出以作為信號端210a，再將各晶片21垂直堆疊於一基板20上，並以複數導電膠體23連接各信號端210a至該基板20之電性連接墊200上。藉由RDL製程，可使線路(圖略)於晶片21內部作傳導路徑，而不需過多接點向外連接，亦即僅須少部分之信號端210a電性連接至該基板20上，故可減少該基板20上之電性連接墊200之數量，以縮減該基板20之尺寸。
惟，習知半導體封裝件2中，係藉由導電膠體23作為導電元件，因該導電膠體23之寬度較習知銲線13,13’之寬度大，且控制膠體範圍不易，故該基板20上之各該電性連接墊200之間的距離D需夠大(如第2B圖所示，該距離D約大於200um)以避免各該導電膠體23相接觸而造成短路，致使該基板20需具有較大的承載面積以佈設該些電性連接墊200，導致該基板20之尺寸仍需維持一定尺寸而難以再縮小，以致於微小化之需求產生瓶頸。
再者，形成該導電膠體23之製程，相較於打線製程，不僅成本高，且技術尚未成熟，因而造成產品大量生產。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：基板，係具有放置區與複數第一連接墊，該第一連接墊位於該放置區之外圍；至少一第一半導體元件，係設於該基板之放置區上，且該第一半導體元件具有複數側凸之導電元件；第二半導體元件，係設於該第一半導體元件上，且該第二半導體元件上具有複數第二連接墊；以及複數第一銲線，係連結該第一連接墊與該第二連接墊，並電性連接該導電元件。
本發明復提供一種半導體封裝件之製法，係包括：提供具有放置區與複數第一連接墊之基板，該第一連接墊位於該放置區之外圍；置放至少一第一半導體元件於該基板之放置區上，該第一半導體元件具有複數側凸之導電元件；置放第二半導體元件於該第一半導體元件上，該第二半導體元件上具有複數第二連接墊；以及形成複數第一銲線以連結該第一連接墊與該第二連接墊，並令該第一銲線電性連接該導電元件。
前述之半導體封裝件及其製法中，該第一連接墊之位置可對應其上方該導電元件之位置。
前述之半導體封裝件及其製法中，該第一半導體元件係為複數時，各該第一半導體元件可為相互堆疊，使該第二半導體元件設置於該最上層之第一半導體元件上。
前述之半導體封裝件及其製法中，該第一銲線於該第一半導體元件與該基板之間的線段係可垂直該導電元件。
前述之半導體封裝件及其製法中，復可包括形成複數第二銲線以連結該第一連接墊與該第二連接墊，該第二銲線並經過該導電元件。再者，該第一或第二銲線選擇性電性連接該導電元件。又該第一與第二銲線構成夾持結構，令該夾持結構夾制該導電元件。另外，該第二銲線於該第一半導體元件與該基板之間的線段可垂直該導電元件。
前述之半導體封裝件及其製法中，復可包括形成導電體以連結該導電元件與第一銲線(或第二銲線)，且形成該導電體之材質可為銅。
另外，前述之半導體封裝件及其製法中，復可包括形成封裝膠體於該基板上，以包覆該第一半導體元件、第二半導體元件及第一銲線。
由上可知，本發明半導體封裝件及其製法，係藉由第一銲線連接各晶片，故該基板上之各該第一連接墊之間的距離可大幅縮小，因而有效縮小該基板之尺寸，以突破微小化需求之瓶頸。
再者，打線製程之技術已相當成熟，故不僅可降低成本，且能有效提升產品生產之產能。
又，藉由第二銲線之設計，可提升電性導通之良率，能避免因部分第一銲線未接觸某些導電元件而使電性傳輸不完全之問題。
另外，藉由形成導電體，可增加該導電元件與銲線之間的連接強度。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。例如，本發明中，第一半導體元件之“第一”係指介於第二半導體元件與基板之間之半導體元件，而非限定所有第一半導體元件皆為相同之元件或晶片。
請參閱第3A至3E圖，係為本發明之半導體封裝件3之製法之示意圖。
如第3A及3A’圖所示，提供一具有一放置區A與複數第一連接墊300之基板30，該些第一連接墊300係位於該放置區A之外圍。
接著，置放複數第一半導體元件31於該放置區A內，且各該第一半導體元件31相互堆疊。之後，置放一第二半導體元件32於該最上層之第一半導體元件31上。
於本實施例中，該第一半導體元件31係為記憶體晶片，且各該第一半導體元件31利用重佈線路層(Redistribution layer,RDL)之製程形成電性接觸部(圖略)並向側邊外延伸凸出有複數導電元件310以作為信號端，而該第一連接墊300之位置係對應其上方該導電元件310之位置。於其他實施例，該導電元件可以由一預製之導線架或銲線形成。
再者，該第二半導體元件32可為控制晶片、記憶體晶片或無作用晶片(dummy chip)，且該第二半導體元件32上具有複數第二連接墊320。
又，該些導電元件310之型式可為針狀、線段(如打線製程用之銲線)或球體等，並無特別限制。
如第3B圖所示，形成複數第一銲線33以對應連結各該第一連接墊300與各該第二連接墊320，且單一第一銲線33係對應接觸同行之每一導電元件310。於相同實施概念下，該第二連接墊320係可形成於第二半導體元件32之非主動面上，且該第二連接墊320係可設計為交錯式排列或該第二連接墊320之尺寸大於該第一連接墊300。
於本實施例中，該第一銲線33於該第一半導體元件31與該基板30之間的線段33a係垂直該導電元件310，如第3C’圖所示。
再者，於其它實施例中，該第一銲線33可選擇性接觸該導電元件310，亦即該第一銲線33可不接觸部分第一半導體元件31之導電元件310。
本發明之製法藉由垂直打線之技術，使該第一銲線33作為導電元件，因該第一銲線33之寬度較小，而無須擔憂各該第一銲線33相接觸而造成短路之問題，故該基板30上之各該第一連接墊300之間的距離t可大幅縮小，如第3A’圖所示，使該基板30不僅其尺寸可相對縮小，且仍可佈設足夠之第一連接墊300。因此，本發明之製法有效縮小該基板30之尺寸，因而突破微小化需求之瓶頸。
再者，打線製程之技術已相當成熟，故應用於垂直打線方式，不僅可降低成本，且能有效提升產品生產之產能(Unit Per Hour,UPH)。
又，該第二半導體元件32具有相對之作用面與非作用面，且該些第二連接墊320可依需佈設於該作用面與非作用面上。例如：若以該第二半導體元件32之作用面結合至該第一半導體元件31上，則於該非作用面上佈設該些第二連接墊320；若以該第二半導體元件32之非作用面結合至該第一半導體元件31上，則於該作用面上佈設該些第二連接墊320。
如第3C圖所示，形成複數第二銲線34以連結該第一連接墊300與該第二連接墊320，且該第二銲線34經過該導電元件310，使單一第二銲線34係對應接觸同行之每一導電元件310。
於本實施例中，該第二銲線34於該第一半導體元件31與該基板30之間的線段34a係垂直該導電元件310，如第3C’圖所示。
再者，該第一與第二銲線33,34係分別經過該導電元件310之相對兩側，以構成夾持結構，如髮夾式結構，使該導電元件310穿過該夾持結構而夾設於其中，故能強化電性導通之效能。
又，於其它實施例中，該第二銲線34亦可選擇性接觸該導電元件310，亦即該第二銲線34可不接觸部分第一半導體元件31之導電元件310。
本發明之製法藉由第二銲線34之設計，以提升電性導通之良率，可避免因部分第一銲線33未接觸某些導電元件310而使電性傳輸不完全，故藉由該第一與第二銲線33,34同時作為導電路徑可提升電性導通之良率。
如第3D圖所示，形成導電體35以連結該導電元件310、第一與第二銲線33,34。
於本實施例中，形成該導電體35之材質係為銅，其製程係先提供一裝有化銅材藥水之容器(圖略)，再將該基板30及其上之結構置於該容器中，令該化銅藥水之銅材沉積於該第一連接墊300、第二連接墊320、導電元件310、第一與第二銲線33,34上。於此製程中，化銅藥水之銅材僅會沉積於金屬表面，而不會沉積於非導電材表面。
接著，移除該容器及其內之化銅材溶液之後，進行乾燥製程，使該沉積之銅材形成該導電體35。
本發明之製法藉由形成導電體35以增加該導電元件310、第一與第二銲線33,34之間的連接強度。
另外，有關形成導電體35之製程種類繁多，並不限於上述。
如第3E圖所示，形成封裝膠體36於該基板30上，以包覆該些第一半導體元件31、第二半導體元件32、第一銲線33、第二銲線34及導電體35。
請參閱第4及4’圖，本實施例與上述實施例之差異係在於打線製程之設計，其它製法大致相同。
如第4及4’圖所示之半導體封裝件4,4’中，該第一銲線43,43’與第二銲線44,44’亦可連結於同一第二連接墊420上，且該第一銲線43與第二銲線44之端部可重疊於該第二連接墊420上，如第4圖所示；或者如第4’圖所示，該第一銲線43’與第二銲線44’之端部係平放於該第二連接墊420上。
再者，一般銲線之兩端部分別為球型接點及縫接銲點，故該第一銲線43與第二銲線44可以球型接點相疊；或者以球型接點及縫接銲點相疊，如第4圖所示；亦可以縫接銲點相疊。
又，該第一與第二銲線43’,44’亦可經過該導電元件310之同一側，而未形成夾持結構，如第4’圖所示。
另外，於第4’圖所示之半導體封裝件4’中，上、下相對位置的各該第一半導體元件31’，其導電元件310’的位置亦可交錯設置。
本發明提供一種半導體封裝件3,4,4’，係包括：一基板30、複數第一半導體元件31,31’、一第二半導體元件32、複數第一銲線33,43,43’、複數第二銲線34,44,44’、複數導電體35以及一封裝膠體36。
所述之基板30係具有一放置區A與複數第一連接墊300，該些第一連接墊300係位於該放置區A之外圍。
所述之第一半導體元件31,31’係相互堆疊於該放置區A內，且其側邊具有複數凸出之導電元件310,310’，而各該第一連接墊300之位置係對應各該導電元件310,310’之位置。
所述之第二半導體元件32係設於該最上層之第一半導體元件31,31’上，且具有複數第二連接墊320,420。
所述之第一銲線33,43,43’係連結該第一連接墊300與該第二連接墊320,420，並接觸該導電元件310,310’，且該第一銲線33,43,43’於該第一半導體元件31,31’與該基板30之間的線段33a係垂直該導電元件310,310’。
所述之第二銲線34,44,44’係連結該第一連接墊300與該第二連接墊320,420，並經過該導電元件310,310’，且該第二銲線34,44,44’於該第一半導體元件31,31’與該基板30之間的線段34a係垂直該導電元件310,310’，又該第一銲線33,43,43’與第二銲線34,44,44’係構成夾持結構，使該導電元件310穿過該夾持結構，令該夾持結構夾制該導電元件。
所述之導電體35係連結該導電元件310,310’、第一銲線33,43,43’與第二銲線34,44,44’。
所述之封裝膠體36係形成於該基板30上，以包覆該些第一半導體元件31,31’、第二半導體元件32、第一銲線33,43,43’、第二銲線34,44,44’及導電體35。
另外，於其它實施例中，該第一或第二銲線33,34可選擇性接觸其中一部分之導電元件310。
綜上所述，本發明之半導體封裝件及其製法，主要藉由銲線與導電元件作為導電元件，因銲線之寬度極小，故各該銲線間難以相接觸，而有效避免發生短路之問題，且即使該基板上之各該第一連接墊之間的距離大幅縮小後，各該銲線間仍不會相接觸。因此，本發明能大幅縮小該基板之尺寸，以符合微小化之需求。
再者，因打線製程之技術相當成熟，故能降低成本及提升產能。
又，藉由多條銲線經過同一導電元件之設計，能確保電性連接之完整性，因而有效提升電性導通之良率。
另外，藉由導電體之設計，能增加該導電元件與各銲線之間的連接強度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1a,1b,2,3,4,4’．．．半導體封裝件
10,10’,20,30．．．基板
100,200．．．電性連接墊
11,11’．．．記憶體晶片
13,14,13’,14’．．．銲線
21．．．晶片
210．．．電性接觸部
210a．．．信號端
23．．．導電膠體
300．．．第一連接墊
31,31’．．．第一半導體元件
310,310’．．．導電元件
32．．．第二半導體元件
320,420．．．第二連接墊
33,43,43’．．．第一銲線
33a,34a．．．線段
34,44,44’．．．第二銲線
35．．．導電體
36．．．封裝膠體
A．．．放置區
L．．．無作用區域
D,t．．．距離
第1A及1B圖係為習知半導體封裝件之不同堆疊晶片類型之剖面示意圖；
第2A圖係為習知半導體封裝件之另一種電性連接類型之剖面示意圖；
第2B圖係為第2A圖之基板之上視示意圖；
第3A至3E圖係為本發明半導體封裝件之製法之示意圖；其中，第3A’圖係為第3A圖之基板之上視示意圖，第3C’圖係為第3C圖之局部剖面示意圖，第3D圖係為局部剖面示意圖；
第4圖係為本發明半導體封裝件之又一實施例之立體示意圖；以及
第4’圖係為本發明半導體封裝件之另一實施例之剖面示意圖。
30．．．基板
300．．．第一連接墊
31．．．第一半導體元件
310．．．導電元件
32．．．第二半導體元件
320．．．第二連接墊
33．．．第一銲線

Claims (28)

  1. 一種半導體封裝件，係包括：基板，係具有放置區與複數第一連接墊，該第一連接墊位於該放置區之外圍；至少一第一半導體元件，係設於該基板之放置區上，且該第一半導體元件具有複數側凸之導電元件；第二半導體元件，係設於該第一半導體元件上，且該第二半導體元件上具有複數第二連接墊；以及複數第一銲線，係連結該第一連接墊與該第二連接墊，並電性連接該導電元件。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一連接墊之位置對應其上方該導電元件之位置。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一半導體元件係為複數時，各該第一半導體元件為相互堆疊，使該第二半導體元件設置於該最上層之第一半導體元件上。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一銲線於該第一半導體元件與該基板之間的線段係垂直該導電元件。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一銲線選擇性電性連接該導電元件。
  6. 如申請專利範圍第1項所述之半導體封裝件，復包括複數第二銲線，係連結該第一連接墊與該第二連接墊，並電性連接該導電元件。
  7. 如申請專利範圍第6項所述之半導體封裝件，其中，該第二銲線選擇性電性連接該導電元件。
  8. 如申請專利範圍第6項所述之半導體封裝件，其中，該第一與第二銲線構成夾持結構，令該夾持結構夾制該導電元件。
  9. 如申請專利範圍第6項所述之半導體封裝件，其中，該第二銲線於該第一半導體元件與該基板之間的線段係垂直該導電元件。
  10. 如申請專利範圍第6項所述之半導體封裝件，復包括導電體，係包覆該導電元件、第一與第二銲線。
  11. 如申請專利範圍第1項所述之半導體封裝件，復包括導電體，係包覆該導電元件與第一銲線。
  12. 如申請專利範圍第10或11項所述之半導體封裝件，其中，形成該導電體之材質係為銅。
  13. 如申請專利範圍第1項所述之半導體封裝件，復包括封裝膠體，係形成於該基板上，以包覆該第一半導體元件、第二半導體元件及第一銲線。
  14. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二連接墊係形成於第二半導體元件之非主動面上。
  15. 一種半導體封裝件之製法，係包括：提供具有放置區與複數第一連接墊之基板，該第一連接墊位於該放置區之外圍；置放至少一第一半導體元件於該基板之放置區上，該第一半導體元件具有複數側凸之導電元件；置放第二半導體元件於該第一半導體元件上，該第二半導體元件上具有複數第二連接墊；以及形成複數第一銲線以連結該第一連接墊與該第二連接墊，並令該第一銲線電性連接該導電元件。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該第一連接墊之位置對應其上方該導電元件之位置。
  17. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該第一半導體元件係為複數時，各該第一半導體元件為相互堆疊，使該第二半導體元件設置於該最上層之第一半導體元件上。
  18. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該第一銲線於該第一半導體元件與該基板之間的線段係垂直該導電元件。
  19. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該第一銲線選擇性電性連接該導電元件。
  20. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成複數第二銲線以連結該第一連接墊與第二連接墊，該第二銲線並經過該導電元件。
  21. 如申請專利範圍第20項所述之半導體封裝件之製法，其中，該第二銲線選擇性電性連接該導電元件。
  22. 如申請專利範圍第20項所述之半導體封裝件之製法，其中，該第一與第二銲線構成夾持結構，令該夾持結構夾制該導電元件。
  23. 如申請專利範圍第20項所述之半導體封裝件之製法，其中，該第二銲線於該第一半導體元件與該基板之間的線段係垂直該導電元件。
  24. 如申請專利範圍第20項所述之半導體封裝件之製法，復包括形成導電體以包覆該導電元件、第一與第二銲線。
  25. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成導電體以包覆該導電元件與第一銲線。
  26. 如申請專利範圍第24或25項所述之半導體封裝件之製法，其中，形成該導電體之材質係為銅。
  27. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成封裝膠體於該基板上，以包覆該第一半導體元件、第二半導體元件及第一銲線。
  28. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該第二連接墊係形成於第二半導體元件之非主動面上。
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