CN113851451B - 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法 - Google Patents
一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法 Download PDFInfo
- Publication number
- CN113851451B CN113851451B CN202111436582.4A CN202111436582A CN113851451B CN 113851451 B CN113851451 B CN 113851451B CN 202111436582 A CN202111436582 A CN 202111436582A CN 113851451 B CN113851451 B CN 113851451B
- Authority
- CN
- China
- Prior art keywords
- plastic substrate
- chip
- chips
- package structure
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
Abstract
本发明提供一种基于可塑性基板的芯片3D封装结构,包括:可塑性基板,包括一层或多层信号互联层及柔性介质层,所述信号互连层互相电连接与所述柔性介质层集成;及多个芯片,安装于所述可塑性基板上;其中,所述可塑性基板具有至少两个弯折处,多个芯片通过所述可塑性基板弯折后呈多向堆叠弯折,绝缘填充材料填充于所述可塑性基板在弯折边角处形成的空腔中以及所述可塑性基板的弯折开口处。本发明提供一种基于可塑性基板的芯片3D封装结构及制作方法,以解决现有堆叠方式高难度,高成本,层数少的问题,以及能解决特殊的贴装角度要求。
Description
技术领域
本发明涉及微电子及半导体封装领域,尤其是涉及一种基于可塑性基板的芯片3D堆叠封装结构及其制造方法。
背景技术
随着半导体封装的发展,芯片的平面封装发展方式受限,2.5D乃至3D堆叠也在芯片封装中广泛使用。随着系统集成(SiP)封装、堆叠封装(PiP、PoP)等被广泛使用,越来越多的3D封装结构被创造和设计出来。3D封装结构是在每个芯片的顶部再安装芯片,从而形成立体芯片,上芯片和下芯片通过硅通孔来实现连接。
芯片3D堆叠通常有下列几种方式: (1)芯片先堆叠,然后通过引线键合的方式,实现芯片的互连互通,这种方式,要么是上层芯片尺寸比下层芯片小,呈现金字塔状的叠层结构;要么是芯片都存在一定的位移,确保上层芯片不会遮挡下层芯片的I/O位置;(2)三维TSV技术,通过通孔的方式实现芯片间的互联互通,其可实现相同尺寸芯片的无位移的堆叠,但是技术难度较大,工艺比较复杂,故制造成本较高;(3)通过垫片或凸块,增加了芯片间的距离,而实现的引线键合;(4)结合上述几种方式的混合堆叠方式。然而,非TSV的堆叠方式,堆叠层数受限明显。
因此,亟需一种封装结构,既能实现3D堆叠封装,又能解决现有堆叠方式高难度,高成本,层数少的问题。
发明内容
为了解决上述技术问题,本发明提供一种基于可塑性基板的芯片3D封装结构及制作方法,以解决现有堆叠方式高难度,高成本,层数少的问题。
为了实现上述发明目的,本发明提供一种基于可塑性基板的芯片3D封装结构,包括:可塑性基板,包括一层或多层信号互联层及柔性介质层,所述信号互连层互相电连接与所述柔性介质层集成;及多个芯片,安装于所述可塑性基板上;其中,所述可塑性基板具有至少两个弯折处,多个芯片通过所述可塑性基板弯折后呈多向堆叠,绝缘填充材料填充于所述可塑性基板在弯折边角处形成的空腔中以及所述可塑性基板的弯折开口处。
当可塑性基板包括多层所述信号互联层时,每相邻的两层所述信号互联层之间至少有一层所述柔性介质层,且每相邻的两层所述信号互联层之间可以通过他们之间的所述柔性介质层中的过孔电连接。
可选地,封装结构包括支柱,支柱两端安装于可塑性基板上,用于结构支撑。
可选地,封装结构包括焊盘及焊球,焊盘自信号互连层延伸到可塑性基板表面,与焊球两侧电连接。
可选地,在封装结构外侧更具有焊盘与外部芯片电连接。
可选地,可塑性基板朝同一方向弯折而将多个芯片包覆于可塑性基板内。
可选地,绝缘填充材料填充于可塑性基板外侧。
可选地,可塑性基板在弯折处没有柔性介质层。
本发明还提供一种基于可塑性基板的芯片3D堆叠的封装结构制造方法,其特征在于,包括:形成可塑性基板;将焊球和支柱安装于可塑性基板;将芯片安装于可塑性基板;弯折可塑性基板使多个芯片呈多向堆叠;填充绝缘填充物;在封装结构外侧的焊盘上,安装上芯片。
附图说明
图1为本发明实施例提供的一种可塑性基板封装结构的示意图。
图2为本发明实施例提供的一种可塑性基板封装结构的示意图。
图3为本发明实施例提供的一种可塑性基板封装结构的示意图。
图4为本发明实施例提供的一种可塑性基板封装结构的示意图。
图5是本发明实施例提供的一种可塑性基板封装结构的制造方法的流程图。
图6(a)~图6(e)为本发明实施例提供的可塑性基板封装结构的封装示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释本发明,而非对本发明的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种可塑性基板封装结构的示意图,如图1所示,本发明实施例提供的可塑性基板封装结构1包括:可塑性基板103、多个芯片101和绝缘填充材料104。其中,多个芯片101与可塑性基板103电连接,多个芯片101通过可塑性基板103弯折后呈多向堆叠。其中,多向意指至少一个芯片101具有不同堆叠方向,芯片101堆叠方向包括横向、纵向等两种以上方向或互相垂直,以达到最佳堆叠效益和空间利用。本实施例中,可塑性基板103弯折角度大致成90度角,剖面形成2字型或倒S型。但本发明不在此限,可依实际需求进行设计,使可塑性基板103弯折于不同角度形成芯片101的3D堆叠,特别是最外侧部分,可以根据芯片101的特殊贴装角度调整可塑性基板103弯折角度,形成适合的形状。此外,封装或折弯后的基板侧面也可贴装芯片,增加设计的灵活度和提高装片密度。
可塑性基板103可以包括一层或多层信号互联层11,信号互连层11互相电连接,与柔性介质层12集成(即,设置其上、其中或穿过)。当可塑性基板103包括多层信号互联层11时,每相邻的两层信号互联层11之间至少有一层柔性介质层12,且每相邻的两层信号互联层11之间可以通过他们之间的柔性介质层12中的过孔电连接。柔性介质层12由可弯折的柔性绝缘材料制成,起到保护信号互联层 11的作用。要注意的是,柔性介质层12不一定需要全部分布在可塑性基板103上,在部分区域,特别是弯折处,可以没有柔性介质层12,有些在上部不需要贴片的基板上,内部金属可以是全部裸露的,用于特殊散热需求。
绝缘填充材料104填充于可塑性基板103在弯折边角处(图1中可塑性基板103形成的外S形弯折)形成的空腔中以及可塑性基板103的弯折开口处,甚至是可塑性基板103外表面或外侧以保护芯片和金属线。绝缘填充材料104可以为氧化硅、碳化硅等无机材料,也可以为环氧树脂、酚醛树脂、聚酰亚胺(PI)等有机材料,在本发明中并不对此进行限制。
可选地,如图1所示,芯片101透过凸块102与可塑性基板103电连接。
可选地,如图1所示,可塑性基板封装结构1还包括焊锡球105,焊锡球形成于可塑性基板封装结构1的外侧表面且与可塑性基板103电连接。
可选地,如图2所示,可塑性基板封装结构1还包括支柱106,支柱106两端安装于可塑性基板103的第一表面103a,用于结构支撑。
可选地,如图2所示,可塑性基板封装结构2还包括焊盘107。焊盘107形成于可塑性基板103表面,与焊球108连接。信号互连层11和焊盘107优选是金属,例如铜、铝、金、银其合金等,也可以由导电聚合物构成,如填充铜的环氧树脂等。透过可塑性基板103弯折,焊盘107可与焊球108两端电连接,依照电路设计的实际需求,实现不同层之间的电连接。焊球108具有一定的硬度和形状,比如可以是铜核球,塑核球等,确保回流后,除了原有的连接导通的功能,由于球核的形变小、核心稳固,以维持住层间空间,也起到一定的支撑作用。
可选地,如图3所示,在可塑性基板封装结构3外侧具有焊盘109,可透过凸块102与外部芯片110电连接。
图4为本发明实施例提供的一种可塑性基板封装结构的示意图。与图1-3不同的是,图4其中4个芯片101形成在可塑性基板103的第一表面103a上,4个芯片101通过可塑性基板103弯折后呈多向堆叠。本实施例中可塑性基板103朝同一方向向内弯折,而将芯片101包于可塑性基板103内,可塑性基板103弯折成90度,构成可塑性基板封装结构4的外侧。可塑性基板封装结构4具有多个支柱106安装于可塑性基板103的弯折边角处、弯折开口处以强化结构,绝缘填充材料104填充于可塑性基板103在弯折边角处(图1中可塑性基板103形成的9字形弯折)形成的空腔中以及可塑性基板103的弯折开口处。本发明实施例对于芯片数量不做限定,对于将柔性基板进行弯折的次数、方向、形状不做限定。
图1至图4中所示结构为可塑性封装结构的剖面图,可以理解的是,当芯片呈阵列排布时,如果以平行于芯片列方向的弯折方向弯折,那么图1至图4中所示的任一芯片其实还能够代表为一行芯片。
图5为本发明实施例提供的一种可塑性基板封装结构的封装方法的流程图,该可塑性基板封装结构可选为上述任一所述的可塑性基板封装结构。如图5所示,本发明实施例提供的可塑性基板封装结构的封装方法包括:
S110、形成可塑性基板。
参考图6(a),可塑性基板103形成有一层或多层信号互联层11,每相邻的两层信号互联层11之间至少有一层柔性介质层12,且每相邻的两层信号互联层11之间可以通过他们之间的柔性介质层12中的过孔电连接。柔性介质层12由可弯折的柔性绝缘材料制成,起到保护信号互联层 11的作用。
S120、将芯片安装于可塑性基板。
参考图6(b),将1个芯片101安装于可塑性基板103的第一表面103a上,与信号互联层11电连接,将3个芯片101安装于第二表面103b上,与信号互联层12电连接。本发明实施例对于安装方式不做限定,芯片101可以依靠助焊剂(flux),导电胶或金属键等与基板103相连,或平面贴装(SMT)、采取焊线(wire bonding)、卷带式自动接合(TAB)以及覆晶(flipchip)等方式,将芯片101安装于可塑性基板103。
可选地,将芯片安装于可塑性基板还包括将焊球和支柱安装于可塑性基板。
参考图6(b),可选地,将支柱106安装于可塑性基板103的第一表面103a上,将焊球108安装于可塑性基板103的相对于第一表面103a的第二表面103b上。
S130、弯折可塑性基板使多个芯片堆叠达到所需的形貌与结构。
参考图6(c),将可塑性基板103弯折,以使多个芯片101相互堆叠,进而实现3维封装。为方便表述,将图6(d)中的安装于第二表面103b上的3个芯片依照方位进行命名:左侧芯片、中间芯片和右侧芯片。使多个芯片101实现纵向堆叠的过程具体可以为:首先将可塑性基板103的右侧向上弯折以使可塑性基板103的右侧与支柱106相接,然后将可塑性基板103的左侧向下弯折以使可塑性基板103的左侧与焊球108相接,且左侧芯片、中间芯片位置相对,右侧芯片位于最上层,形成纵向堆叠。
S140、填充绝缘填充物。
参考图6(d),对在芯片101周围可塑性基板103弯折边角处形成的空腔、可塑性基板封装结构的开口以及可塑性基板103的外侧灌封绝缘填充材料104以形成可塑性基板封装结构6,绝缘填充材料104可以是有机硅胶材料或其他绝缘材料。灌封绝缘填充材料104有效避免了可塑性基板封装结构6的翘曲变形,提高了可塑性基板封装结构6的可靠性,保证了后续植球及测试工艺的正常进行,且可将晶粒与外界隔离,以避免其上与外连接讯号之金线被破坏,防止湿气进入之功能,以避免产生腐蚀与讯号破坏。
S150、在封装结构外侧的焊盘上,安装上芯片。
参考图6(e),可塑性基板103的第一表面103a露出焊盘109,透过可塑性基板封装结构6外侧的焊盘109安装上外部芯片110。外部芯片110可以依靠助焊剂(flux),导电胶或金属键等与焊盘109相连,或采取焊线(wire bonding)、卷带式自动接合(TAB)、平面贴装(SMT)以及覆晶(flip chip)等方式,将外部芯片110安装于焊盘109。
综上所述,本发明可实现芯片的平面贴装,降低了贴片难度,贴片后,通过金金键合,回流或回流焊等方式,实现芯片与基板的互连互通;再通过弯折机把可塑性基板折成特定的角度,以满足不同芯片或模块的功能需求,甚至是满足特定的连接或装片角度。最后通过塑封体把整个封装结构保护起来,减少后续水汽等对其的影响。
以上所述仅是本发明的优选实施例而已,并非对本发明做任何形式上的限制,虽然本发明已以优选实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案的范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容,依据本实用发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (11)
1.一种基于可塑性基板的芯片3D堆叠的封装结构,其特征在于,包括:
可塑性基板,包括一层或多层信号互联层及柔性介质层,所述信号互联层互相电连接与所述柔性介质层集成,所述可塑性基板可通过塑性形变弯折于特定角度;及
多个芯片,安装于所述可塑性基板上,所述芯片是有源元件;
其中,所述可塑性基板具有至少两个弯折处,多个芯片通过所述可塑性基板弯折后呈多向堆叠,至少包含一个所述芯片面向与其他所述芯片不同,绝缘填充材料填充于所述可塑性基板在弯折边角处形成的空腔中以及所述可塑性基板的弯折开口处。
2.如权利要求1所述的封装结构,其特征在于,当可塑性基板包括多层所述信号互联层时,每相邻的两层所述信号互联层之间至少有一层所述柔性介质层,且每相邻的两层所述信号互联层之间可以通过他们之间的所述柔性介质层中的过孔电连接。
3.如权利要求1所述的封装结构,其特征在于,所述绝缘填充材料填充于所述可塑性基板外侧。
4.如权利要求1所述的封装结构,其特征在于,包括支柱,两端安装于所述可塑性基板上,用于结构支撑。
5.如权利要求1所述的封装结构,其特征在于,包括焊盘及焊球,所述焊盘自信号互连层延伸到所述可塑性基板表面,与所述焊球两侧电连接。
6.如权利要求1所述的封装结构,其特征在于,在所述封装结构外侧更具有焊盘与外部芯片电连接。
7.如权利要求1所述的封装结构,其特征在于,所述可塑性基板朝同一方向弯折而将多个所述芯片包覆于所述可塑性基板内。
8.如权利要求1所述的封装结构,其特征在于,所述可塑性基板在弯折处没有所述柔性介质层。
9.一种基于可塑性基板的芯片3D堆叠的封装结构制造方法,其特征在于,包括:
形成可塑性基板,所述可塑性基板可通过塑性形变弯折于特定角度;
将芯片安装于所述可塑性基板,所述芯片是有源元件;
弯折所述可塑性基板使多个所述芯片呈多向堆叠,至少包含一个所述芯片面向与其他所述芯片不同;
填充绝缘填充物;
在封装结构外侧的焊盘上,安装上芯片。
10.如权利要求9所述的封装结构制造方法,其特征在于,
所述可塑性基板包括一层或多层信号互联层及柔性介质层,所述信号互联层互相电连接与所述柔性介质层集成。
11.如权利要求10所述的封装结构制造方法,其特征在于,
当所述可塑性基板包括多层所述信号互联层时,每相邻的两层所述信号互联层之间至少有一层所述柔性介质层,且每相邻的两层所述信号互联层之间可以通过他们之间的所述柔性介质层中的过孔电连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111436582.4A CN113851451B (zh) | 2021-11-30 | 2021-11-30 | 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111436582.4A CN113851451B (zh) | 2021-11-30 | 2021-11-30 | 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113851451A CN113851451A (zh) | 2021-12-28 |
CN113851451B true CN113851451B (zh) | 2022-08-02 |
Family
ID=78982286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111436582.4A Active CN113851451B (zh) | 2021-11-30 | 2021-11-30 | 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113851451B (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8050047B2 (en) * | 2007-07-12 | 2011-11-01 | Stats Chippac Ltd. | Integrated circuit package system with flexible substrate and recessed package |
CN103560119B (zh) * | 2013-11-05 | 2016-06-01 | 华进半导体封装先导技术研发中心有限公司 | 用于多屏蔽芯片的三维柔性基板封装结构及制作方法 |
CN104900611B (zh) * | 2015-06-09 | 2017-09-08 | 中国科学院微电子研究所 | 基于柔性基板的三维封装散热结构及其制备方法 |
CN105118827A (zh) * | 2015-08-10 | 2015-12-02 | 成都锐华光电技术有限责任公司 | 基于柔性基板的三维芯片堆叠封装结构及封装方法 |
JP7015691B2 (ja) * | 2017-12-27 | 2022-02-03 | 新光電気工業株式会社 | 半導体装置 |
-
2021
- 2021-11-30 CN CN202111436582.4A patent/CN113851451B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN113851451A (zh) | 2021-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI495082B (zh) | 多層半導體封裝 | |
US9615456B2 (en) | Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface | |
KR100871382B1 (ko) | 관통 실리콘 비아 스택 패키지 및 그의 제조 방법 | |
KR101078740B1 (ko) | 스택 패키지 및 그의 제조방법 | |
US7271496B2 (en) | Integrated circuit package-in-package system | |
US6441476B1 (en) | Flexible tape carrier with external terminals formed on interposers | |
TWI469309B (zh) | 積體電路封裝系統 | |
TWI499032B (zh) | 積體電路層疊封裝件堆疊系統 | |
US9093391B2 (en) | Integrated circuit packaging system with fan-in package and method of manufacture thereof | |
KR20080095290A (ko) | 반도체 장치 및 그 제조 방법 | |
JP4704800B2 (ja) | 積層型半導体装置及びその製造方法 | |
US9917073B2 (en) | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package | |
US20070164411A1 (en) | Semiconductor package structure and fabrication method thereof | |
CN106601692B (zh) | 半导体封装件、制造该半导体封装件的方法及半导体模块 | |
JP5358089B2 (ja) | 半導体装置 | |
CN111052366A (zh) | 具有保护机制的半导体装置及其相关系统、装置及方法 | |
CN110718528A (zh) | 半导体封装件 | |
TWI416700B (zh) | 晶片堆疊封裝結構及其製造方法 | |
KR20070048952A (ko) | 내부 접속 단자를 갖는 멀티 칩 패키지 | |
US20120286398A1 (en) | Semiconductor chip module and planar stack package having the same | |
KR100673379B1 (ko) | 적층 패키지와 그 제조 방법 | |
CN113851451B (zh) | 一种基于可塑性基板的芯片3d堆叠的封装结构及其制造方法 | |
US10079222B2 (en) | Package-on-package structure and manufacturing method thereof | |
US20230111207A1 (en) | Semiconductor package including sub-package | |
US20230352460A1 (en) | Semiconductor package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP03 | Change of name, title or address |
Address after: 210000 floor 13, tower C, Tengfei building, research and Innovation Park, Nanjing area, China (Jiangsu) pilot Free Trade Zone, Nanjing, Jiangsu Patentee after: Jiangsu Changjing Technology Co.,Ltd. Address before: 13 / F, block C, Tengfei building, R & D Park, Jiangbei new district, Nanjing City, Jiangsu Province, 210000 Patentee before: Jiangsu Changjing Technology Co.,Ltd. |
|
CP03 | Change of name, title or address |