KR100871382B1 - 관통 실리콘 비아 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 관통 실리콘 비아 반도체 패키지는, 적어도 둘 이상의 패키지 유닛이 스택된 스택 패키지에 있어서, 상기 패키지 유닛은, 반도체 칩; 상기 반도체 칩의 내부에 적어도 하나 이상 형성된 관통 실리콘 비아; 상기 반도체 칩의 상면에 상기 관통 실리콘 비아의 상면 일측 영역과 접촉되도록 형성된 제1금속배선; 및 상기 반도체 칩의 하면에 상기 관통 실리콘 비아의 하면 타측 영역과 접촉되도록 형성된 제2금속배선;을 포함하며, 상기 상부에 위치하는 패키지 유닛의 제2금속배선과 하부에 위치하는 패키지 유닛의 제1금속배선은 각각 하부 및 상부 패키지 유닛의 관통 실리콘 비아 상부 및 하부 타측 및 일측면에 접촉되며, 상기 상부 및 하부 패키지 유닛들의 제2금속배선 및 제1금속배선은 일측면이 상호 접촉되도록 스택된 것을 특징으로 한다.

Description

관통 실리콘 비아 스택 패키지 및 그의 제조 방법{Through silicon via stack package and method for manufacturing of the same}
도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도.
도 2는 종래의 관통 실리콘 비아를 이용한 스택 패키지를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 관통 실리콘 비아 스택 패키지를 도시한 단면도.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 관통 실리콘 비아 스택 패키지를 설명하기 위하여 도시한 공정별 단면도.
도 5는 본 발명의 다른 실시예에 따른 관통 실리콘 비아 스택 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : 반도체 칩 312 : 절연막
314, 314a : 금속씨드막 316 : 관통 실리콘 비아
318 : 제1금속배선 320 : 제2금속배선
330 : 기판 332 : 접속 패드
334 : 볼랜드 340 : 외부접속단자
350 : 캡핑막 352 : 제1매립재
354 : 제2매립재 360 : 패키지 유닛
본 발명은 스택 패키지에 관한 것으로서, 보다 상세하게는, 경박단소하고 전기적 연결이 우수한 실리콘 비아 스택 패키지 및 그의 제조 방법에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지는 금속 와이어 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 금속 와이어를 이용한 스택 패키지(100)는 적어도 2개 이 상의 반도체 칩(110)들이 기판(120) 상에 접착제(114)를 매개로해서 스택되고, 상기 각 칩(110)과 기판(120)이 금속 와이어(116)를 통해 전기적으로 연결된다.
도 1에서, 미설명된 도면부호 112는 본딩 패드를, 122는 접속 패드를, 124는 볼랜드를, 170은 외부접속단자을, 그리고, 190은 봉지제를 각각 나타낸다.
그러나, 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다.
이에, 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통 실리콘 비아(Through silicon via : TSV)를 이용한 스택 패키지 구조가 제안되었다.
도 2는 종래의 관통 실리콘 비아를 이용한 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 관통 실리콘 비아를 이용한 스택 패키지(200)는 기판(220) 상에 내부에 관통 실리콘 비아(230)가 형성된 반도체 칩(210)들이 상기 각 관통 실리콘 비아(230)들이 대응하도록 스택된다.
도 2에서, 미설명된 도면부호 212는 절연막을, 214는 금속씨드막을, 222는 접속 패드를, 224는 볼랜드를, 그리고, 270은 외부접속단자을 각각 나타낸다.
상기 관통 실리콘 비아를 이용한 스택 패키지는 전기적인 연결이 관통 실리 콘 비아를 통하여 이루어짐으로써, 전기적인 열화 방지되어 반도체 칩의 동작 속도를 향상시킬 수 있고 소형화가 가능하다.
그러나, 관통 실리콘 비아를 이용한 스택 패키지의 경우, 스택되는 반도체 칩들이 각 반도체 칩의 상부로 작은 표면적으로 돌출된 형상의 관통 실리콘 비아에 의해 전기적으로 연결되기 때문에 스택되는 반도체 칩들의 관통 실리콘 비아 간에 정확한 정렬이 어렵다. 그리고, 돌출된 형상의 관통실리콘 비아와 금속 배선이 적층되는 형태로 형성되어 패키지의 두께가 증가한다.
본 발명은 경박단소하고 전기적 연결이 우수한 실리콘 비아 스택 패키지를 제공한다.
본 발명에 따른 관통 실리콘 비아 반도체 패키지는, 적어도 둘 이상의 패키지 유닛이 스택된 스택 패키지에 있어서, 상기 패키지 유닛은, 반도체 칩; 상기 반도체 칩의 내부에 적어도 하나 이상 형성된 관통 실리콘 비아; 상기 반도체 칩의 상면에 상기 관통 실리콘 비아의 상면 일측 영역과 접촉되도록 형성된 제1금속배선; 및 상기 반도체 칩의 하면에 상기 관통 실리콘 비아의 하면 타측 영역과 접촉되도록 형성된 제2금속배선;을 포함하며, 상기 상부에 위치하는 패키지 유닛의 제2금속배선과 하부에 위치하는 패키지 유닛의 제1금속배선은 각각 하부 및 상부 패키지 유닛의 관통 실리콘 비아 상부 및 하부 타측 및 일측면에 접촉되며, 상기 상부 및 하부 패키지 유닛들의 제2금속배선 및 제1금속배선은 일측면이 상호 접촉되도록 스택된 것을 특징으로 한다.
상기 관통 실리콘 비아는 상면 및 하면이 반도체 칩의 상면 및 하면과 동일한 높이를 갖는 것을 특징으로 한다.
상기 제1금속배선의 하부 및 관통 실리콘 비아의 둘레와 제2금속배선의 하부에 각각 형성된 제1 및 제2금속씨드막을 더 포함하는 것을 특징으로 한다.
상기 관통 실리콘 비아, 제1 및 제2금속배선과 제1 및 제2금속씨드막은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된 것을 특징으로 한다.
상기 제1금속배선과 상기 관통 실리콘 비아는 일체형으로 이루어진 것을 특징으로 한다.
삭제
상기 제2 및 제1금속배선은 밑변이 마주보는 형상의 반원의 형태로 형성된 것을 특징으로 한다.
상기 제1 및 제2금속배선은 동일한 두께로 형성된 것을 특징으로 한다.
상기 상부 패키지 유닛 하면의 제2금속배선과 하부 패키지 유닛 상면의 제1금속 배선은 상기 상부 및 하부 패키지 유닛의 관통 실리콘 비아에 솔더를 매개로 물리적 및 전기적으로 부착되는 것을 특징으로 한다.
상기 스택된 패키지 유닛들이 부착되는 기판을 더 포함하는 것을 특징으로 한다.
상기 스택된 패키지 유닛 사이 및 스택된 최하부 패키지 유닛과 기판 간에 형성된 매립재가 더 포함된 것을 특징으로 한다.
상기 매립재는 비전도성 페이스트(Non conductive paste) 또는 비전도성 필름(Non conductive film)인 것을 특징으로 한다.
상기 스택된 패키지 유닛들 사이와, 스택된 최하부 패키지 유닛과 기판 사이 및 스택된 최상부 패키지 유닛 상부를 포함한 상기 기판 상면을 덮도록 형성된 봉지부를 더 포함하는 것을 특징으로 한다.
상기 스택된 최상부 패키지 유닛의 상면에 형성된 캡핑막을 더 포함하는 것을 특징으로 한다.
또한, 관통 실리콘 비아 스택 패키지의 제조 방법은, 반도체 칩에 적어도 하나 이상의 홈을 형성하는 단계; 상기 홈의 내부에 금속막을 매립함과 아울러 상기 금속막의 상면 일측 영역과 접촉되도록 제1금속배선을 형성하는 단계; 상기 금속막의 하부가 노출되도록 상기 반도체 칩의 후면을 제거하여 관통 실리콘 비아를 형성하는 단계; 상기 반도체 칩의 하면에 상기 관통 실리콘 비아의 하면 타측 영역과 접촉되도록 제2금속배선을 형성하여 패키지 유닛을 형성하는 단계; 및 상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계;를 포함하며, 상기 상부에 위치하는 패키지 유닛의 제2금속배선과 하부에 위치하는 패키지 유닛의 제1금속배선은 각각 하부 및 상부 패키지 유닛의 관통 실리콘 비아 상부 및 하부 타측 및 일측면에 접촉되며, 상기 상부 및 하부 패키지 유닛들의 제2금속배선 및 제1금속배선은 일측면이 상호 접촉되도록 스택된 것을 특징으로 한다.
상기 금속막 및 제1금속배선을 형성하는 단계는, 상기 홈의 측벽에 절연막을 형성하는 단계; 상기 절연막을 포함한 반도체 칩 상에 제1금속씨드막을 형성하는 단계; 상기 홈의 내부가 매립되도록 상기 제1금속씨드막 상에 금속막을 형성하는 단계; 및 상기 금속막 및 제1금속씨드막을 패터닝하여 제1금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2금속배선을 형성하는 단계는, 상기 관통 실리콘 비아를 포함한 반도체 칩의 하면에 제2금속씨드막을 형성하는 단계; 상기 금속막 및 제2금속씨드막을 패터닝하여 제2금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 관통 실리콘 비아의 상면 및 하면은 반도체 칩의 상면 및 하면과 동일한 높이를 갖는 것을 특징으로 한다.
상기 제1금속씨드막 및 제1금속배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성하는 것을 특징으로 한다.
제2금속씨드막 및 제2금속배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성하는 것을 특징으로 한다.
삭제
상기 상부 및 하부 패키지 유닛의 하면 및 상면에 형성된 제2 및 제1금속배선은 밑변이 마주보는 형상의 반원의 형태로 형성하는 것을 특징으로 한다.
상기 제1 및 제2금속배선은 동일한 두께로 형성하는 것을 특징으로 한다.
상기 상부 패키지 유닛 하면의 제2금속배선과 하부 패키지 유닛 상면의 제1 금속 배선은 상기 상부 및 하부 패키지 유닛의 관통 실리콘 비아에 솔더를 매개로 물리적 및 전기적으로 부착하는 것을 특징으로 한다.
상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 시, 상기 스택된 패키지 유닛 사이에 매립재를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 후, 상기 스택된 패키지 유닛들을 기판 상에 부착하는 단계를 더 포함하는 것을 특징으로 한다.
상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 후, 상기 기판의 하면에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 한다.
상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 시, 상기 스택된 최하부 패키지 유닛과 기판 사이에 매립재를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 매립재는 비전도성 페이스트(Non conductive paste) 또는 비전도성 필름(Non conductive film)으로 형성하는 것을 특징으로 한다.
상기 스택된 패키지 유닛들 사이와, 스택된 최하부 패키지 유닛과 기판 사이 및 스택된 최상부 패키지 유닛 상부를 포함한 상기 기판 상면을 덮도록 형성된 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 후, 상기 스택된 최상부에 패키지 유닛의 상면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1금속씨드막 상에 금속막을 형성하는 단계 후, 그리고, 금속막 및 제 1금속씨드막을 패터닝하는 단계 전, 상기 금속막의 두께가 감소되도록 상기 금속막을 에치백하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제2금속씨드막 상에 금속막을 형성하는 단계 후, 그리고, 금속막 및 제2금속씨드막을 패터닝하는 단계 전, 상기 금속막의 두께가 감소되도록 상기 금속막을 에치백하는 단계를 더 포함하는 것을 특징으로 한다.
상기 반도체 칩에 홈을 형성하는 단계로부터 상기 패키지 유닛을 형성하는 단계까지는 웨이퍼 레벨에서 진행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 관통 실리콘 비아 스택 패키지를 형성함에 있어서, 작은 면적으로 돌출된 형태를 갖는 관통 실리콘 비아에 의해 여러 개의 반도체 칩을 적층하는 과정에서 발생하는 오정렬과 패키지의 높이 증가 문제를 해결한 실리콘 비아 스택 패키지를 제공한다.
자세하게, 본 발명은 스택 패키지를 형성하기 위하여 각 반도체 칩에 관통 실리콘 비아를 형성하고, 상기 관통 실리콘 비아의 상하부면과 접촉하도록 각각 일측 및 타측에, 즉, 반대 방향으로 금속 배선을 형성한다.
그리고, 상술한 구조를 갖는 반도체 칩을 스택하여 상부에 위치하는 반도체 칩의 하부 관통 실리콘 비아의 타측에 하부에 위치하는 반도체 칩의 상부에 형성된 금속 배선을 부착하는 방식으로 관통 실리콘 비아 스택 패키지를 형성한다.
따라서, 스택되는 각 반도체 칩 간에 오정렬 없이 정확하게 스택 패키지를 형성할 수 있으며, 전기적 연결을 위한 접촉면의 높이가 줄어들어 스택 패키지의 두께를 감소시킬 수 있다.
또한, 스택되는 반도체 칩 간에 작은 면적은 돌출된 관통 실리콘 비아에 의한 점 접촉을 대신하여 금속 배선에 의한 면 접촉으로 전기적 연결을 이룸으로써 원할한 전기적인 연결이 가능하게 되어 수율을 증가시킬 수 있다.
이하에서는 본 발명의 실시예에 따른 관통실리콘 비아 스택 패키지를 상세히 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 관통 실리콘 비아 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 관통 실리콘 비아 스택 패키지(300)는 기판(330) 상에 관통 실리콘 비아(316) 및 재배선(318, 320)이 구비된 적어도 둘 이상의 패키지 유닛(360)들이 스택되어 형성된다.
상기 패키지 유닛(360)은 반도체 칩(310)의 내부에 적어도 하나 이상의 관통 실리콘 비아(316)가 형성되어 있고, 상기 반도체 칩(310)의 상면에 상기 관통 실리콘 비아(316)의 상면 일측 영역과 접촉되도록 제1금속배선(318)이 형성되어 있으며, 상기 반도체 칩(310)의 하면에 상기 관통 실리콘 비아(316)의 하면 타측 영역과 접촉되도록 제2금속배선(320)이 형성되어 있다.
상기 제1 및 제2금속배선(318, 320)은 다양한 형태로 형성되고, 바람직하게, 서로 반대되는 방향으로 반원의 형상을 갖는 패드의 형태, 즉, 상호 밑변이 마주보 는 형태로 반도체 칩(310)의 상면 및 하면에 형성되어 있으며, 스택 패키지를 형성하기 위하여 동일한 높이로 형성되어 있다.
상기 패키지 유닛(360)들은 상부에 위치하는 패키지 유닛(360)의 하면에 형성된 제2금속배선(320)과 하부에 위치하는 패키지 유닛(360)의 상면에 형성된 제1금속배선(318)이 각각 하부 및 상부 패키지 유닛(360)의 관통 실리콘 비아(316) 상부 및 하부에 접촉되도록 스택되어 솔더(미도시)를 매개로 관통 실리콘 비아 스택 패키지를 형성한다. 따라서, 각 패키지 유닛(360)에 형성된 제1 및 제2금속배선(318, 320)은 스택시, 상호 겹쳐지지 않도록, 즉, 스택 패키지의 형성시, 제1 및 제2금속배선(318, 320)은 상기 상부 및 하부의 패키지 유닛(360)에 구비된 각 관통 실리콘 비아(316)에 부착될 때 원형의 형태를 이루도록 형성된다.
상기 패키지 유닛(360)의 관통 실리콘 비아(316)와 제1금속배선(318)은 도금 공정에 의해 일체형으로 형성되어 있으며, 상기 관통 실리콘 비아(316) 및 제1금속배선(318)과 제2금속배선(320)의 하부에는 금속씨드막(314, 314a)이 구비되며, 상기 관통 실리콘 비아(316)를 감싸는 금속씨드막(314)의 측벽에는 절연막(312)이 형성되어 있다.
상기 제1 및 제2금속배선(318, 320)과 금속씨드막(314, 314a)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된다.
상기 스택된 패키지 유닛(360)들을 외부와 전기적으로 연결하기 위하여, 상기 스택된 패키지 유닛(360)들은 상면에 다수의 접속 패드(332)를 구비하고, 하면 에 외부접속단자(340)가 부착된 볼랜드(334)가 배치된 기판(420) 상에 실장되며, 이때, 스택된 최하부 패키지 유닛(360)의 제2금속배선(320)은 상기 기판(330)의 접속 패드(332)와 솔더를 매개로 전기적으로 연결된다.
상기 스택된 패키지 유닛(360)들을 외부환경으로부터 보호하기 위하여, 스택된 패키지 유닛(360)들 사이 및 상기 스택된 최하부 패키지 유닛과 기판(330) 사이에는 각각 제1매립재(352), 제2매립재(354)가 형성되며, 스택된 최상부 패키지 유닛 상에는 캡핑막(350)이 형성된다. 상기 제1 및 제2매립재(352, 354)는 비전성성 페이스트(Non conductive paste) 또는 비전도성 필름(Non conductive film)이 사용되며, 이는 상기 패키지 유닛(360) 사이 및 스택된 최하부 패키지 유닛과 기판 사이를 물리적으로 부착하는 역할도 한다.
한편, 도시하지는 않았지만, 상기 제1 및 제2금속배선이 동일한 방향, 즉, 일방향에 형성된 패키지 유닛을 마련하고, 이와 스택되는 패키지 유닛에는 반대되는 방향으로 형성됨과 아울러 제1 및 제2금속배선이 동일한 방향 형성된 패키지 유닛을 스택하여 관통 실리콘 비아 스택 패키지를 형성할 수 있다.
이와 같이, 본 발명에 따른 관통 실리콘 비아 스택 패키지는 면 접촉에 의한 각 패키지 유닛을 스택하여 형성함으로써, 각 패키지 유닛 간에 오정렬 없이 정확하게 스택 패키지를 형성할 수 있으며, 전기적 연결을 위한 접촉면의 높이가 줄어들어 스택 패키지의 두께를 감소시킬 수 있다.
또한, 스택되는 반도체 칩 간에 작은 면적은 돌출된 관통 실리콘 비아에 의한 점 접촉을 대신하여 금속 배선에 의한 면 접촉으로 전기적 연결을 이룸으로써 원할한 전기적인 연결이 가능하게 되어 수율을 증가시킬 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 관통 실리콘 바이 스택 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 4a를 참조하면, 제조 공정이 완료된 다수의 반도체 칩들로 이루어진 웨이퍼(310a)에 상기 웨이퍼(310a)가 관통되지 않는 깊이로 다수의 홈(T)을 형성한다.
도 4b를 참조하면, 상기 홈(T)의 표면을 포함한 상기 웨이퍼(310a)의 상면에 절연막을 형성한 후, 에치백 공정을 진행하여 상기 홈(T)의 측벽에 절연막(312)을 잔류시킨다.
도 4c를 참조하면, 상기 측벽에 절연막(312)이 형성된 홈(T)의 측벽을 포함하여 웨이퍼(310a) 상에 제1금속 씨드막(314)을 형성한다.
여기서, 상기 제1금속 씨드막(314)은 공지된 기술을 이용하여 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된다.
도 4d를 참조하면, 상기 제1금속 씨드막(314)이 형성된 웨이퍼(310a) 상에 도금 공정을 진행하여 상기 홈(T)의 내부가 매립되도록 금속막을 형성한다.
그런 다음, 상기 패터닝 공정을 진행하여 상기 금속막 및 제1금속 씨드막(314)을 제거하여, 상기 각 반도체 칩(310)의 내부에 관통 실리콘 비아(316) 및 상기 관통 실리콘 비아(316)의 상부 일측면과 연결되도록 반원 형태의 제1금속 배선(318)을 형성한다. 상기 제1금속배선(318)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된다.
상기 금속막의 패터닝 전에 상기 웨이퍼 상의 금속막에 에치백 공정을 진행하여 스택 패키지를 형성하기 위하여 요구되는 두께로 금속막의 높이를 낮춘 후, 패터닝 공정을 진행하여 제1금속배선(318)의 형성할 수 있다.
도 4e를 참조하면, 상기 웨이퍼의 하면으로 그라인딩(Grinding) 공정을 진행하여 상기 웨이퍼(310a)의 하면으로 상기 관통 실리콘 비아(316)의 하면을 노출시킨다. 상기 노출되는 관통 실리콘 비아(316)의 하면은 상기 웨이퍼(310a) 하면의 높이와 동일하도록 그라인딩을 진행한다.
그런 다음, 상기 웨이퍼(310a)의 하면 전체에 제2금속씨드막(312a) 및 상기 제2금속씨드막(312a) 상에 도금 공정을 진행하여 금속막을 형성한 후, 패터닝 공정을 진행하여 상기 관통 실리콘 비아(316)의 하부 타측면과 연결되는 제2금속 배선(320)을 형성하여 다수의 패키지 유닛(360)을 완성한다.
상기 제2금속 배선(320)은 제1금속 배선(318)과 반대되는 방향으로 반원의 형태로 형성되며, 상기 제2금속 배선(320)은 제1금속 배선(318)과 반원의 밑면이 마주보는 형태로 형성된다.
상기 제2금속씨드막(312a) 및 제2금속 배선(318)은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된다.
도 4f를 참조하면, 상기 관통 실리콘 비아(316)와 제1 및 제2금속 배선(318, 320)이 형성된 반도체 칩(310)들을 구비한 적어도 둘 이상의 웨이퍼(310a)를 스택 한다.
상기 웨이퍼(310a)들의 스택은 상부 패키지 유닛(360)의 하부 제2금속 배선(320)이 하부 패키지 유닛(360)의 관통 실리콘 비아(316)에 부착됨과 아울러, 하부 패키지 유닛(360)의 상부 제1금속 배선(318)이 상부 패키지 유닛(360)의 관통 실리콘 비아(316)에 부착되는 방식으로 이루어진다. 상기 제1 및 제2금속 배선(318, 320)과 각 패키지 유닛(360)의 관통 실리콘 비아(316) 간은 솔더(미도시)에 의해 전기적으로 부착된다. 상기 제1 및 제2금속 배선(318, 320)이 부착된 영역을 제외한 각 웨이퍼(310a) 사이 영역은 각 웨이퍼(310a)를 보호 및 물리적인 부착을 위하여 비전도성 페이스트(Non conductive paste : NCP) 또는 비전도성 필름(Non conductive film)으로 이루어진 제1매립물(352)이 개재된다.
이어서, 상기 스택된 최상부 패키지 유닛(360) 상에는 전기적인 절연을 위하여 캡핑막(350)을 형성한다.
도 4g를 참조하면, 상기 스택된 패키지 유닛(360)들을 칩 레벨로 분리하여 관통 실리콘 비아 스택 패키지를 형성한 후, 상면에 접속 패드(332)와 하면에 볼랜드(334)를 구비한 기판(320) 상에 칩 레벨의 스택된 패키지 유닛(360)들을 실장한다.
상기 스택된 패키지 유닛(360)은 상기 스택된 최하부 패키지 유닛(360)의 제2금속 배선(320)은 상기 기판(320)의 접속 패드(332)에 대응하여 솔더(미도시)를 매개로 부착하며, 상기 스택된 최하부 패키지 유닛(360)과 기판(320) 간에는 조인트부의 신뢰성 향상을 위하여 비전도성 페이스트(Non conductive paste : NCP) 또 는 비전도성 필름(Non conductive film)으로 이루어진 제2매립물(354)이 개재한다.
그런 다음, 상기 기판(320)의 볼랜드(334)에는 솔더볼을 부착한다.
도 5는 본 발명의 다른 실시예에 따른 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 스택 패키지(400)는, 상술한 도 3에서와 같이 패키지 유닛(450)들을 스택하되, 상기 제1매립재(460), 제2매립재(462) 및 캡핑막(464)을 대신하여, 스택된 적어도 둘 이상의 패키지 유닛(450) 사이, 스택된 최하부 패키지 유닛(450)과 기판(420) 사이 및 스택된 최상부 패키지 유닛 상부를 포함하여 상기 기판(420) 상면을 덮도록 봉지부(480)가 형성된다.
본 발명의 다른 실시예에 따른 스택 패키지는, 상술한 도 4a부터 도 4e의 제1매립재(460) 및 캡핑막(464)의 형성 전까지와 동일한 방법으로 패키지 유닛(450)들을 스택하고, 상기 기판(420) 상에 상기 스택된 패키지 유닛(450)들을 부착한 후, 전기적 절연 및 조인트부의 신뢰성 향상을 위하여 상기 스택된 패키지 유닛(450) 사이, 스택된 최상부 패키지 유닛(450) 및 최하부 패키지 유닛(450)과 기판(420) 사이에 상기 기판 상면을 덮도록 봉지부(480)를 형성하여 제조한다.
아울러, 도시하지는 않았지만, 본 발명은 상술한 도 3 또는 도 5에서의 스택 패키지와 동일한 구조를 갖도록 패키지 유닛들을 스택하되, 외부와의 전기적인 연결을 위하여 기판을 사용하지 않고, 스택된 최하부 반도체 칩의 하부에 재배열층을 형성한 후, 상기 재배열층에 외부접속단자를 부착하는 방법으로 스택 패키지를 형성하여 스택 패키지를 구성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 면접촉에 의한 방법으로 관통 실리콘 비아 스택 패키지를 형성함으로써, 스택되는 각 패키지 유닛 간에 오정렬 없이 정확하게 스택 패키지를 형성할 수 있으며, 전기적 연결을 위한 접촉면의 높이가 줄어들어 스택 패키지의 두께를 감소시킬 수 있다.
또한, 스택되는 반도체 칩 간에 작은 면적은 돌출된 관통 실리콘 비아에 의한 점 접촉을 대신하여 금속 배선에 의한 면 접촉으로 전기적 연결을 이룸으로써 원할한 전기적인 연결이 가능하게 되어 수율을 증가시킬 수 있다.

Claims (34)

  1. 적어도 둘 이상의 패키지 유닛이 스택된 스택 패키지에 있어서,
    상기 패키지 유닛은,
    반도체 칩;
    상기 반도체 칩의 내부에 적어도 하나 이상 형성된 관통 실리콘 비아;
    상기 반도체 칩의 상면에 상기 관통 실리콘 비아의 상면 일측 영역과 접촉되도록 형성된 제1금속배선; 및
    상기 반도체 칩의 하면에 상기 관통 실리콘 비아의 하면 타측 영역과 접촉되도록 형성된 제2금속배선;을 포함하며,
    상기 상부에 위치하는 패키지 유닛의 제2금속배선과 하부에 위치하는 패키지 유닛의 제1금속배선은 각각 하부 및 상부 패키지 유닛의 관통 실리콘 비아 상부 및 하부 타측 및 일측면에 접촉되며, 상기 상부 및 하부 패키지 유닛들의 제2금속배선 및 제1금속배선은 일측면이 상호 접촉되도록 스택된 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  2. 제 1 항에 있어서,
    상기 관통 실리콘 비아는 상면 및 하면이 반도체 칩의 상면 및 하면과 동일한 높이를 갖는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1금속배선의 하부 및 관통 실리콘 비아의 둘레와 제2금속배선의 하부에 각각 형성된 제1 및 제2금속씨드막을 더 포함하는 것을 특징으로 하는 스택 실리콘 비아 적층 패키지.
  4. 제 3 항에 있어서,
    상기 관통 실리콘 비아, 제1 및 제2금속배선과 제1 및 제2금속씨드막은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성된 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제1금속배선과 상기 관통 실리콘 비아는 일체형으로 이루어진 것을 특징으로 하는 스택 실리콘 비아 적층 패키지.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제2 및 제1금속배선은 밑변이 마주보는 형상의 반원의 형태로 형성된 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  8. 제 1 항에 있어서,
    상기 제1 및 제2금속배선은 동일한 두께로 형성된 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  9. 제 1 항에 있어서,
    상기 상부 패키지 유닛 하면의 제2금속배선과 하부 패키지 유닛 상면의 제1금속 배선은 상기 상부 및 하부 패키지 유닛의 관통 실리콘 비아에 솔더를 매개로 물리적 및 전기적으로 부착되는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  10. 제 1 항에 있어서,
    상기 스택된 패키지 유닛들이 부착되는 기판을 더 포함하는 것을 특징으로 하는 스택 패키지.
  11. 제 10 항에 있어서,
    상기 스택된 패키지 유닛 사이 및 스택된 최하부 패키지 유닛과 기판 간에 형성된 매립재가 더 포함된 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  12. 제 11 항에 있어서,
    상기 매립재는 비전도성 페이스트(Non conductive paste) 또는 비전도성 필름(Non conductive film)인 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  13. 제 10 항에 있어서,
    상기 스택된 패키지 유닛들 사이와, 스택된 최하부 패키지 유닛과 기판 사이 및 스택된 최상부 패키지 유닛 상부를 포함한 상기 기판 상면을 덮도록 형성된 봉지부를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  14. 제 10 항에 있어서,
    상기 스택된 최상부 패키지 유닛의 상면에 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지.
  15. 반도체 칩에 적어도 하나 이상의 홈을 형성하는 단계;
    상기 홈의 내부에 금속막을 매립함과 아울러 상기 금속막의 상면 일측 영역과 접촉되도록 제1금속배선을 형성하는 단계;
    상기 금속막의 하부가 노출되도록 상기 반도체 칩의 후면을 제거하여 관통 실리콘 비아를 형성하는 단계;
    상기 반도체 칩의 하면에 상기 관통 실리콘 비아의 하면 타측 영역과 접촉되도록 제2금속배선을 형성하여 패키지 유닛을 형성하는 단계; 및
    상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계;를 포함하며,
    상기 상부에 위치하는 패키지 유닛의 제2금속배선과 하부에 위치하는 패키지 유닛의 제1금속배선은 각각 하부 및 상부 패키지 유닛의 관통 실리콘 비아 상부 및 하부 타측 및 일측면에 접촉되며, 상기 상부 및 하부 패키지 유닛들의 제2금속배선 및 제1금속배선은 일측면이 상호 접촉되도록 스택된 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 금속막 및 제1금속배선을 형성하는 단계는,
    상기 홈의 측벽에 절연막을 형성하는 단계;
    상기 절연막을 포함한 반도체 칩 상에 제1금속씨드막을 형성하는 단계;
    상기 홈의 내부가 매립되도록 상기 제1금속씨드막 상에 금속막을 형성하는 단계; 및
    상기 금속막 및 제1금속씨드막을 패터닝하여 제1금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제2금속배선을 형성하는 단계는,
    상기 관통 실리콘 비아를 포함한 반도체 칩의 하면에 제2금속씨드막을 형성 하는 단계;
    상기 금속막 및 제2금속씨드막을 패터닝하여 제2금속 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  18. 제 15 항에 있어서,
    상기 관통 실리콘 비아의 상면 및 하면은 반도체 칩의 상면 및 하면과 동일한 높이를 갖는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제1금속씨드막 및 제1금속배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    제2금속씨드막 및 제2금속배선은 구리(Cu), 알루미늄(Al), 주석(Sn), 니켈(Ni) 및 금(Au) 중 어느 하나로 또는 이들 중 적어도 하나 이상으로 이루어진 합금으로 형성하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  21. 삭제
  22. 제 15 항에 있어서,
    상기 상부 및 하부 패키지 유닛의 하면 및 상면에 형성된 제2 및 제1금속배선은 밑변이 마주보는 형상의 반원의 형태로 형성하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  23. 제 15 항에 있어서,
    상기 제1 및 제2금속배선은 동일한 두께로 형성하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  24. 제 15 항에 있어서,
    상기 상부 패키지 유닛 하면의 제2금속배선과 하부 패키지 유닛 상면의 제1금속 배선은 상기 상부 및 하부 패키지 유닛의 관통 실리콘 비아에 솔더를 매개로 물리적 및 전기적으로 부착하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  25. 제 15 항에 있어서,
    상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 시, 상기 스택된 패키지 유닛 사이에 매립재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  26. 제 15 항에 있어서,
    상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 후, 상기 스택된 패키지 유닛들을 기판 상에 부착하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  27. 제 26 항에 있어서,
    상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 후, 상기 기판의 하면에 외부접속단자를 부착하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  28. 제 26 항에 있어서,
    상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 시, 상기 스택된 최하부 패키지 유닛과 기판 사이에 매립재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  29. 제 25항 또는 제 28 항에 있어서,
    상기 매립재는 비전도성 페이스트(Non conductive paste) 또는 비전도성 필름(Non conductive film)으로 형성하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  30. 제 26 항에 있어서,
    상기 스택된 패키지 유닛들 사이와, 스택된 최하부 패키지 유닛과 기판 사이 및 스택된 최상부 패키지 유닛 상부를 포함한 상기 기판 상면을 덮도록 형성된 봉지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  31. 제 15 항에 있어서,
    상기 적어도 둘 이상의 패키지 유닛을 스택하는 단계 후, 상기 스택된 최상부에 패키지 유닛의 상면에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  32. 제 16 항에 있어서,
    상기 제1금속씨드막 상에 금속막을 형성하는 단계 후, 그리고, 금속막 및 제1금속씨드막을 패터닝하는 단계 전, 상기 금속막의 두께가 감소되도록 상기 금속막을 에치백하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패 키지의 제조 방법.
  33. 제 17 항에 있어서,
    상기 제2금속씨드막 상에 금속막을 형성하는 단계 후, 그리고, 금속막 및 제2금속씨드막을 패터닝하는 단계 전, 상기 금속막의 두께가 감소되도록 상기 금속막을 에치백하는 단계를 더 포함하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
  34. 제 15 항에 있어서,
    상기 반도체 칩에 홈을 형성하는 단계로부터 상기 패키지 유닛을 형성하는 단계까지는 웨이퍼 레벨에서 진행하는 것을 특징으로 하는 관통 실리콘 비아 스택 패키지의 제조 방법.
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