KR20230041250A - 반도체 소자 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230041250A
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semiconductor device
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송솔지
권준윤
박점용
오동준
이충선
황현수
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Abstract

본 발명은 반도체 소자 및 이를 포함하는 반도체 패키지에 관한 것이다. 상기 반도체 소자는 기판, 상기 기판의 하면 상의 절연층, 상기 절연층의 측벽은 상기 기판의 측벽보다 바깥쪽으로 돌출되고, 상기 기판을 관통하는 관통 비아, 상기 절연층 내에 제공된 배선 구조체, 및 상기 기판에 의해 노출된 상기 절연층의 상면 상에 배치되는 더미 패턴을 포함할 수 있다.

Description

반도체 소자 및 이를 포함하는 반도체 패키지{Semiconductor device and semiconductor package including the same}
본 발명은 반도체 소자 및 이를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 소자 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 것에 있다.
본 발명이 해결하고자 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 포함하는 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 기판, 상기 기판의 하면 상의 절연층, 상기 절연층의 측벽은 상기 기판의 측벽보다 바깥쪽으로 돌출되고, 상기 기판을 관통하는 관통 비아, 상기 절연층 내에 제공된 배선 구조체, 및 상기 기판에 의해 노출된 상기 절연층의 상면 상에 배치되는 더미 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소지는, 기판, 상기 기판의 하면 상에 배치된 절연층, 상기 기판을 관통하는 관통 비아, 상기 절연층 내에 제공된 배선 구조체, 및 상기 절연층의 하면에 인접하는 제1 연결 패드를 포함하되, 상기 절연층의 측벽은 상기 기판의 측벽보다 바깥쪽으로 돌출되고, 상기 절연층의 하면과 상기 절연층의 측벽 사이의 각도는 예각일 수 있다.
본 발명에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상의 제1 반도체 칩, 및 상기 패키지 기판의 하면 상의 외부 단자들을 포함하되, 상기 제1 반도체 칩은 기판, 상기 기판의 하면 상의 절연층, 상기 기판을 관통하는 관통 비아, 상기 절연층 내에 제공된 배선 구조체, 상기 배선 구조체는 상기 절연층의 일부를 관통하는 도전 비아 및 상기 도전 비아와 전기적으로 연결되는 도전 패턴을 포함하고, 상기 절연층이 상기 기판보다 바깥쪽으로 돌출되어 제공된 단차부, 및 상기 단차부 상에 배치된 더미 패턴을 포함할 수 있다.
본 발명에 따르면, 기판보다 바깥쪽으로 돌출된 절연층의 상면 상에 더미 패턴이 배치된 반도체 소자가 제공될 수 있다. 이에 따라, 상기 반도체 소자를 포함하는 반도체 패키지에 따르면, 인접하여 적층된 반도체 칩들 사이의 연결 패드들의 접합 불량이 방지될 수 있다. 궁극적으로, 인접하여 적층된 반도체 칩들의 본딩(bonding) 효율이 향상될 수 있어, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 평면도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 3은 도 2의 A영역을 확대 도시한 도면이다.
도 4는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 평면도이다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 6의 I-I'에 따른 단면도이다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 6의 I-I'에 따른 단면도이다.
도 9, 도 10, 도 11, 도 13, 도 15, 및 도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 12는 도 11의 B영역을 확대 도시한 도면이다.
도 14는 도 13의 C영역을 확대 도시한 도면이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 평면도이다. 도 2는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다. 도 3은 도 2의 A영역을 확대 도시한 도면이다.
도 1, 도 2, 및 도 3을 참조하면, 반도체 패키지(1)는 제1 반도체 칩(100) 및 패키지 기판(500)을 포함할 수 있다.
상기 패키지 기판(500)은 예를 들어, 인쇄회로기판(printed circuit board: PCB)일 수 있다. 상기 패키지 기판(500)은 단일층의 절연층 또는 복수로 적층된 절연층들을 포함할 수 있다. 상기 패키지 기판(500)은 패키지 기판 패드들(510) 및 단자 패드들(520)을 포함할 수 있다. 상기 패키지 기판 패드들(510)은 상기 패키지 기판(500)의 상면에 인접할 수 있고, 상기 단자 패드들(520)은 상기 패키지 기판(500)의 하면에 인접할 수 있다. 상기 패키지 기판 패드들(510)은 상기 패키지 기판(500)의 상면 상에 노출될 수 있다. 상기 패키지 기판(500) 내의 내부 배선들(미도시)에 의해, 상기 패키지 기판 패드들(510) 및 상기 단자 패드들(520은 전기적으로 연결될 수 있다. 상기 패키지 기판 패드들(510), 및 상기 단자 패드들(520)은 도전성 금속 물질을 포함할 수 있다. 상기 패키지 기판 패드들(510), 및 상기 단자 패드들(520)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다.
외부 단자들(550)이 상기 패키지 기판(500)의 하면 상에 제공될 수 있다. 상기 외부 단자들(550)은 상기 단자 패드들(520)의 하면 상에 배치되어, 상기 단자 패드들(520)과 전기적으로 연결될 수 있다. 상기 외부 단자들(550)은 외부 장치와 접속할 수 있다. 이에 따라, 외부의 전기적 신호들이 상기 외부 단자들(550)을 통해 상기 패키지 기판 패드들(510)에 송수신될 수 있다. 상기 외부 단자(550)는 예를 들어, 솔더 볼, 범프 및 필라 중에서 적어도 하나를 포함할 수 있다. 상기 외부 단자들(550)은 도전성 금속 물질을 포함할 수 있다. 상기 외부 단자들(550)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무스(Bi) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 반도체 칩(100)은 상기 패키지 기판(500) 상에 제공되어, 상기 패키지 기판(500)의 상면 상에 실장될 수 있다. 상기 제1 반도체 칩(100)은 기판(110) 및 절연층(120)을 포함할 수 있다. 상기 제1 반도체 칩(100)은 예를 들어, 메모리 칩, 로직 칩, 또는 이들의 조합을 포함하는 반도체 칩일 수 있다. 본 명세서에서, 반도체 소자는 상기 제1 반도체 칩(100)을 지칭할 수 있다.
상기 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 예로, 상기 기판(110)은 칩 레벨의 기판일 수 있다. 상기 기판(110)의 측벽(110s)은 상기 패키지 기판(500)의 상면(또는 상기 기판(110)의 상면)에 실질적으로 수직할 수 있다.
상기 절연층(120)은 상기 기판(110)의 하면 상에 배치될 수 있다. 상기 절연층(120)은 절연 물질을 포함할 수 있다. 상기 절연층(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 절연층(120)은 단일층 또는 적층된 복수의 층을 포함할 수 있다. 상기 절연층(120)의 측벽(120s)은 상기 패키지 기판(500)의 상면과 교차할 수 있다. 상기 절연층(120)의 하면(120b)과 상기 절연층(120)의 상기 측벽(120s) 사이의 각도(θ)는 예각일 수 있다. 상기 절연층(120)의 하면(120b)과 상기 절연층(120)의 상기 측벽(120s) 사이의 상기 각도(θ)는 예를 들어, 20도 이상 90도 미만일 수 있다. 일 예로, 상기 절연층(120)의 상부의 폭은 상기 절연층(120)의 하부의 폭보다 더 작을 수 있다. 상기 기판(110)에 의해 상기 절연층(120)의 상면(120a)의 일부가 노출될 수 있다. 상기 절연층(120)의 폭은 상기 절연층(120)의 하면(120b)으로 갈수록 더 커질 수 있다. 상기 절연층(120)의 상기 측벽(120s)은 상기 기판(110)의 상기 측벽(110s)보다 바깥쪽으로 더 돌출될 수 있다. 즉, 상기 절연층(120)의 상기 측벽(120s)은 상기 기판(110)의 상기 측벽(110s)과 얼라인(align)되지 않고 어긋날(misaligned) 수 있다. 상기 기판(110)의 폭(W1)은 상기 절연층(120)의 최상부의 폭(W2)(즉, 상기 절연층(120)의 최소 폭) 보다 더 작을 수 있다. 상기 절연층(120)의 상기 최상부의 폭(W2)과 상기 기판(110)의 상기 폭(W1)의 차이는 예를 들어, 10 μm 내지 130 μm일 수 있다. 상기 절연층(120)의 상기 측벽(120s)이 상기 기판(110)의 상기 측벽(110s) 보다 바깥쪽으로 더 돌출됨에 따라, 상기 절연층(120)의 상면(120a)과 상기 기판(110)의 측벽(110s) 사이에 단차부(ST)가 형성될 수 있다. 본 명세서에서, 폭은 상기 패키지 기판(500)의 상면에 평행한 방향으로 측정된 거리를 의미할 수 있다.
배선 구조체(130)가 상기 절연층(120) 내에 제공될 수 있다. 상기 배선 구조체(130)는 도전 패턴들(131) 및 도전 비아들(135)을 포함할 수 있다. 상기 배선 구조체(130)는 복수 개로 제공될 수 있다. 상기 도전 비아들(135)은 상기 절연층(120)의 일부를 관통하여, 상기 도전 패턴들(131)과 전기적으로 연결될 수 있다. 상기 도전 패턴들(131) 및 상기 도전 비아들(135)은 도전성 금속 물질을 포함할 수 있다. 상기 도전 패턴들(131) 및 상기 도전 비아들(135)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 상기 절연층(120)은 상기 도전 패턴들(131) 및 상기 도전 비아들(135)을 덮을 수 있다.
제1 연결 패드들(140)이 상기 절연층(120) 내에 제공될 수 있다. 상기 제1 연결 패드들(140)은 상기 절연층(120)의 하면(120b)에 인접하여 배치될 수 있다. 상기 제1 연결 패드들(140)은 상기 배선 구조체들(130)과 전기적으로 연결될 수 있다. 상기 제1 연결 패드들(140)의 각각은 대응하는 상기 도전 비아(135)와 전기적으로 연결될 수 있다. 상기 제1 연결 패드들(140)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 연결 패드들(140)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
관통 비아(150)가 상기 기판(110) 내에 제공될 수 있다. 상기 관통 비아(150)는 상기 기판(110)을 관통할 수 있다. 상기 관통 비아(150)는 상기 배선 구조체(130)와 전기적으로 연결될 수 있다. 상기 관통 비아(150)는 복수 개로 제공될 수 있다. 상기 관통 비아(150)는 도전성 금속 물질을 포함할 수 있다. 상기 관통 비아(150)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 도시되지는 않았으나, 상기 관통 비아(150)와 상기 기판(110) 사이에 절연막 및/또는 배리어막이 더 개재될 수 있다.
패드 절연층(115)이 상기 기판(110)의 상면 상에 제공될 수 있다. 상기 패드 절연층(115)은 절연 물질을 포함할 수 있다. 상기 패드 절연층(115)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산화질화물, 및 고분자 중에서 적어도 하나를 포함할 수 있다.
제2 연결 패드들(160)이 상기 기판(110)의 상면에 인접하여 배치될 수 있다. 상기 제2 연결 패드들(160)은 상기 패드 절연층(115) 내에 제공될 수 있다. 상기 제2 연결 패드들(160)의 각각은 대응하는 상기 관통 비아(150)와 접촉할 수 있고, 전기적으로 연결될 수 있다. 상기 제2 연결 패드들(160)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 연결 패드들(160)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
더미 패턴(170)이 상기 절연층(120)의 상면(120a) 상에 제공될 수 있다. 상기 더미 패턴(170)은 상기 기판(110)의 측벽 상에 배치될 수 있다. 상기 더미 패턴(170)은 상기 절연층(120)의 상면(120a)의 적어도 일부를 덮을 수 있다. 상세하게는, 상기 더미 패턴(170)은 상기 기판(110)보다 더 바깥쪽으로 돌출된, 상기 절연층(120)의 상면(120a) 상에 배치될 수 있다. 상기 더미 패턴(170)은 상기 기판(110)에 의해 노출된 상기 절연층(120)의 상면(120a) 상에 배치될 수 있다. 상기 더미 패턴(170)은 상기 단차부(ST) 상에 배치될 수 있다. 일 예로, 상기 더미 패턴(170)은 위로 볼록한 형상을 가질 수 있다. 상기 더미 패턴(170)은 도전성 금속 물질, 절연 물질, 및 반도체 물질 중에서 적어도 하나를 포함할 수 있다. 상기 더미 패턴(170)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 실리콘(Si), 실리콘 산화물, 및 실리콘 질화물 중에서 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 절연층(120)이 상기 기판(110)보다 바깥쪽으로 돌출된 상면 상에 상기 더미 패턴(170)이 배치된 반도체 소자가 제공될 수 있다. 이에 따라, 상기 더미 패턴(170)은 상기 기판(110)의 상면, 상기 패드 절연층(115)의 상면, 및/또는 상기 절연층(120)의 하면(120b) 상에 배치되지 않을 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 4를 참조하면, 반도체 패키지(2)는 패키지 기판(500), 제1 반도체 칩(100), 및 제2 반도체 칩(200)을 포함할 수 있다.
상기 패키지 기판(500)은 패키지 기판 패드들(510) 및 단자 패드들(520)을 포함할 수 있다. 외부 단자들(550)이 상기 패키지 기판(500)의 하면 상에 제공될 수 있다. 상기 패키지 기판(500) 및 상기 외부 단자들(550)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 바와 동일하다.
상기 제2 반도체 칩(200)이 상기 패키지 기판(500) 상에 제공되어, 상기 패키지 기판(500)의 상면 상에 실장될 수 있다. 상기 제2 반도체 칩(200)은 베이스 기판(210) 및 베이스 절연층(220)을 포함할 수 있다. 상기 제2 반도체 칩(200)은 상기 제1 반도체 칩(100)과 다른 종류의 반도체 칩을 포함할 수 있다. 상기 제2 반도체 칩(200)은 로직 칩 또는 버퍼 칩일 수 있고, 상기 반도체 칩(100)과 다른 기능을 수행할 수 있다.
상기 베이스 기판(210)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 예로, 상기 베이스 기판(210)은 칩 레벨의 기판일 수 있다. 상기 베이스 기판(210)의 측벽은 상기 패키지 기판(500)의 상면에 실질적으로 수직할 수 있다.
상기 베이스 절연층(220)은 상기 베이스 기판(210)의 하면 상에 배치될 수 있다. 상기 베이스 절연층(220)은 절연 물질을 포함할 수 있다. 상기 베이스 절연층(220)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 베이스 절연층(220)은 단일층 또는 적층된 복수의 층을 포함할 수 있다. 상기 베이스 절연층(220)의 측벽은 상기 패키지 기판(500)의 상면에 실질적으로 수직할 수 있다. 일 예로, 상기 베이스 절연층(220)의 측벽은 상기 베이스 기판(210)의 측벽과 얼라인(align)될 수 있다.
배선 패턴들(230)이 상기 베이스 절연층(220) 내에 제공될 수 있다. 상기 배선 패턴들(230)은 상기 베이스 절연층(220)의 일부를 관통할 수 있다. 상기 배선 패턴들(230)은 도전성 금속 물질을 포함할 수 있다. 상기 배선 패턴들(230)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 상기 베이스 절연층(220)은 상기 배선 패턴들(230)을 덮을 수 있다.
제1 칩 패드들(240)이 상기 베이스 절연층(220) 내에 제공될 수 있다. 상기 제1 칩 패드들(240)은 상기 베이스 절연층(220)의 하면에 인접하여 배치될 수 있다. 상기 제1 칩 패드들(240)은 상기 배선 패턴들(230)과 전기적으로 연결될 수 있다. 상기 제1 칩 패드들(240)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 칩 패드들(240)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
칩 비아(250)가 상기 베이스 기판(210) 내에 제공될 수 있다. 상기 칩 비아(250)는 상기 베이스 기판(210)을 관통할 수 있다. 상기 칩 비아(250)는 상기 배선 패턴들(230)과 전기적으로 연결될 수 있다. 상기 칩 비아(250)는 복수 개로 제공될 수 있다. 상기 칩 비아(250)는 도전성 금속 물질을 포함할 수 있다. 상기 칩 비아(250)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다. 도시되지는 않았으나, 상기 칩 비아(250)와 상기 베이스 기판(210) 사이에 절연막 및/또는 배리어막이 더 개재될 수 있다.
칩 패드 절연층(215)이 상기 베이스 기판(210)의 상면 상에 제공될 수 있다. 상기 칩 패드 절연층(215)은 절연 물질을 포함할 수 있다. 상기 칩 패드 절연층(215)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산화질화물, 및 고분자 중에서 적어도 하나를 포함할 수 있다.
제2 칩 패드들(260)이 상기 베이스 기판(210)의 상면에 인접하여 배치될 수 있다. 상기 제2 칩 패드들(260)은 상기 칩 패드 절연층(215) 내에 제공될 수 있다. 상기 제2 칩 패드들(260)의 각각은 대응하는 상기 칩 비아(250)와 전기적으로 연결될 수 있다. 상기 제2 칩 패드들(260)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 칩 패드들(260)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제1 연결 단자들(270)이 상기 제2 반도체 칩(200)의 하면 상에 제공될 수 있다. 상기 제1 연결 단자들(270)은 상기 패키지 기판(500)과 상기 제2 반도체 칩(200) 사이에 개재될 수 있다. 상기 제1 연결 단자들(270)은 상기 제1 칩 패드들(240)의 하면 상에 배치되어, 상기 제1 칩 패드들(240)과 전기적으로 연결될 수 있다. 상기 제1 연결 단자들(270)은 상기 패키지 기판(500)과 접속할 수 있다. 상기 제1 연결 단자(270)는 예를 들어, 솔더 볼, 범프 및 필라 중에서 적어도 하나를 포함할 수 있다. 상기 제1 연결 단자(270)는 도전성 금속 물질을 포함할 수 있다. 상기 제1 연결 단자들(270)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무스(Bi) 중에서 적어도 하나를 포함할 수 있다.
상기 패키지 기판(500)과 상기 제2 반도체 칩(200) 사이에 제1 언더필 막(430)이 개재될 수 있다. 상기 제1 언더필 막(430)은 상기 제1 연결 단자들(270) 사이의 공간을 채울 수 있고, 상기 제1 연결 단자들(270)을 밀봉할 수 있다. 상기 제1 언더필 막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상기 제1 반도체 칩(100)이 상기 제2 반도체 칩(200) 상에 배치될 수 있다. 상기 제1 반도체 칩(100)은 복수 개로 제공되어, 상기 제2 반도체 칩(200) 상에 수직적으로 적층될 수 있다. 상기 제1 반도체 칩들(100)은 칩 스택을 형성할 수 있다. 상기 제1 반도체 칩들(100)은 고대역 메모리(High Bandwidth Memory, HBM) 칩들을 포함할 수 있다. 상기 제1 반도체 칩들(100)은 예를 들어, 디램(DRAM) 칩들을 포함할 수 있다. 상기 제1 반도체 칩(100)은 기판(110), 패드 절연층(115), 및 절연층(120)을 포함할 수 있다. 더미 패턴(170)이 상기 기판(110)보다 더 바깥쪽으로 돌출된, 상기 절연층(120)의 상면(120a) 상에 배치될 수 있다. 상기 제1 반도체 칩(100) 및 상기 더미 패턴(170)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일하다.
인접하는 상기 제1 반도체 칩들(100)은 제1 및 제2 연결 패드들(140, 160)을 통해 전기적으로 연결될 수 있다. 인접하는 상기 제1 반도체 칩들(100) 중 상부의 제1 반도체 칩(100)의 제1 연결 패드(140)와 하부의 제1 반도체 칩(100)의 제2 연결 패드(160)는 직접 접촉할 수 있고, 전기적으로 연결될 수 있다. 인접하는 상기 제1 반도체 칩들(100) 중 상부의 제1 반도체 칩(100)의 상기 절연층(120)과 하부의 제1 반도체 칩(100)의 패드 절연층(115)은 직접 접촉할 수 있다. 최하부의 제1 반도체 칩(100)과 상기 제2 반도체 칩(200)은 상기 제1 연결 패드(140) 및 상기 제2 칩 패드(260)를 통해 전기적으로 연결될 수 있다. 상기 최하부의 제1 반도체 칩(100)의 상기 제1 연결 패드(140)와 상기 제2 반도체 칩(200)의 상기 제2 칩 패드(260)는 직접 접촉할 수 있고, 전기적으로 연결될 수 있다. 상기 최하부의 제1 반도체 칩(100)의 상기 절연층(120)과 상기 제2 반도체 칩(200)의 상기 칩 패드 절연층(215)은 직접 접촉할 수 있다. 다만, 일부 실시예에서, 최상부의 제1 반도체 칩(100)은 관통 비아(150) 및 제2 연결 패드(160)를 포함하지 않을 수 있다. 적층된 상기 제1 반도체 칩들(100)의 개수는 도 4에 도시된 바에 제한되는 것은 아니고, 다양하게 변형될 수 있다.
일반적으로, 절연층의 측벽과 기판의 측벽이 얼라인(align)된다면, 더미 패턴이 절연층의 하면 상에 배치될 수 있다. 이 경우, 더미 패턴으로 인해, 인접하여 적층된 반도체 소자들 사이의 패드들이 접합되기 어려워, 본딩(bonding) 효율이 저하될 수 있다.
본 발명에 따르면, 상기 기판(110)보다 바깥쪽으로 돌출된 상기 절연층(120)의 상면(120a) 상에 상기 더미 패턴(170)이 배치된 반도체 소자가 제공될 수 있다. 이 경우, 상기 더미 패턴(170)이 상기 기판(110)의 상면, 상기 패드 절연층(115)의 상면, 및/또는 상기 절연층(120)의 하면(120b) 상에 배치되지 않을 수 있다. 이에 따라, 상기 반도체 소자를 포함하는 반도체 패키지에 따르면, 인접하여 적층된 제1 반도체 칩들(100) 사이의 상기 제1 및 제2 연결 패드들(140, 160)의 접합 불량이 방지될 수 있다. 궁극적으로, 인접하여 적층된 제1 반도체 칩들(100)의 본딩(bonding) 효율이 향상될 수 있어, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 5를 참조하면, 반도체 패키지(3)는 패키지 기판(500), 제1 반도체 칩(100), 및 제2 반도체 칩(200)에 더하여, 몰딩막(700) 및 방열 구조체(750)을 더 포함할 수 있다. 상기 제2 반도체 칩(200)이 상기 패키지 기판(500) 상에 실장될 수 있다. 상기 패키지 기판(500)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 바와 동일하고, 상기 제2 반도체 칩(200)에 대한 설명은 앞서 도 4를 참조하여 설명한 바와 동일하다.
상기 제1 반도체 칩들(100)이 상기 제2 반도체 칩(200) 상에 수직적으로 적층될 수 있다. 상기 제1 반도체 칩(100)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일하다. 다만, 일부 실시예에서, 절연층(120)의 상면(120a) 상에 더미 패턴(170)이 제공되지 않을 수 있다.
상기 몰딩막(700)이 상기 패키지 기판(500) 상에 제공될 수 있다. 상기 몰딩막(700)은 상기 패키지 기판(500)의 상면, 상기 제2 반도체 칩(200), 및 상기 제1 반도체 칩들(100)을 덮을 수 있다. 일부 실시예에서, 상기 몰딩막(700)은 최상부의 상기 제1 반도체 칩(100)의 상면을 노출시킬 수 있다. 다만, 이에 제한되는 것은 아니고, 도시된 바와는 다르게, 상기 몰딩막(700)은 상기 최상부의 제1 반도체 칩(100)의 상면을 덮을 수 있다. 상기 몰딩막(700)은 예를 들어, 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
방열 구조체(750)가 상기 패키지 기판(500) 상에 제공될 수 있다. 상기 방열 구조체(750)는 상기 최상부의 제1 반도체 칩(100)의 상면 상에 배치될 수 있다. 상기 방열 구조체(750)는 상기 최상부의 제1 반도체 칩(100)의 상면과 접할 수 있다. 상기 방열 구조체(750)는 히트 슬러그 또는 히트 싱크를 포함할 수 있다. 상기 방열 구조체(750)는 금속과 같은 열전도율이 높은 물질을 포함할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 평면도이다. 도 7은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 6의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6 및 도 7을 참조하면, 반도체 패키지(4)는 제1 반도체 칩(100), 제2 반도체 칩(200), 및 패키지 기판(500)에 더하여, 제3 반도체 칩(300) 및 인터포저 기판(600)을 더 포함할 수 있다.
상기 패키지 기판(500)이 제공될 수 있다. 상기 패키지 기판(500)은 패키지 기판 패드들(510) 및 단자 패드들(520)을 포함할 수 있다. 외부 단자들(550)이 상기 패키지 기판(500)의 하면 상에 제공될 수 있다. 상기 패키지 기판(500) 및 상기 외부 단자들(550)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 바와 동일하다.
상기 인터포저 기판(600)이 상기 패키지 기판(500) 상에 배치될 수 있다. 상기 인터포저 기판(600)은 기판층(601) 및 상기 기판층(601) 상의 배선층(602)을 포함할 수 있다.
상기 기판층(601)은 복수의 관통 전극들(660) 및 하부 패드들(670)을 포함할 수 있다. 예를 들어, 상기 기판층(601)은 실리콘(Si) 기판일 수 있다. 상기 관통 전극들(660)은 상기 기판층(601) 내에 배치될 수 있고, 상기 기판층(601)을 관통할 수 있다. 상기 관통 전극들(660)의 각각은 후술할 기판 배선들(630) 중 대응하는 기판 배선(630)에 전기적으로 연결될 수 있다. 상기 하부 패드들(670)은 상기 기판층(601)의 하면에 인접하여 배치될 수 있다. 상기 하부 패드들(670)은 상기 관통 전극들(660)에 전기적으로 연결될 수 있다. 상기 복수의 관통 전극들(660) 및 상기 하부 패드들(670)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
상기 배선층(602)은 상부 패드들(610), 내부 배선들(620), 기판 배선들(630), 및 배선 절연층(605)을 포함할 수 있다. 상기 배선 절연층(605)은 상기 상부 패드들(610), 상기 내부 배선들(620), 및 상기 기판 배선들(630)을 덮을 수 있다. 상기 상부 패드들(610)은 상기 배선층(602)의 상면에 인접할 수 있고, 상기 기판 배선들(630)은 상기 배선층(602)의 하면에 인접할 수 있다. 상기 상부 패드들(610)은 상기 배선층(602)의 상면 상에 노출될 수 있다. 상기 내부 배선들(620)은 상기 배선 절연층(605) 내에 배치될 수 있고, 상기 상부 패드들(610) 및 상기 기판 배선들(630)에 전기적으로 연결될 수 있다. 상기 상부 패드들(610), 상기 내부 배선들(620), 및 상기 기판 배선들(630)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
기판 범프들(650)이 상기 패키지 기판(500) 및 상기 인터포저 기판(600) 사이에 개재될 수 있다. 상기 기판 범프들(650)에 의해 상기 패키지 기판(500)과 상기 인터포저 기판(600)이 전기적으로 연결될 수 있다. 상기 하부 패드들(670)의 각각은 상기 기판 범프들(650) 중 대응하는 하나를 통해 대응하는 패키지 기판 패드(510)에 전기적으로 연결될 수 있다. 상기 기판 범프들(650)은 예를 들어, 솔더 볼, 범프 및 필라 중에서 적어도 하나를 포함할 수 있다. 상기 기판 범프들(650)은 도전성 금속 물질을 포함할 수 있다. 상기 기판 범프들(650)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무스(Bi) 중에서 적어도 하나를 포함할 수 있다. 상기 기판 범프들(650)의 피치는 상기 외부 단자들(550)의 피치보다 더 작을 수 있다.
기판 언더필 막(410)이 상기 패키지 기판(500) 및 상기 인터포저 기판(600) 사이에 개재될 수 있다. 상기 기판 언더필 막(410)은 상기 기판 범프들(650) 사이의 공간을 채울 수 있고, 상기 기판 범프들(650)을 밀봉할 수 있다. 상기 기판 언더필 막(410)은 예를 들어, 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상기 제2 반도체 칩(200)이 상기 인터포저 기판(600) 상에 실장될 수 있다. 상기 제1 반도체 칩들(100)이 상기 제2 반도체 칩(200) 상에 수직적으로 적층될 수 있다. 상기 제1 반도체 칩들(100)의 각각은 기판(110) 및 절연층(120)을 포함할 수 있다. 더미 패턴(170)이 상기 기판(110)보다 더 바깥쪽으로 돌출된, 상기 절연층(120)의 상면(120a) 상에 배치될 수 있다. 상기 제1 반도체 칩(100) 및 상기 더미 패턴(170)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일하고, 상기 제2 반도체 칩(200)에 대한 설명은 앞서 도 4를 참조하여 설명한 바와 동일하다.
상기 제3 반도체 칩(300)이 상기 인터포저 기판(600) 상에 실장될 수 있다. 상기 제3 반도체 칩(300)은 상기 제1 및 제2 반도체 칩들(100, 200)과 수평적으로 이격될 수 있다. 상기 제3 반도체 칩(300)은 상기 제1 및 제2 반도체 칩들(100, 200)과 다른 종류의 반도체 칩일 수 있다. 상기 제3 반도체 칩(300)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 예를 들어, 상기 제3 반도체 칩(300)은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 상기 제3 반도체 칩(300)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
상기 제3 반도체 칩(300)은 그 하면에 인접한 제3 칩 패드들(310)을 포함할 수 있다. 상기 제3 칩 패드들(310)은 상기 인터포저 기판(600)의 대응하는 상부 패드들(610)에 전기적으로 연결될 수 있다. 상기 제3 칩 패드들(310)은 도전성 금속 물질을 포함할 수 있다. 상기 제3 칩 패드들(310)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제1 연결 단자들(270)이 상기 인터포저 기판(600)과 상기 제2 반도체 칩(200) 사이에 개재될 수 있다. 상기 제1 연결 단자들(270)은 제1 칩 패드들(240)의 하면 상에 배치되어, 상기 인터포저 기판(600)과 전기적으로 연결될 수 있다. 제1 칩 패드들(240)의 각각은 상기 제1 연결 단자들(270) 중 대응하는 하나를 통해 상기 상부 패드(610)에 전기적으로 연결될 수 있다. 상기 제1 연결 단자들(270)에 의해, 상기 인터포저 기판(600)과 상기 제2 반도체 칩(200)이 전기적으로 연결될 수 있다.
제2 연결 단자들(350)이 상기 제3 반도체 칩(300)의 하면 상에 제공될 수 있다. 상기 제2 연결 단자들(350)은 상기 인터포저 기판(600)과 상기 제3 반도체 칩(300) 사이에 개재될 수 있다. 상기 제2 연결 단자들(350)은 상기 제3 칩 패드들(310)의 하면 상에 배치되어, 상기 인터포저 기판(600)과 전기적으로 연결될 수 있다. 상기 제3 칩 패드들(310)의 각각은 상기 제2 연결 단자들(350) 중 대응하는 하나를 통해 상기 상부 패드(610)에 전기적으로 연결될 수 있다. 상기 제2 연결 단자들(350)에 의해, 상기 인터포저 기판(600)과 상기 제3 반도체 칩(300)이 전기적으로 연결될 수 있다. 상기 제2 연결 단자(350)는 예를 들어, 솔더 볼, 범프 및 필라 중에서 적어도 하나를 포함할 수 있다. 상기 제2 연결 단자(350)는 도전성 금속 물질을 포함할 수 있다. 상기 제2 연결 단자(350)는 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무스(Bi) 중에서 적어도 하나를 포함할 수 있다.
제1 언더필 막(430)이 상기 인터포저 기판(600) 및 상기 제2 반도체 칩(200) 사이에 개재될 수 있다. 상기 제1 언더필 막(430)은 상기 제1 연결 단자들(270) 사이의 공간을 채울 수 있고, 상기 제1 연결 단자들(270)을 밀봉할 수 있다. 제2 언더필 막(420)이 상기 인터포저 기판(600) 및 상기 제3 반도체 칩(300) 사이에 개재될 수 있다. 상기 제2 언더필 막(420)은 상기 제2 연결 단자들(350) 사이의 공간을 채울 수 있고, 상기 제2 연결 단자들(350)을 밀봉할 수 있다. 상기 제1 언더필 막(430) 및 상기 제2 언더필 막(420)은 예를 들어, 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(700)이 상기 인터포저 기판(600) 상에 제공될 수 있다. 상기 몰딩막(700)은 상기 인터포저 기판(600)의 상면, 상기 제1 반도체 칩들(100), 상기 제2 반도체 칩(200), 및 제3 반도체 칩(300)을 덮을 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지를 설명하기 위한 도면으로, 도 6의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6 및 도 8을 참조하면, 반도체 패키지(5)는 제1 반도체 칩들(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 패키지 기판(500), 및 인터포저 기판(600)에 더하여, 방열 구조체(750)를 더 포함할 수 있다. 상기 인터포저 기판(600)이 상기 패키지 기판(500) 상에 배치될 수 있다. 상기 제2 반도체 칩(200)이 상기 인터포저 기판(600) 상에 실장될 수 있다. 상기 제1 반도체 칩들(100)이 상기 제2 반도체 칩(200) 상에 수직적으로 적층될 수 있다. 상기 제3 반도체 칩(300)이 상기 인터포저 기판(600) 상에 실장될 수 있다. 상기 제3 반도체 칩(300)은 상기 제2 반도체 칩(200)과 수평적으로 이격될 수 있다. 상기 제1 반도체 칩들(100) 및 상기 패키지 기판(500)에 대한 설명은 앞서 도 1 내지 도 3을 참조하여 설명한 바와 동일하고, 상기 제2 반도체 칩(200)에 대한 설명은 앞서 도 4를 참조하여 설명한 바와 동일하고, 상기 제3 반도체 칩(300) 및 상기 인터포저 기판(600)에 대한 설명은 앞서 도 6 및 도 7을 참조하여 설명한 바와 동일하다. 다만, 일부 실시예에서, 상기 제1 반도체 칩(100)의 절연층(120)의 상면(120a) 상에 더미 패턴(170)이 제공되지 않을 수 있다.
몰딩막(700)이 상기 인터포저 기판(600) 상에 제공되어, 상기 인터포저 기판(600)의 상면, 상기 제1 반도체 칩들(100), 상기 제2 반도체 칩(200), 및 제3 반도체 칩(300)을 덮을 수 있다. 상기 몰딩막(700)은 최상부의 상기 제1 반도체 칩(100)의 상면을 노출시킬 수 있다.
방열 구조체(750)가 상기 인터포저 기판(600) 상에 제공될 수 있다. 상기 방열 구조체(750)는 상기 최상부의 제1 반도체 칩(100)의 상면 및 상기 제3 반도체 칩(300)의 상면 상에 배치될 수 있다. 상기 방열 구조체(750)는 상기 최상부의 제1 반도체 칩(100)의 상면 및 상기 제3 반도체 칩(300)의 상면 중 적어도 하나와 접할 수 있다. 상기 방열 구조체(750)는 히트 슬러그 또는 히트 싱크를 포함할 수 있다. 상기 방열 구조체(750)는 금속과 같은 열전도율이 높은 물질을 포함할 수 있다.
도 9, 도 10, 도 11, 도 13, 도 15, 및 도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다. 도 12는 도 11의 B영역을 확대 도시한 도면이다. 도 14는 도 13의 C영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9를 참조하면, 제1 캐리어 기판(800)이 제공될 수 있다. 상기 제1 캐리어 기판(800) 상에 접착층(810)이 형성될 수 있다. 상기 접착층(810)은 예를 들어, 폴리머층일 수 있다.
상기 제1 캐리어 기판(800) 상에 예비 반도체 소자(100P)가 형성될 수 있다. 상기 예비 반도체 소자(100P)는 웨이퍼 레벨의 기판일 수 있다. 상기 예비 반도체 소자는 기판(110), 패드 절연층(115), 및 절연층(120)을 포함할 수 있다. 상기 기판(110)은 예를 들어, 반도체 웨이퍼일 수 있다. 상기 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 상기 절연층(120)은 상기 기판(110)의 하면 상에 배치될 수 있다. 상기 절연층(120)은 절연 물질을 포함할 수 있다. 상기 절연층(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 패드 절연층(115)은 상기 기판(110)의 상면 상에 배치될 수 있다. 상기 패드 절연층(115)은 절연 물질을 포함할 수 있다. 상기 패드 절연층(115)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산화질화물, 및 고분자 중에서 적어도 하나를 포함할 수 있다.
배선 구조체들(130)이 상기 절연층(120) 내에 제공될 수 있다. 상기 배선 구조체들(130)은 도전성 금속 물질을 포함할 수 있다. 상기 배선 구조체들(130)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제1 연결 패드들(140)이 상기 절연층(120) 내에 제공될 수 있다. 상기 제1 연결 패드들(140)은 상기 절연층(120)의 하면(120b)에 인접하여 배치될 수 있다. 상기 제1 연결 패드들(140)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 연결 패드들(140)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
관통 비아(150)가 상기 기판(110) 내에 제공될 수 있다. 상기 관통 비아(150)는 상기 기판(110)을 관통할 수 있다. 상기 관통 비아(150)는 도전성 금속 물질을 포함할 수 있다. 상기 관통 비아(150)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제2 연결 패드들(160)이 상기 기판(110)의 상면에 인접하여 배치될 수 있다. 상기 제2 연결 패드들(160)은 상기 패드 절연층(115) 내에 제공될 수 있다. 상기 제2 연결 패드들(160)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 연결 패드들(160)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 포토레지스트 패턴(PR)이 상기 기판(110) 상에 형성될 수 있다. 상기 포토레지스트 패턴(PR)은 상기 패드 절연층(115)의 상면의 일부를 덮을 수 있다. 상기 포토레지스트 패턴(PR)은 후속의 다이싱 공정이 수행될 영역을 정의할 수 있다. 상기 포토레지스트 패턴(PR)은 후속의 다이싱 공정이 수행될 영역을 노출시킬 수 있다.
도 11 및 도 12를 참조하면, 상기 예비 반도체 소자(100P)의 상면 상에 제1 다이싱 공정이 수행될 수 있다. 상기 제1 다이싱 공정은 일 예로, 플라즈마(Plasma)를 이용하여 상기 예비 반도체 소자(100P)의 일부를 절단하는 것을 포함할 수 있다. 상기 제1 다이싱 공정에 의해, 상기 기판(110)이 리세스되어, 상기 절연층(120)의 일부를 노출시키는 제1 트렌치(TR1)가 형성될 수 있다. 상기 제1 트렌치(TR1)의 폭(W3)은 예를 들어, 80 μm 내지 150 μm 일 수 있다. 상기 제1 다이싱 공정이 수행된 후, 상기 포토레지스트 패턴(PR)이 제거될 수 있다. 다만 일부 실시예에서, 후술할 제2 다이싱 공정이 수행된 후, 상기 포토레지스트 패턴(PR)이 제거될 수 있다.
도 13 및 도 14를 참조하면, 상기 예비 반도체 소자(100P)의 상면 상에 제2 다이싱 공정이 수행될 수 있다. 상기 제2 다이싱 공정은 일 예로, 레이저(Laser) 또는 블레이드(Blade)를 이용하여 상기 예비 반도체 소자(100P)를 절단하는 것을 포함할 수 있다. 상기 제2 다이싱 공정에 의해, 상기 절연층(120)이 리세스되어, 상기 접착층(810)의 일부를 노출시키는 제2 트렌치(TR2)가 형성될 수 있다. 상기 제2 트렌치(TR2)를 형성하는 것은 상기 제1 트렌치(TR1)의 바닥면의 일부가 리세스되는 것을 포함할 수 있다. 일 예로, 상기 제2 트렌치(TR2)는 상부의 폭이 하부의 폭보다 더 클 수 있고, 상기 제2 트렌치(TR2)의 내측벽은 경사를 가질 수 있다. 상기 제2 트렌치(TR2)의 최상부의 폭(W4)은 상기 제1 트렌치(TR1)의 상기 폭(W3)보다 더 작을 수 있다. 상기 제2 트렌치(TR2)의 상기 최상부의 폭(W4)은 예를 들어, 20 μm 내지 80 μm 일 수 있다.
상기 제2 다이싱 공정에 의해, 상기 제1 트렌치(TR1)의 바닥면 상에 더미 패턴(170)이 형성될 수 있다. 상기 더미 패턴(170)은 상기 제1 트렌치(TR1)에 의해 노출된 상기 절연층(120)의 상면(120a) 상에 형성될 수 있다. 일 예로, 상기 더미 패턴(170)은 상기 제2 다이싱 공정에 의해 제거될 수 있는 상기 절연층(120), 상기 배선 구조체(130), 상기 제1 연결 패드(140), 및 상기 기판(110) 중 적어도 하나의 잔여물들이 절연층(120)의 상면(120a) 상에 쌓여서 형성된 것일 수 있다.
상기 제1 및 제2 다이싱 공정에 의해, 상기 예비 반도체 소자(100P)가 절단되어, 제1 반도체 칩들(100)이 분리될 수 있다. 다만, 일부 실시예에서는, 도시된 바와는 다르게, 상기 더미 패턴(170)이 제거될 수도 있다.
도 15를 참조하면, 제2 캐리어 기판(850)이 상기 패드 절연층(115)의 상면 상에 형성될 수 있다. 상기 제2 캐리어 기판(850)은 상기 패드 절연층(115)의 상면을 덮을 수 있다. 상기 제2 캐리어 기판(850)이 아래로 향하고 상기 제1 캐리어 기판(800)이 위로 향하도록 상기 제1 반도체 칩들(100)이 뒤집어질 수 있다.
도 16을 참조하면, 상기 제1 캐리어 기판(800) 및 상기 접착층(810)이 제거될 수 있다. 다이싱된 상기 제1 반도체 칩들(100)이 상기 제2 캐리어 기판(850)으로부터 분리될 수 있다. 전술한 공정에 의해, 본 발명의 반도체 소자가 제조될 수 있다.
다시 도 1 및 도 2를 참조하면, 패키지 기판(500)이 제공될 수 있다. 상기 패키지 기판(500)은 패키지 기판 패드들(510) 및 단자 패드들(520)을 포함할 수 있다. 상기 제2 캐리어 기판(850)으로부터 분리된 제1 반도체 칩(100)이 상기 패키지 기판(500) 상에 실장될 수 있다. 상기 제1 반도체 칩(100)을 실장하는 것은, 대응하는 패키지 기판 패드(510) 상에 대응하는 제1 연결 패드(140)를 접촉시키는 것을 포함할 수 있다. 전술한 공정에 의해, 본 발명의 반도체 소자를 포함하는 반도체 패키지가 제조될 수 있다.
본 발명에 따르면, 상기 기판(110) 상에 제1 다이싱 공정을 수행하여 상기 제1 트렌치(TR1)를 형성한 후, 제2 다이싱 공정을 수행하여 상기 제1 트렌치(TR1)보다 작은 폭을 갖는 상기 제2 트렌치(TR2)를 형성할 수 있다. 그 결과, 상기 기판(110)보다 바깥쪽으로 돌출된 상기 절연층(120)의 상면(120a) 상에 상기 더미 패턴(170)이 배치된 반도체 소자들이 제조될 수 있다. 즉, 다이싱 공정으로 발생한 잔여물들이 상기 기판(110)의 상면 또는 상기 패드 절연층(115)의 상면 상에 쌓이는 것이 방지될 수 있다. 이에 따라, 후속의 패키징 공정에서, 인접하여 적층된 제1 반도체 칩들(100) 사이의 상기 제1 및 제2 연결 패드들(140, 160)의 접합 불량이 방지될 수 있다. 궁극적으로, 인접하여 적층된 제1 반도체 칩들(100)의 본딩(bonding) 효율이 향상될 수 있어, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판의 하면 상의 절연층, 상기 절연층의 측벽은 상기 기판의 측벽보다 바깥쪽으로 돌출되고;
    상기 기판을 관통하는 관통 비아;
    상기 절연층 내에 제공된 배선 구조체; 및
    상기 기판에 의해 노출된 상기 절연층의 상면 상에 배치되는 더미 패턴을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 더미 패턴은 도전성 금속 물질을 포함하고,
    상기 도전성 금속 물질은 구리, 알루미늄, 텅스텐, 및 티타늄 중 적어도 하나를 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 더미 패턴은 절연 물질을 포함하고,
    상기 절연 물질은 실리콘, 실리콘 산화물, 및 실리콘 질화물 중 적어도 하나를 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 기판의 측벽은 상기 절연층의 측벽과 서로 어긋나는 반도체 소자.
  5. 제1 항에 있어서,
    상기 절연층의 하면과 상기 절연층의 측벽 사이의 각도는 20도 이상 90도 미만인 반도체 소자.
  6. 제5 항에 있어서,
    상기 기판의 측벽은 상기 기판의 상면에 수직한 반도체 소자.
  7. 제1 항에 있어서,
    상기 절연층의 최상부의 폭과 상기 기판의 폭의 차이는 10 μm 내지 130 μm 인 반도체 소자.
  8. 제1 항에 있어서,
    상기 절연층의 폭은 상기 절연층의 하면으로 갈수록 커지는 반도체 소자.
  9. 기판;
    상기 기판의 하면 상에 배치된 절연층;
    상기 기판을 관통하는 관통 비아;
    상기 절연층 내에 제공된 배선 구조체; 및
    상기 절연층의 하면에 인접하는 제1 연결 패드를 포함하되,
    상기 절연층의 측벽은 상기 기판의 측벽보다 바깥쪽으로 돌출되고,
    상기 절연층의 하면과 상기 절연층의 측벽 사이의 각도는 예각인 반도체 소자.
  10. 패키지 기판;
    상기 패키지 기판 상의 제1 반도체 칩; 및
    상기 패키지 기판의 하면 상의 외부 단자들을 포함하되,
    상기 제1 반도체 칩은:
    기판;
    상기 기판의 하면 상의 절연층;
    상기 기판을 관통하는 관통 비아;
    상기 절연층 내에 제공된 배선 구조체, 상기 배선 구조체는 상기 절연층의 일부를 관통하는 도전 비아 및 상기 도전 비아와 전기적으로 연결되는 도전 패턴을 포함하고;
    상기 절연층이 상기 기판보다 바깥쪽으로 돌출되어 제공된 단차부; 및
    상기 단차부 상에 배치된 더미 패턴을 포함하는 반도체 패키지.
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