KR20240016022A - 반도체 패키지 - Google Patents

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KR20240016022A
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김동규
김준성
이현석
황현정
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Abstract

본 발명에 따른 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체 칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체 칩과 옆으로 이격된 도전 구조체; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체 칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막; 및 상기 몰딩막 및 상기 도전 구조체 상에 배치되는 제2 재배선 기판을 포함하되, 상기 도전 구조체는: 상기 제1 재배선 기판 상에 제공되는 제1 도전 구조체; 및 상기 제1 도전 구조체의 상면 상에 제공되고 니켈을 포함하는 제2 도전 구조체를 포함하고, 상기 제2 재배선 기판은 절연층을 포함하고, 상기 제2 도전 구조체의 상면의 적어도 일부는 상기 제2 재배선 기판의 상기 절연층과 직접 접촉한다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 내구성과 신뢰성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 향상된 효율 및 간소화된 반도체 패키지의 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체 칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체 칩과 옆으로 이격된 도전 구조체; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체 칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막; 및 상기 몰딩막 및 상기 도전 구조체 상에 배치되는 제2 재배선 기판을 포함하되, 상기 도전 구조체는: 상기 제1 재배선 기판 상에 제공되는 제1 도전 구조체; 및 상기 제1 도전 구조체의 상면 상에 제공되고 니켈을 포함하는 제2 도전 구조체를 포함하고, 상기 제2 재배선 기판은 절연층을 포함하고, 상기 제2 도전 구조체의 상면의 적어도 일부는 상기 제2 재배선 기판의 상기 절연층과 직접 접촉할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체 칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체 칩과 옆으로 이격된 도전 구조체; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체 칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막; 및 상기 몰딩막 및 상기 도전 구조체 상에 배치되고, 상기 도전 구조체와 접속하는 제2 재배선 기판을 포함하되, 상기 도전 구조체는: 상기 제1 재배선 기판에 접속하는 제1 도전 구조체; 및 상기 제1 도전 구조체 상에 제공되는 제2 도전 구조체를 포함하고, 상기 제2 도전 구조체는 니켈을 포함하고, 상기 제2 도전 구조체의 상면은 상기 몰딩막의 상면과 상기 제1 재배선 기판의 상기 상면과 평행한 제1 방향을 따라 정렬될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 기판; 상기 제1 재배선 기판의 하면 상에 배치된 솔더볼; 상기 제1 재배선 기판의 상면 상에 실장된 반도체 칩; 상기 제1 재배선 기판 상에 배치되며, 상기 반도체 칩과 옆으로 이격된 도전 구조체; 상기 제1 재배선 기판 및 상기 도전 구조체 사이에 개재된 도전 씨드 패턴; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체 칩을 덮는 몰딩막, 상기 몰딩막은 상기 도전 구조체의 측벽을 덮되, 상기 도전 구조체의 상면을 노출시키고; 및 상기 몰딩막 상에 배치되고, 상기 도전 구조체와 접속하는 제2 재배선 기판을 포함하되, 상기 제2 재배선 기판은 제2 절연층 및 제2 재배선 패턴을 포함하고, 상기 도전 구조체는: 상기 제1 재배선 기판의 상기 상면 상의 제1 도전 구조체; 상기 제1 도전 구조체의 상면을 덮는 제2 도전 구조체를 포함하고; 상기 제2 절연층은 감광성 폴리머를 포함하고, 상기 제2 도전 구조체는 니켈(Ni)을 포함하고, 상기 제2 절연층은 상기 제2 도전 구조체의 상면의 적어도 일부와 직접 접촉할 수 있다.
본 발명에 따르면, 니켈(Ni)을 포함하는 제2 도전 구조체들이 제1 도전 구조체들의 상에 제공되므로, 제1 도전 구조체들은 제2 재배선 기판의 제2 절연층과 직접 닿지 않을 수 있다. 이에 따라, 제1 도전 구조체들과 제2 절연층 간의 반응이 방지될 수 있고, 도전 구조체들과 제2 재배선 기판의 연결부위에 크랙이 발생하는 것을 방지할 수 있다. 따라서, 내구성과 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명에 따르면, 반도체 패키지를 제조할 때, 제1 도전 구조체를 형성하고 바로 제2 도전 구조체를 형성하므로, 별도의 습식 식각(wet etch)/베이크 공정을 수행하지 않을 수 있다. 따라서 향상된 효율 및 간소화된 반도체 패키지의 제조방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 2는 도 1의 Ⅰ영역을 확대 도시한 도면이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4는 도 3의 Ⅱ 영역을 확대 도시한 도면이다.
도 5은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6는 도 5의 Ⅲ 영역을 확대 도시한 도면이다.
도 7은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 9는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 11 내지 24는 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 도면이다. 도 2는 도 1의 Ⅰ영역을 확대 도시한 도면이다.
도 1 및 도2를 참조하면, 반도체 패키지(10)는 제1 재배선 기판(100), 반도체 칩(200), 도전 구조체들(300), 몰딩막(400), 솔더볼들(500) 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10)는 하부 패키지일 수 있다.
제1 재배선 기판(100)은 제1 절연층(101), 언더 범프 패턴들(120), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 복수로 제공될 수 있다. 제1 절연층들(101)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(101)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다.
언더 범프 패턴들(120)은 최하부 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(120)의 하면들은 최하부 제1 절연층(101)에 덮히지 않을 수 있다. 언더 범프 패턴들(120)은 솔더볼들(500)의 패드들로 기능할 수 있다. 언더 범프 패턴들(120)은 서로 옆으로 이격되며, 서로 전기적으로 절연될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 제1 재배선 기판(100)의 하면에 평행한 제1 방향(D1)을 따라 이격된 것을 의미할 수 있다. “수평적”은 제1 방향(D1)에 평행한 것을 의미할 수 있다. 제1 재배선 기판(100)의 하면은 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 패턴들(120)의 하면들을 포함할 수 있다. 언더 범프 패턴들(120)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 재배선 패턴들(130)이 언더 범프 패턴들(120) 상에 제공되며, 언더 범프 패턴들(120)과 전기적으로 연결될 수 있다. 제1 재배선 패턴들(130)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제1 재배선 패턴들(130)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 기판(100)과 전기적으로 연결되는 것은 제1 재배선 패턴들(130) 중 어느 하나와 전기적으로 연결되는 것을 포함할 수 있다. 두 구성 요소들이 서로 전기적으로 연결되는 것은 직접적인 연결 또는 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분은 대응되는 제1 절연층(101) 내에 제공될 수 있다. 제1 배선 부분은 제1 비아 부분 상에 제공되고, 제1 비아 부분과 경계면 없이 연결될 수 있다. 제1 배선 부분의 너비는 제1 비아 부분의 너비보다 더 클 수 있다. 제1 배선 부분은 대응되는 제1 절연층(101)의 상면 상으로 연장될 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 제1 재배선 기판(100)의 하면에 수직한 것을 의미할 수 있다. “수직적”은 제1 재배선 기판(100)의 하면에 수직한 제2 방향(D2)에 평행한 것을 의미할 수 있다.
제1 재배선 패턴들(130)은 적층된 하부 재배선 패턴 및 상부 재배선 패턴들을 포함할 수 있다. 하부 재배선 패턴은 대응되는 언더 범프 패턴(120) 상에 배치될 수 있다. 상부 재배선 패턴은 하부 재배선 패턴 상에 배치되며, 하부 재배선 패턴과 접속할 수 있다. 언더 범프 패턴들(120) 및 제1 재배선 패드들(150) 사이에 적층된 제1 재배선 패턴들(130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 비아 부분의 하면과 측벽 그리고 제1 배선 부분의 하면을 덮을 수 있다. 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 배선 부분의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴들(135)은 언더 범프 패턴들(120) 및 제1 재배선 패턴들(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴들(135)은 배리어층들로 기능하여, 제1 재배선 패턴들(130)에 포함된 물질의 확산을 방지할 수 있다.
제1 재배선 패드들(150)은 제1 재배선 패턴들(130) 상에 배치되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150)은 서로 옆으로 이격될 수 있다. 제1 재배선 패드들(150) 각각은 하부 재배선 패턴 및 상부 재배선 패턴을 통해 대응되는 언더 범프 패턴(120)과 접속할 수 있다. 제1 재배선 패턴들(130)이 제공되므로, 적어도 하나의 제1 재배선 패드(150)는 그와 전기적으로 연결되는 언더 범프 패턴(120)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제1 재배선 패드들(150)의 배치가 보다 자유롭게 설계될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101) 내에 제공되고, 최상부 제1 절연층(101)의 상면 상으로 연장될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 하면들 상에 각각 제공될 수 있다. 도 1와 같이 제1 씨드 패드들(155)은 제1 재배선 패턴들(130) 중 상부 재배선 패턴들과 제1 재배선 패드들(150)의 사이에 각각 제공되며, 최상부 제1 절연층(101)과 제1 재배선 패드들(150) 사이로 연장될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패드들(150)과 다른 물질을 포함할 수 있다. 제1 씨드 패드들(155)은 예를 들어, 도전 씨드 물질을 포함할 수 있다.
반도체 패키지(10)는 본딩 패드들(160)을 더 포함할 수 있다. 본딩 패드들(160)이 제1 재배선 패드들(150) 상에 제공될 수 있다. 본딩 패드들(160)은 제1 재배선 패드들(150)의 상면들 상에 제공되어, 제1 재배선 패드들(150)의 상면들을 덮을 수 있다. 본딩 패드들(160)은 서로 옆으로 이격될 수 있다. 본딩 패드들(160) 각각은 대응되는 제1 재배선 패드(150), 및 제1 재배선 패턴들(130)을 통해 대응되는 언더 범프 패턴(120)과 접속할 수 있다. 본딩 패드들(160)은 일 예로, 금(Au)을 포함할 수 있다.
솔더볼들(500)이 제1 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 배치되어, 언더 범프 패턴들(120)과 각각 접속할 수 있다. 솔더볼들(500)은 언더 범프 패턴들(120)을 통해 제1 재배선 패턴들(130)과 전기적으로 연결될 수 있다. 솔더볼들(500)은 서로 전기적으로 분리될 수 있다. 솔더볼들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 솔더볼들(500)은 신호 솔더볼, 접지 솔더볼, 및 전원 솔더볼을 포함할 수 있다.
반도체 칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체 칩(200)은 평면적 관점에서 제1 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 반도체 칩(200)은 로직칩, 버퍼칩, 및 메모리칩 중에서 어느 하나일 수 있다. 일 예로, 반도체 칩(200)은 로직칩일 수 있다. 반도체 칩(200)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 반도체 칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
반도체 칩(200)은 서로 대향하는 상면 및 하면을 가질 수 있다. 반도체 칩(200)의 하면은 제1 재배선 기판(100)을 향하고, 활성면일 수 있다. 반도체 칩(200)의 상면은 비활성면일 수 있다. 예를 들어, 반도체 칩(200)은 반도체 기판, 집적 회로들(미도시), 및 칩 패드들(230)을 포함할 수 있다. 반도체 기판은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판은 실리콘 웨이퍼일 수 있다. 집적 회로들은 반도체 칩(200)의 하면에 인접할 수 있다. 칩 패드들(230)은 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 반도체 칩(200)과 전기적으로 연결된다는 것은 반도체 칩(200)의 칩 패드들(230)을 통해 반도체 칩(200)의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
반도체 패키지(10)는 범프들(250)을 더 포함할 수 있다. 범프들(250)이 제1 재배선 기판(100) 및 반도체 칩(200) 사이에 개재될 수 있다. 예를 들어, 범프들(250)은 대응되는 제1 재배선 패드들(150) 및 칩 패드들(230) 사이에 제공되어, 상기 제1 재배선 패드들(150) 및 칩 패드들(230)과 접속할 수 있다. 이에 따라, 반도체 칩(200)이 범프들(250)을 통해 제1 재배선 기판(100)과 접속할 수 있다. 범프들(250)은 솔더볼들을 포함할 수 있다. 범프들(250)은 솔더 물질을 포함할 수 있다. 범프들(250)은 필라 패턴들을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다.
반도체 패키지(10)는 언더필막(410)을 더 포함할 수 있다. 언더필막(410)이 제1 재배선 기판(100) 및 반도체 칩(200) 사이의 갭 영역에 제공되어, 범프들(250)의 측벽들을 덮을 수 있다. 언더필막(410)은 에폭시 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 구조체들(300)이 제1 재배선 기판(100)의 상면 상에 배치될 수 있다. 도전 구조체들(300)은 평면적 관점에서 제1 재배선 기판(100)의 엣지 영역 상에 배치될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 제1 재배선 기판(100)의 센터 영역 및 제1 재배선 기판(100)의 측벽 사이에 제공될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다.
도전 구조체들(300)은 반도체 칩(200)과 옆으로 이격될 수 있다. 도전 구조체들(300)은 서로 옆으로 이격될 수 있다. 도전 구조체들(300)은 제1 재배선 패드들(150) 상에 각각 배치되어, 제1 재배선 패드들(150)과 각각 접속할 수 있다. 이에 따라, 도전 구조체들(300)이 제1 재배선 기판(100)과 접속할 수 있다. 도전 구조체들(300)은 재배선 기판(100)을 통해 솔더볼들(500) 또는 반도체 칩(200)과 전기적으로 연결될 수 있다. 도전 구조체들(300)은 제1 방향에 따른 제1 너비(W1)를 가질 수 있다.
도전 구조체들(300) 각각은 씨드 패턴(310), 제1 도전 구조체(320) 및 제2 도전 구조체(330)를 포함할 수 있다. 제1 도전 구조체(320)는 서로 옆으로 이격된 복수의 제1 도전 구조체들(320) 중 하나일 수 있고, 제2 도전 구조체(330)는 서로 옆으로 이격된 복수의 제2 도전 구조체들(330) 중 하나일 수 있다.
제1 도전 구조체(320)는 대응되는 제1 재배선 패드(150) 상에 배치되어 제1 재배선 패드(150)와 접속할 수 있다. 제1 도전 구조체(320)는 제1 재배선 기판(100)을 통해 솔더볼들(500) 중 어느 하나 또는 반도체 칩(200)과 전기적으로 연결될 수 있다. 제1 도전 구조체(320)는 원기둥 형상을 갖는 금속 포스트일 수 있다. 일 예로, 제1 도전 구조체(320)의 상면(320u)은 편평(flat)할 수 있다. 제1 도전 구조체(320) 일 예로, 구리(Cu)와 같은 금속을 포함할 수 있다. 제1 도전 구조체(320)의 제1 방향(D1)에 따른 너비는 도전 구조체(300)의 제1 너비(W1)와 실질적으로 동일 할 수 있다. 제1 도전 구조체(320)는 제1 재배선 기판(100)의 상면에 수직인 제2 방향(D2)에 따른 제1 높이(H1)를 가질 수 있다.
제2 도전 구조체(330)가 제1 도전 구조체(320) 상에 배치되어, 제1 도전 구조체(320)와 전기적으로 연결될 수 있다. 제2 도전 구조체(330)의 하면은 제1 도전 구조체(320)의 상면(320u)과 직접 접촉할 수 있다. 제2 도전 구조체(330)는 제1 도전 구조체(320)의 상면(320u)을 덮을 수 있다. 제2 도전 구조체(330)는 제2 방향(D2)에 따른 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 제1 높이(H1)보다 작을 수 있다. 제2 높이(H2)는 10um 내지 30um일 수 있다. 제2 도전 구조체(330)의 제1 방향(D1)에 따른 너비는 도전 구조체(300)의 제1 너비(W1)와 실질적으로 동일할 수 있다. 제2 도전 구조체(330)는 제1 도전 구조체(320)와 다른 물질을 포함할 수 있다. 제2 도전 구조체(330)는 니켈(Ni)을 포함할 수 있다.
씨드 패턴(310)은 제1 재배선 기판(100)과 제1 도전 구조체(320) 사이에 배치되어, 제1 도전 구조체(320) 및 상기 제1 재배선 패드(160)와 접속할 수 있다. 씨드 패턴(310)의 제1 방향(D1)에 따른 너비는 도전 구조체(300)의 제1 너비(W1)와 실질적으로 동일할 수 있다. 씨드 패턴(310)은 제1 재배선 패드(150) 및 제1 도전 구조체(320)와 다른 물질을 포함할 수 있다. 예를 들어, 씨드 패턴(310)은 도전 씨드 물질을 포함할 수 있다.
몰딩막(400)이 제1 재배선 기판(100)의 상면 상에 제공되어, 반도체 칩(200)의 상면 및 측면, 및 도전 구조체들(300)의 측면을 덮을 수 있다. 몰딩막(400)의 상면(400u)은 도전 구조체들(300)의 상면들, 즉, 제2 도전 구조체들(330)의 상면들(330u)과 제1 방향(D1)을 따라 정렬될 수 있다. 제2 도전 구조체들(330)의 상면들(330u)과 몰딩막(400)의 상면(400u)은 공면(coplanar)을 이룰 수 있다. 예를 들어, 몰딩막의 상면(400u)은 제2 도전 구조체들(330)의 상면들(330u)과 실질적으로 동일한 레벨에 배치될 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(400)은 언더필막(410)과 다른 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필막(410)이 생략되고, 몰딩막(400)이 제1 재배선 기판(100) 및 반도체 칩(200) 사이의 갭 영역으로 더 연장될 수 있다.
제2 재배선 기판(600)이 몰딩막(400) 및 도전 구조체들(300) 상에 배치되고, 도전 구조체들(300)과 전기적으로 연결될 수 있다. 예를 들어, 제2 재배선 기판(600)이 반도체 칩(200) 상에 배치되고, 반도체 칩(200)의 상면과 이격 배치될 수 있다. 몰딩막(400)은 반도체 칩(200)의 상면 및 제2 재배선 기판(600) 사이의 갭을 채울 수 있다.
제2 재배선 기판(600)은 제2 절연층(601), 제2 재배선 패턴들(630), 제2 씨드 패턴들(635), 및 제2 재배선 패드들(650)을 포함할 수 있다. 제2 절연층(601)은 복수의 제2 절연층들(601)을 포함할 수 있다. 상기 복수의 제2 절연층들(601)은 몰딩막(400) 상에 적층될 수 있다. 제2 절연층들(601)은 감광성 절연(PID) 물질을 포함할 수 있다. 일 예로, 제2 절연층들(601)은 서로 동일한 물질을 포함할 수 있다. 인접한 제2 절연층들(601) 사이의 계면은 구분되지 않을 수 있다. 제2 절연층들(601)의 개수는 다양하게 변형될 수 있다.
제2 재배선 패턴들(630)은 도전 구조체들(300) 상에 제공될 수 있다. 제2 재배선 패턴들(630)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제2 재배선 패턴들(630)은 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 절연층(601) 내에 제공될 수 있다. 최하부 제2 재배선 패턴들(630) 각각의 제2 비아 부분은 대응되는 제2 도전 구조체(320)의 상면 상에 제공될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 제공되고, 제2 비아 부분과 경계면 없이 연결될 수 있다. 제2 재배선 패턴들(630) 각각의 제2 배선 부분은 대응되는 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패턴들(630)은 구리와 같은 금속을 포함할 수 있다.
제2 씨드 패턴들(635)이 제2 재배선 패턴들(630)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제2 씨드 패턴들(635) 각각은 대응되는 제2 재배선 패턴(630)의 제2 비아 부분의 하면 및 측벽 상에 제공되고, 및 제2 배선 부분의 하면으로 연장될 수 있다. 제2 씨드 패턴들(635) 각각은 도전 구조체들(300) 및 제2 재배선 패턴들(630)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 씨드 패턴들(635)은 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴들(635)은 배리어층들로 기능하여 제2 재배선 패턴들(630)에 포함된 물질의 확산을 방지할 수 있다.
제2 재배선 패드들(650) 각각은 대응되는 제2 재배선 패턴(630) 상에 배치되어, 제2 재배선 패턴(630)과 각각 접속할 수 있다. 제2 재배선 패드들(650)은 서로 옆으로 이격될 수 있다. 제2 재배선 패턴들(630)이 제공되므로, 적어도 하나의 제2 재배선 패드(650)는 그와 전기적으로 연결되는 도전 구조체(300)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제2 재배선 패드들(650)의 배치가 보다 자유롭게 설계될 수 있다.
제2 재배선 패드들(650) 각각의 하부는 최상부 제2 절연층(601) 내에 제공될 수 있다. 제2 재배선 패드들(650) 각각의 상부는 최상부 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패드들(650)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 재배선 기판(600)은 제2 씨드 패드들(655)을 더 포함할 수 있다. 제2 씨드 패드들(655)은 최상부 제2 재배선 패드들(650) 및 제2 재배선 패드들(650) 사이에 각각 개재될 수 있다. 제2 씨드 패드들(655)은 도전 씨드 물질을 포함할 수 있다.
이하, 도 2를 참조하여, 도전 구조체들(300)에 대해 보다 상세하게 설명한다. 편의를 위해, 단수의 도전 구조체(300)에 대해 기술한다. 제2 도전 구조체(330)의 상면(330u)의 적어도 일부는 제2 절연층(601)의 하면(601b)과 직접 접촉할 수 있다. 제1 도전 구조체(320)의 상면(320u)은 제2 절연층(601)과 직접 접촉하지 않고, 이격될 수 있다. 제2 씨드 패턴 (135)의 일부는 제2 도전 구조체(330)의 상면(330u)과 접촉할 수 있다. 제2 도전 구조체(330)의 상면(330u) 중 제2 씨드 패턴(135)과 접촉하는 부분은 제1 방향에 따른 제2 너비(W2)를 가질 수 있다. 제2 너비(W2)는 도전 구조체(300)의 제1 너비(W1)보다 작을 수 있다. 평면적 관점에서, 씨드 패턴(310), 제1 도전 구조체(320) 및 제2 도전 구조체(330)는 중첩될 수 있다. 몰딩막(400)은 제2 도전 구조체(330)의 상면(330u)을 노출할 수 있다.
제1 도전 구조체들(320)은 상면들(320u)이 제2 도전 구조체들(330)로 덮여있기 때문에, 제2 절연층(601)과 직접 접촉하지 않아 제1 도전 구조체들(320)과 제2 절연층(601) 간의 반응이 방지될 수 있다. 또한, 도전 구조체들(300)과 제2 재배선 기판(600)의 연결 부위에 크랙(crack)이 발생하는 것이 방지될 수 있다. 이에 따라 도전 구조체들(300)의 내구성과 신뢰성이 향상될 수 있다. 따라서, 내구성과 신뢰성이 향상된 반도체 패키지(10)가 제공될 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 4는 도 3의 Ⅱ 영역을 확대 도시한 도면이다. 설명의 편의를 위하여 앞서 도1 및 도2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 3 및 도 4를 참조하면, 반도체 패키지(10A)는 제1 재배선 기판(100), 반도체 칩(200), 도전 구조체들(300), 몰딩막(400), 솔더볼들(500) 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지 (10A)는 하부 패키지일 수 있다.
제1 도전 구조체(320)의 상면 (320u)은 제1 재배선 기판(100)의 상면에 대해서 볼록할 수 있다. 즉, 제1 도전 구조체(320)의 제2 방향(D2)에 따른 높이는 제1 도전 구조체(320)의 중심으로 갈수록 커질 수 있다. 제2 도전 구조체(330)는 제1 도전 구조체(320)의 볼록한 상면(320u)을 덮을 수 있다.
도 5은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 6는 도 5의 Ⅲ 영역을 확대 도시한 도면이다. 설명의 편의를 위하여 앞서 도1 및 도2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 5 및 도 6을 참조하면, 반도체 패키지(10B)는 제1 재배선 기판(100), 반도체 칩(200), 도전 구조체들(300), 몰딩막(400), 솔더볼들(500) 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10B)는 하부 패키지일 수 있다.
제1 도전 구조체(320)의 상면 (320u)은 제1 재배선 기판(100)의 상면에 대해서 오목할 수 있다. 즉, 제1 도전 구조체(320)의 제2 방향(D2)에 따른 높이는 제1 도전 구조체(320)의 중심으로 갈수록 작아질 수 있다. 제2 도전 구조체(330)는 제1 도전 구조체(320)의 오목한 상면(320u)을 덮을 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위하여 앞서 도1 및 도2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 7을 참조하면, 반도체 패키지(20)는 제1 재배선 기판(100'), 솔더볼들(500), 반도체 칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 다만, 반도체 패키지(20)는 도 1 및 도 2에서 설명한 범프들(250) 및 언더필막(410)을 포함하지 않을 수 있다. 반도체 패키지(20)는 하부 패키지일 수 있다.
제1 재배선 기판(100')은 제1 절연층들(101), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 제1 재배선 패드들(150)을 포함할 수 있다. 다만, 제1 재배선 기판(100)은 도 1 및 도 2에서 설명한 언더 범프 패턴들(120)을 포함하지 않을 수 있다. 제1 재배선 기판(100)은 반도체 칩(200) 및 몰딩막(400)과 직접 접촉할 수 있다. 예를 들어, 최상부 제1 절연층(101)은 반도체 칩(200)의 하면 및 몰딩막(400)의 하면과 직접 접촉할 수 있다. 제1 씨드 패턴들(135)은 제1 재배선 패턴들(130)의 상면들 상에 각각 제공될 수 있다. 최상부 제1 절연층(101) 내의 제1 씨드 패턴들(135)은 칩 패드들(230) 또는 씨드 패턴(310)과 직접 접속할 수 있다. 최상부 제1 재배선 패턴들(130) 각각의 제1 비아 부분은 칩 패드들(230) 또는 도전 구조체(300)와 수직적으로 오버랩될 수 있다.
제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 상면들 상에 각각 제공될 수 있다. 제1 재배선 패드들(150)은 솔더볼들(500)의 패드들로 기능할 수 있다. 예를 들어, 솔더볼들(500)은 제1 재배선 패드들(150)의 하면들 상에 각각 제공될 수 있다.
반도체 패키지(20)는 칩 퍼스트 공정(chip-first process)에 의해 제조될 수 있으나, 이에 제약되지 않는다.
도 8은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위하여 앞서 도1 및 도2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 8을 참조하면, 반도체 패키지(10C)는 제1 재배선 기판(100), 솔더볼들(500), 반도체 칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10C)는 하부 패키지일 수 있다.
몰딩막(400)은 반도체 칩(200)의 상면을 덮지 않을 수 있다. 몰딩막(400)의 상면(400u)은 반도체 칩(200)의 상면(200u) 및 제2 도전 구조체(330)의 상면(330u)과 제1 방향(D1)을 따라 정렬될 수 있다. 반도체 칩(200)의 상면(200u)은 제2 재배선 기판(600)과 직접 접촉할 수 있다. 즉, 제2 재배선 기판(600)의 최하부 제2 절연층(601)의 하면(601b)과 반도체 칩(200)의 상면(200u)은 접촉할 수 있다.
도 9는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위하여 앞서 도1 및 도2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 9를 참조하면, 반도체 패키지(1)는 하부 패키지(10), 상부 패키지(30), 및 연결 솔더들(800)을 포함할 수 있다. 하부 패키지(10)는 도 1 및 도 2의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 하부 패키지(10)는 제1 재배선 기판(100), 솔더볼들(500), 반도체 칩(200), 몰딩막(400), 도전 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 다른 예로, 하부 패키지(10)는 도 3 및 도 4의 반도체 패키지(10A) 또는 도 5 및 도 6의 반도체 패키지(10B)와 실질적으로 동일할 수 있다.
상부 패키지(30)는 상부 기판(700), 상부 반도체 칩(720), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 기판(700)은 제2 재배선 기판(600)의 상면 상에 배치되며, 제2 재배선 기판(600)의 상면과 이격될 수 있다. 상부 기판(700)은 인쇄회로기판(PCB) 또는 재배선층일 수 있다. 제1 금속 패드들(701) 및 제2 금속 패드들(702)이 상부 기판(700)의 하면 및 상면 상에 각각 배치될 수 있다. 금속 배선들(705)이 상부 기판(700) 내에 제공되어, 제1 금속 패드들(701) 및 제2 금속 패드들(702)과 접속할 수 있다.
상부 반도체 칩(720)이 상부 기판(700) 상에 실장될 수 있다. 상부 반도체 칩(720)은 반도체 칩(200)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 상부 반도체 칩(720)은 메모리칩이고, 반도체 칩(200)은 로직칩일 수 있다. 상부 범프들(750)이 상부 기판(700) 및 상부 반도체 칩(720) 사이에 제공될 수 있다. 상부 범프들(750)은 제2 금속 패드들(702) 및 상부 반도체 칩(720)의 칩 패드들(730)과 각각 접속할 수 있다. 상부 범프들(750)은 솔더볼들을 포함할 수 있다. 도시되지 않았으나, 상부 범프들(750)은 필라 패턴들을 더 포함할 수 있다. 상부 반도체 칩(720)이 제2 재배선 기판(600) 및 도전 구조체들(300)을 통해 반도체 칩(200) 또는 솔더볼들(500)과 접속할 수 있다.
상부 몰딩막(740)이 상부 기판(700) 상에 제공되어, 상부 반도체 칩(720)을 덮을 수 있다. 몰딩막(740)은 상부 반도체 칩(720)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 상부 몰딩막(740)은 상부 반도체 칩(720)의 상면을 더 덮을 수 있다. 상부 몰딩막(740)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
연결 솔더들(800)은 제2 재배선 기판(600) 및 상부 기판(700) 사이에 개재되어, 제2 재배선 패드들(650) 및 제1 금속 패드들(701)과 접속할 수 있다. 연결 솔더들(800)은 솔더 물질을 포함할 수 있다. 도시되지 않았으나, 연결 솔더들(800)은 금속 필라 패턴들을 더 포함할 수 있으나, 이에 제약되지 않는다.
상부 패키지(20)는 열 방출 구조체(790)를 더 포함할 수 있다. 열 방출 구조체(790)는 상부 반도체 칩(720)의 상면 및 상부 몰딩막(740)의 상면에 배치될 수 있다. 열 방출 구조체(790)는 상부 몰딩막(740)의 측면 상으로 더 연장될 수 있다. 열 방출 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달물질(thermal interface material, TIM)층을 포함할 수 있다. 열 방출 구조체(790)는 예를 들어, 금속을 포함할 수 있다.
도 10은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위하여 앞서 도9를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 10을 참조하면, 반도체 패키지(2)는 하부 패키지(20), 상부 패키지(30), 및 연결 솔더들(800)을 포함할 수 있다. 하부 패키지(20)는 도 7의 예에서 설명한 반도체 패키지(20)와 실질적으로 동일할 수 있다. 하부 패키지(20)는 제1 재배선 기판(100), 솔더볼들(500), 반도체 칩(200), 몰딩막(400), 도전 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 다만, 반도체 패키지(2)는 9의 범프들(250) 및 언더필막(410)을 포함하지 않을 수 있다.
도 11 내지 24는 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11을 참조하면, 언더 범프 패턴들(120), 제1 절연층(101), 제1 씨드 패턴들(135), 및 제1 재배선 패턴들(130)이 캐리어 기판(900) 상에 형성될 수 있다.
실시예들에 따르면, 전기 도금 공정에 의해 언더 범프 패턴들(120)이 캐리어 기판(900) 상에 형성될 수 있다. 제1 절연층(101)이 캐리어 기판(900) 상에 형성되어, 언더 범프 패턴들(120)의 측벽들 및 상면들을 덮을 수 있다. 제1 절연층(101) 내에 제1 오프닝들(109)이 형성되어, 언더 범프 패턴들(120)을 노출시킬 수 있다.
제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)을 형성하는 것은 상기 오프닝들(109) 내에 및 제1 절연층(101)의 상면 상에 제1 씨드층(미도시)을 형성하는 것, 상기 제1 씨드층 상에 레지스트 패턴(미도시)을 형성하는 것, 제1 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 제1 씨드층의 일 부분을 노출시키는 것 및 노출된 제1 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다.
상기 전기 도금 공정에 의해 제1 재배선 패턴들(130)이 제1 오프닝들(109) 내에 및 레지스트 패턴의 하부에 형성될 수 있다. 제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분이 대응되는 제1 오프닝(109) 내에 형성되고, 제1 배선 부분은 제1 비아 부분 상에 및 제1 절연층(101) 상에 형성될 수 있다. 상기 제1 씨드층의 식각에 의해 제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 형성될 수 있다.
도 12를 참조하면, 제1 절연층(101)의 형성, 제1 씨드 패턴들(135)의 형성 및 제1 재배선 패턴들(130)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 제1 절연층들(101) 및 적층된 제1 재배선 패턴들(130)이 형성될 수 있다. 최상부 제1 절연층(101)이 형성된 후, 최상부 제1 절연층(101) 내에 제1 오프닝들(109)이 형성되어 제1 재배선 패턴들(130)을 노출시킬 수 있다.
도 13을 참조하면, 제1 씨드 패드층(155Z)이 최상부 제1 절연층(101)의 상면 및 제1 오프닝들(109)내에 형성될 수 있다. 제1 씨드 패드층(155Z)은 최상부 제1 절연층(101)의 상면 및 노출된 제1 재배선 패턴들(130)을 완전히 덮을 수 있다.
도 14를 참조하면, 제1 레지스트 패턴(910)이 제1 씨드 패드층(155Z)의 상면 상에 형성될 수 있다. 제1 레지스트 패턴(910)은 포토 레지스트 물질을 포함할 수 있다. 제1 레지스트 패턴(910)이 노광 및 현상 공정에 의해 패터닝될 수 있다. 제2 오프닝들(919)이 제1 레지스트 패턴(910) 내에 형성될 수 있다. 제2 오프닝들(919)은 제1 씨드 패드층(155Z)을 노출시킬 수 있다.
도 15를 참조하면, 제1 재배선 패드들(150)이 제2 오프닝들(919) 내에 각각 형성되어 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150)의 형성은 제1 씨드 패드층(155Z)을 전극으로 사용한 전기 도금 공정에 의해 수행될 수 있다. 이에 따라 제1 재배선 기판(100)이 제조될 수 있다.
제1 재배선 패드들(150) 상에 본딩 패드들(160)이 더 형성될 수 있다. 본딩 패드들(160)은 제2 오프닝들(919) 내에 형성될 수 있다. 본딩 패드들(160)의 형성 후, 제1 레지스트 패턴(910)이 제거될 수 있다.
도 16을 참조하면, 도전 씨드층(310Z)이 제1 재배선 기판(100)의 상면 상에 형성되어, 본딩 패드들(160) 및 제1 씨드 패드층(155Z)을 덮을 수 있다. 예를 들어, 도전 씨드층(310Z)은 본딩 패드들(160)의 측벽들과 상면들, 제1 재배선 패드들(150)의 측벽들 및 최상부 제1 씨드 패드층(155Z)의 상면을 덮을 수 있다.
도 17을 참조하면, 제2 레지스트 패턴(920)이 도전 씨드층(310Z)의 상면 상에 형성될 수 있다. 제2 레지스트 패턴(920)은 포토 레지스트 물질을 포함할 수 있다. 제2 레지스트 패턴(920)이 노광 및 현상 공정에 의해 패터닝될 수 있다. 제3 오프닝들(929)이 제2 레지스트 패턴(920) 내에 형성될 수 있다. 제3 오프닝들(929)은 도전 씨드층(310Z)을 노출시킬 수 있다. 제3 오프닝들(929)은 각각 균일한 너비를 가질 수 있다. 예를 들어, 제3 오프닝들(929) 각각의 상부의 너비는 하부의 너비와 실질적으로 동일할 수 있다.
도 18을 참조하면, 제1 도전 구조체들(320)이 제3 오프닝들(929) 내에 및 도전 씨드층(310Z) 상에 형성될 수 있다. 제1 도전 구조체들(320)을 형성하는 것은 도전 씨드층(310Z)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 제1 도전 구조체들(320) 각각의 상면(320u)은 제2 레지스트 패턴(920)의 상면보다 더 낮은 레벨에 제공될 수 있다. 제1 도전 구조체들(320)이 제2 레지스트 패턴(920)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 제1 도전 구조체들(320)의 전기 도금 공정 성장 여부에 따라 제1 도전 구조체들(320)의 상면들(320u)이 편평(flat), 볼록(dome), 또는 오목(dishing)한 형태를 가질 수 있다. 이는 각각 도 1 및 도2, 도 3 및 도 4, 또는 도5 및 도6을 통해 설명한 반도체 패키지에 대응될 수 있다.
제2 도전 구조체들(330)이 제3 오프닝들(929) 내에 및 제1 도전 구조체들(320) 상에 형성될 수 있다. 제2 도전 구조체들(330)을 형성하는 것은 전기 도금 공정을 수행하는 것을 포함할 수 있다. 제2 도전 구조체들(330) 각각의 상면(330u)은 제2 레지스트 패턴(920)의 상면보다 더 낮은 레벨에 제공될 수 있다. 제2 도전 구조체들(330)이 제2 레지스트 패턴(920)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다.
도 19를 참조하면, 제2 레지스트 패턴(920)이 제거될 수 있다. 제2 레지스트 패턴(920)의 제거 후, 씨드 패턴(310) 및 제1 씨드 패드들(155)이 형성될 수 있다. 씨드 패턴(310)의 형성은 도전 씨드층(310Z)을 식각하는 공정을 포함할 수 있다. 제1 씨드 패드들(155)의 형성은 제1 씨드 패드층(150Z)을 식각하는 공정을 포함할 수 있다. 이에 따라, 도전 구조체(300)가 제조될 수 있다.
도 20을 참조하면, 반도체 칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체 칩(200)을 실장하는 것은 제1 재배선 기판(100) 및 반도체 칩(200) 사이에 범프들(250)을 형성하는 것을 포함할 수 있다. 범프들(250)은 제1 재배선 패드들(150) 및 반도체 칩(200)의 칩 패드들(230)과 접속할 수 있다. 언더필 막(410)이 제1 재배선 기판(100) 및 반도체 칩(200) 사이에 더 형성될 수 있다.
도 21을 참조하면, 몰딩막(400)이 제1 재배선 기판(100)의 상면 상에 형성되어, 반도체 칩(200) 및 도전 구조체들(300)을 덮을 수 있다. 몰딩막(400)의 상면은 반도체 칩(200)의 상면 및 제2 도전 구조체(330)의 상면(330u) 보다 더 높은 레벨에 배치될 수 있다.
도 22를 참조하면, 몰딩막(400) 상에 그라인딩 공정이 수행되어, 제2 도전 구조체들(330)을 노출시킬 수 있다. 예를 들어, 그라인딩 공정은 화학적 기계적 연마 공정에 의해 진행될 수 있다. 제2 도전 구조체들(330)의 상면들(330u)이 노출된 후, 상기 그라인딩 공정은 노출된 제2 도전 구조체들(330) 상에 더 수행될 수 있다. 제2 도전 구조체들(320) 각각의 일부가 더 제거될 수 있다. 제2 도전 구조체들(320)의 그라인딩된 상면들(330u)은 편평(flat)할 수 있다. 몰딩막(400)의 상면(400u)은 도전 구조체들(300)의 그라인딩된 상면들(330u)과 공면(coplanar)을 이룰 수 있다. 일 예로, 그라인딩 공정은 반도체 칩(200)의 상면이 노출되기 이전에 종료될 수 있다. 몰딩막(400)은 반도체 칩(200)의 상면을 덮을 수 있다.
도 23을 참조하면, 제2 재배선 기판(600)이 몰딩막(400) 및 도전 구조체들(300) 상에 형성될 수 있다. 실시예들에 따르면, 제2 절연층(601)이 몰딩막(400)의 상면 상에 형성될 수 있다. 제2 절연층(610)은 제2 도전 구조체들(330) 각각의 상면(330u)의 적어도 일부를 덮을 수 있다. 제2 오프닝들(609)이 제2 절연층(601) 내에 형성되어, 복수의 제2 도전 구조체들(320)의 상면들(320a)을 노출시킬 수 있다.
제2 씨드 패턴들(635)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 콘포말하게 형성될 수 있다. 제2 재배선 패턴들(630)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 형성되어, 제2 씨드 패턴들(635)을 덮을 수 있다.
제2 재배선 패턴들(630) 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 오프닝(609) 내에 형성될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 형성되고, 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 씨드 패턴들(635) 및 제2 재배선 패턴들(630)의 형성 방법은 도 11의 제1 재배선 패턴들(130) 및 제1 씨드 패턴들(135)의 형성 예에서 설명한 바와 동일 또는 유사할 수 있다. 제2 절연층(601)의 형성 공정, 제2 씨드 패턴들(635)의 형성 공정, 및 제2 재배선 패턴(630)의 형성 공정은 반복하여 수행될 수 있다. 이에 따라, 복수의 적층된 제2 절연층들(601), 복수의 제2 씨드 패턴들(635), 및 복수의 적층된 제2 재배선 패턴들(630)이 형성될 수 있다.
제2 재배선 패드들(650)이 최상부 제2 절연층(601) 내에 및 최상부 제2 절연층(601)의 상면 상에 형성될 수 있다. 제2 재배선 패드들(650)의 형성 이전에, 제2 씨드 패드들(655)이 각각 형성될 수 있다. 제2 재배선 패드들(650)은 제2 씨드 패드들(655)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 이에 따라, 제2 재배선 기판(600)이 제조될 수 있다. 제2 재배선 기판(600)은 제2 절연층들(601), 제2 씨드 패턴들(635), 제2 재배선 패턴들(630), 제2 씨드 패드들(655), 및 제2 재배선 패드들(650)을 포함할 수 있다.
도 24를 참조하면, 캐리어 기판(900)이 제거되어, 제1 재배선 기판(100)의 하면이 노출될 수 있다. 예를 들어, 최하부 제1 절연층(101)의 바닥면 및 언더 범프 패턴들(120)의 하면들이 노출될 수 있다.
도 1을 다시 참조하면, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 형성되어, 언더 범프 패턴들(120)과 접속할 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
제1 도전 구조체들(320)이 형성된 후 바로 제2 도전 구조체들(330)이 형성되기 때문에, 제1 도전 구조체들(320)의 형성 후 별도의 습식 식각(wet etch)/베이크(bake) 공정을 수행하지 않을 수 있다. 따라서 효율이 향상되고 간소화된 반도체 패키지 제조방법을 제공할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (10)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체 칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체 칩과 옆으로 이격된 도전 구조체;
    상기 제1 재배선 기판 상에 제공되고, 상기 반도체 칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막; 및
    상기 몰딩막 및 상기 도전 구조체 상에 배치되는 제2 재배선 기판을 포함하되,
    상기 도전 구조체는:
    상기 제1 재배선 기판 상에 제공되는 제1 도전 구조체; 및
    상기 제1 도전 구조체의 상면 상에 제공되고 니켈을 포함하는 제2 도전 구조체를 포함하고,
    상기 제2 재배선 기판은 절연층을 포함하고,
    상기 제2 도전 구조체의 상면의 적어도 일부는 상기 제2 재배선 기판의 상기 절연층과 직접 접촉하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 몰딩막의 상면과 상기 제2 도전 구조체의 상면은 상기 제1 재배선 기판의 상기 상면과 평행한 제1 방향을 따라 정렬되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 도전 구조체는 상기 제1 도전 구조체와 직접 접촉하고,
    상기 제2 도전 구조체는 상기 제1 도전 구조체의 상면을 덮는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 도전 구조체와 상기 제2 도전 구조체는 평면적 관점에서 중첩하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 도전 구조체는 상기 제1 재배선 기판의 상기 상면에 수직인 제2 방향에 따른 제1 높이를 갖고,
    상기 제2 도전 구조체는 상기 제2 방향에 따른 제2 높이를 갖되,
    상기 제2 높이는 상기 제1 높이보다 작은 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 재배선 기판과 상기 반도체 칩 사이에 범프들을 더 포함하고,
    상기 범프들에 의해서 상기 제1 재배선 기판과 상기 반도체 칩이 전기적으로 연결되는 반도체 패키지.
  7. 제1 재배선 기판;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체 칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체 칩과 옆으로 이격된 도전 구조체;
    상기 제1 재배선 기판 상에 제공되고, 상기 반도체 칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막; 및
    상기 몰딩막 및 상기 도전 구조체 상에 배치되고, 상기 도전 구조체와 접속하는 제2 재배선 기판을 포함하되,
    상기 도전 구조체는:
    상기 제1 재배선 기판에 접속하는 제1 도전 구조체; 및
    상기 제1 도전 구조체 상에 제공되는 제2 도전 구조체를 포함하고,
    상기 제2 도전 구조체는 니켈을 포함하고,
    상기 제2 도전 구조체의 상면은 상기 몰딩막의 상면과 상기 제1 재배선 기판의 상기 상면과 평행한 제1 방향을 따라 정렬되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제2 재배선 기판은 절연층을 포함하고,
    상기 절연층은 상기 제2 도전 구조체의 상면의 적어도 일부와 직접 접촉하는 반도체 패키지.
  9. 제 7항에 있어서,
    상기 제1 도전 구조체는 상기 제1 방향에 직교하는 제2 방향에 따른 제1 높이를 갖고,
    상기 제2 도전 구조체는 상기 제2 방향에 따른 제2 높이를 갖되,
    상기 제2 높이는 10um 내지 30um이고,
    상기 제1 높이는 상기 제2 높이보다 큰 반도체 패키지.
  10. 제 7항에 있어서,
    상기 제2 도전 구조체는 상기 제1 도전 구조체와 직접 접촉하고,
    상기 제2 도전 구조체는 상기 제1 도전 구조체의 상면을 덮는 반도체 패키지.
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