KR20230052733A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230052733A
KR20230052733A KR1020210136118A KR20210136118A KR20230052733A KR 20230052733 A KR20230052733 A KR 20230052733A KR 1020210136118 A KR1020210136118 A KR 1020210136118A KR 20210136118 A KR20210136118 A KR 20210136118A KR 20230052733 A KR20230052733 A KR 20230052733A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
redistribution
pattern
layer
Prior art date
Application number
KR1020210136118A
Other languages
English (en)
Inventor
최주일
강운병
윤민승
조용회
진정기
최윤석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210136118A priority Critical patent/KR20230052733A/ko
Priority to US17/851,245 priority patent/US20230111854A1/en
Priority to CN202211240493.7A priority patent/CN115966553A/zh
Publication of KR20230052733A publication Critical patent/KR20230052733A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 제1 재배선 기판, 상기 제1 재배선 기판 상에 실장된 제1 반도체 칩, 상기 제1 재배선 기판과 상기 제1 반도체 칩 사이에 제공된 제1 범프들, 상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 도전 구조체, 상기 제1 반도체 칩 상의 제2 재배선 기판, 상기 제1 반도체 칩과 상기 제2 재배선 기판 사이에 제공된 제2 범프들, 상기 제2 재배선 기판 상에 실장된 제2 반도체 칩, 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 제공되어, 상기 제1 반도체 칩을 덮는 제1 몰딩막, 및 상기 제2 재배선 기판 상에 제공되어 상기 제2 반도체 칩을 덮고, 상기 제1 몰딩막과 이격되는 제2 몰딩막을 포함할 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 재배선 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 신뢰성 향상, 소형화, 고집적화, 및 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 일 기술적 과제는 고집적화된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 일 기술적 과제는 제조 비용이 절감된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 제1 재배선 기판, 상기 제1 재배선 기판 상에 실장된 제1 반도체 칩, 상기 제1 재배선 기판과 상기 제1 반도체 칩 사이에 제공된 제1 범프들, 상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 도전 구조체, 상기 제1 반도체 칩 상의 제2 재배선 기판, 상기 제1 반도체 칩과 상기 제2 재배선 기판 사이에 제공된 제2 범프들, 상기 제2 재배선 기판 상에 실장된 제2 반도체 칩, 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 제공되어, 상기 제1 반도체 칩을 덮는 제1 몰딩막, 및 상기 제2 재배선 기판 상에 제공되어 상기 제2 반도체 칩을 덮고, 상기 제1 몰딩막과 이격되는 제2 몰딩막을 포함할 수 있다.
본 발명에 따른 반도체 패키지는, 제1 기판, 상기 제1 기판 상의 제1 재배선 기판, 상기 제1 재배선 기판은 제1 절연층 및 상기 제1 절연층 내의 제1 재배선 패턴을 포함하고, 상기 제1 재배선 기판 상에 실장된 제1 반도체 칩, 상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 제1 도전 구조체, 상기 제1 반도체 칩 상의 제2 재배선 기판, 상기 제2 재배선 기판은 제2 절연층 및 상기 제2 절연층 내의 제2 재배선 패턴을 포함하고, 상기 제2 재배선 기판 상에 실장된 제2 반도체 칩, 및 상기 제1 기판 상에 제공되고, 상기 제1 재배선 기판과 수평적으로 이격된 제2 도전 구조체를 포함하되, 상기 제1 재배선 패턴은 제1 시드 패턴 및 상기 제1 시드 패턴 상의 제1 도전 패턴을 포함할 수 있다.
본 발명에 따른 반도체 패키지는, 제1 기판, 상기 제1 기판 상의 제1 재배선 기판, 상기 제1 재배선 기판 상에 실장된 제1 반도체 칩, 상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 제1 도전 구조체, 상기 제1 반도체 칩 상의 제2 재배선 기판, 상기 제2 재배선 기판 상에 실장된 제2 반도체 칩, 상기 제1 기판 상에 제공되고, 상기 제1 재배선 기판과 수평적으로 이격된 제2 도전 구조체, 상기 제2 반도체 칩 상의 제2 기판, 및 상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 제공되어, 상기 제1 반도체 칩을 덮는 제1 몰딩막을 포함하되, 상기 제1 몰딩막은 상기 제1 재배선 기판과 상기 제1 반도체 칩 사이, 및 상기 제1 반도체 칩과 상기 제2 재배선 기판 사이에 개재될 수 있다.
본 발명에 따르면, 제1 반도체 칩은 하부에, 제2 반도체 칩은 상부에 배치될 수 있다. 이에 따라, 제1 반도체 칩 및 제2 반도체 칩의 고밀도 실장이 가능할 수 있다. 궁극적으로는, 고집적화되고 소형화된 반도체 패키지가 제공될 수 있다.
본 발명에 따르면, 정상으로 작동되는 제2 반도체 칩들을 미리 선택한 후, 제2 재배선 기판 상에 제2 반도체 칩들을 개별적으로 실장할 수 있다. 이에 따라, 반도체 패키지의 수율이 향상될 수 있고, 반도체 패키지의 제조 공정 비용이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 5의 I-I'에 따른 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 5의 I-I'에 따른 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 5의 I-I'에 따른 단면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 9의 I-I'에 따른 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 9의 I-I'에 따른 단면도이다.
도 12 내지 도 24는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다.
상기 제1 재배선 기판(100)은 제1 절연층(101), 제1 재배선 패턴(120), 제1 언더 범프 패턴(150), 및 제1 패드 구조체(130)를 포함할 수 있다. 상기 제1 절연층(101)은 단일층 또는 복수로 적층된 층일 수 있다. 일부 실시예에서, 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다. 다른 실시예에서, 인접한 제1 절연층들(101) 사이의 계면은 구분될 수 있다. 상기 제1 절연층들(101)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제1 절연층(101)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 예를 들어, 상기 절연성 폴리머는 에폭시계 폴리머를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 절연층(101)은 PID(Photo Imageable Dielectric)를 포함할 수 있다.
상기 제1 언더 범프 패턴(150)은 상기 제1 절연층(101) 내에 제공될 수 있다. 상기 제1 절연층(101)은 상기 제1 언더 범프 패턴(150)을 덮을 수 있다. 상기 제1 절연층(101)은 상기 제1 언더 범프 패턴(150)의 하면을 노출시킬 수 있다. 상기 제1 언더 범프 패턴(150)은 복수 개로 제공될 수 있고, 상기 제1 언더 범프 패턴들(150)은 수평적으로(일 예로, 상기 제1 재배선 기판(100)의 상면에 평행한 방향으로) 이격되어 배치될 수 있다. 상기 제1 언더 범프 패턴들(150)은 후술할 외부 단자들(400)의 패드로 기능할 수 있고, 상기 제1 재배선 패턴(120)과 전기적으로 연결될 수 있다. 상기 제1 언더 범프 패턴(150)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다.
상기 제1 재배선 패턴(120)은 상기 제1 절연층(101) 내에 제공될 수 있다. 상기 제1 재배선 패턴(120)은 상기 제1 언더 범프 패턴들(150) 중 대응되는 제1 언더 범프 패턴(150) 상에 배치될 수 있다. 상기 제1 재배선 패턴(120)은 복수로 제공될 수 있다. 상기 제1 재배선 패턴들(120)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제1 재배선 패턴들(120)의 각각은 제1 시드 패턴(121) 및 제1 도전 패턴(125)을 포함할 수 있다. 상기 제1 도전 패턴(125)은 상기 제1 시드 패턴(121) 상에 배치될 수 있다.
상기 제1 도전 패턴(125)은 제1 비아 부분 및 상기 제1 비아 부분 상의 제1 배선 부분을 포함할 수 있다. 상기 제1 비아 부분 및 상기 제1 배선 부분은 경계면 없이 연결될 수 있다. 본 명세서에서, 어떤 도전 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있고, 어떤 도전 구성 요소의 배선 부분은 수평적 연결을 위한 부분일 수 있다. 상기 제1 배선 부분은 상기 제1 재배선 기판(100)의 상면에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제1 배선 부분은 대응하는 제1 절연층(101)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제1 배선 부분의 폭은 상기 제1 비아 부분의 폭보다 클 수 있다. 상기 제1 비아 부분은 상기 제1 재배선 기판(100)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제1 비아 부분의 최상부의 폭은 상기 제1 비아 부분의 최하부의 폭보다 클 수 있다. 상기 제1 도전 패턴(125)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다. 본 명세서에서, 폭은 상기 제1 재배선 기판(100)의 상면에 평행한 방향으로 측정된 거리를 의미할 수 있다.
상기 제1 시드 패턴(121)은 상기 제1 도전 패턴(125)의 하면 상에 제공될 수 있다. 상기 제1 시드 패턴(121)은 상기 제1 도전 패턴(125)과 상기 제1 절연층(101) 사이에 개재될 수 있다. 상기 제1 시드 패턴(121)은 상기 제1 배선 부분의 하면을 덮을 수 있고, 상기 제1 비아 부분의 측벽 및 하면을 컨포멀하게 덮을 수 있다. 최하부의 제1 재배선 패턴(120)의 제1 시드 패턴(121)은 상기 제1 도전 패턴(125)과 상기 제1 절연층(101) 사이, 및 상기 제1 도전 패턴(125)과 상기 제1 언더 범프 패턴(150) 사이에 개재될 수 있다. 상기 제1 시드 패턴(121)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다. 상기 제1 시드 패턴(121)은 배리어 층으로 기능할 수 있고, 상기 제1 도전 패턴(125)에 포함된 물질의 확산을 방지할 수 있다.
상기 제1 패드 구조체(130)는 최상부의 제1 절연층(101) 내에 제공될 수 있다. 상기 제1 패드 구조체(130)는 최상부의 제1 재배선 패턴(120) 상에 배치될 수 있다. 상기 제1 패드 구조체(130)는 복수 개로 제공될 수 있고, 상기 제1 패드 구조체들(130)은 수평적으로 이격될 수 있다. 상기 제1 패드 구조체들(130)의 각각은 제1 시드 패드(131) 및 제1 패드 패턴(135)을 포함할 수 있다. 상기 제1 패드 패턴(135)은 상기 제1 시드 패드(131) 상에 배치될 수 있다.
상기 제1 패드 패턴(135)은 제1 관통부 및 상기 제1 관통부 상의 제1 패드부를 포함할 수 있다. 상기 제1 관통부 및 상기 제1 패드부는 경계면 없이 연결될 수 있다. 상기 제1 패드부는 최상부의 제1 절연층(101)의 상면 상에 제공될 수 있다. 상기 제1 패드부는 상기 최상부의 제1 절연층(101)의 상면 상으로 노출될 수 있다. 상기 제1 관통부는 최상부의 제1 절연층(101) 내에 제공될 수 있다. 상기 제1 관통부는 상기 제1 재배선 기판(100)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제1 패드부의 폭은 상기 제1 관통부의 폭보다 클 수 있다. 예를 들어, 상기 제1 관통부의 최상부의 폭은 상기 제1 관통부의 최하부의 폭보다 클 수 있다. 상기 제1 패드 패턴(135)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제1 시드 패드(131)는 상기 제1 패드 패턴(135)의 하면 상에 제공될 수 있다. 상기 제1 시드 패드(131)는 상기 제1 패드 패턴(135)과 최상부의 제1 절연층(101) 사이에 개재될 수 있다. 상기 제1 시드 패드(131)는 상기 제1 패드 패턴(135)과 최상부의 제1 절연층(101) 사이, 및 상기 제1 패드 패턴(135)과 최상부의 제1 재배선 패턴(120) 사이에 개재될 수 있다. 상기 제1 시드 패드(131)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
외부 단자(400)가 상기 제1 재배선 기판(100)의 하면 상에 제공될 수 있다. 상기 외부 단자(400)는 상기 제1 언더 범프 패턴(150)의 하면 상에 배치될 수 있다. 상기 외부 단자(400)는 복수 개로 제공될 수 있고, 상기 외부 단자들(400)은 수평적으로 이격될 수 있다. 상기 외부 단자들(400)은 외부 장치와 접속할 수 있다. 이에 따라, 외부의 전기적 신호들이 상기 외부 단자들(400)을 통해 상기 제1 언더 범프 패턴들(150)에 송수신될 수 있다. 상기 외부 단자들(400)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 외부 단자들(400)은 도전성 금속 물질을 포함할 수 있다. 상기 외부 단자들(400)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무트(Bi) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 반도체 칩(200)은 상기 제1 재배선 기판(100) 상에 실장될 수 있다. 상기 제1 반도체 칩(200)은 평면적 관점에서, 상기 제1 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 상기 제1 반도체 칩(200)은 예를 들어, 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)일 수 있다. 일 예로, 상기 제1 반도체 칩(200)은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 일 예로, 상기 제1 반도체 칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
상기 제1 반도체 칩(200)은 제1 칩 기판(210), 제1 상부 배선층(220), 및 제1 하부 배선층(230)을 포함할 수 있다. 상기 제1 칩 기판(210)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
관통 비아(215)가 상기 제1 칩 기판(210) 내에 제공될 수 있다. 상기 관통 비아(215)는 상기 제1 칩 기판(210)을 관통할 수 있다. 상기 관통 비아(215)는 복수 개로 제공될 수 있다. 상기 관통 비아(215)는 도전성 금속 물질을 포함할 수 있다. 상기 관통 비아(215)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 상부 배선층(220)은 상기 제1 칩 기판(210)의 상면 상에 제공될 수 있다. 상기 제1 상부 배선층(220)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제1 상부 배선층(220)은 단일층 또는 적층된 복수의 층을 포함할 수 있다.
제1 상부 배선 구조체들(222)이 상기 제1 상부 배선층(220) 내에 제공될 수 있다. 상기 제1 상부 배선 구조체들(222)은 상기 관통 비아들(215)에 전기적으로 연결될 수 있다. 상기 제1 상부 배선 구조체들(222)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 상부 배선 구조체들(222)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제1 상부 패드들(225)이 상기 1 상부 배선층(220) 내에 제공될 수 있다. 상기 제1 상부 패드들(225)은 상기 제1 반도체 칩(200)의 상면에 인접할 수 있다. 상기 제1 상부 패드들(225)은 상기 제1 상부 배선 구조체들(222) 상에 배치될 수 있다. 상기 제1 상부 패드들(225)은 상기 제1 반도체 칩(200)의 상면 상으로 노출될 수 있다. 상기 제1 상부 패드들(225)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 상부 패드들(225)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 하부 배선층(230)은 상기 제1 칩 기판(210)의 하면 상에 제공될 수 있다. 상기 제1 하부 배선층(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제1 하부 배선층(230)은 단일층 또는 적층된 복수의 층을 포함할 수 있다.
제1 하부 배선 구조체들(232)이 상기 제1 하부 배선층(230) 내에 제공될 수 있다. 상기 제1 하부 배선 구조체들(232)은 상기 관통 비아들(215)에 전기적으로 연결될 수 있다. 상기 제1 하부 배선 구조체들(232)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 하부 배선 구조체들(232)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제1 하부 패드들(235)이 상기 제1 하부 배선층(230) 내에 제공될 수 있다. 상기 제1 하부 패드들(235)은 상기 제1 반도체 칩(200)의 하면에 인접할 수 있다. 상기 제1 하부 패드들(235)은 상기 제1 하부 배선 구조체들(232)의 하면 상에 배치될 수 있다. 상기 제1 하부 패드들(235)은 상기 제1 반도체 칩(200)의 하면 상으로 노출될 수 있다. 상기 제1 하부 패드들(235)은 도전성 금속 물질을 포함할 수 있다. 상기 제1 하부 패드들(235)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제1 범프들(250)이 상기 제1 재배선 기판(100)과 상기 제1 반도체 칩(200) 사이에 개재될 수 있다. 상기 제1 범프들(250)은 상기 제1 패드 구조체들(130)과 상기 제1 하부 패드들(235) 사이에 개재될 수 있다. 상기 제1 범프들(250)을 통해, 상기 제1 반도체 칩(200)과 상기 제1 재배선 기판(100)은 전기적으로 연결될 수 있다. 상기 제1 범프들(250)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 제1 범프들(250)은 도전성 물질을 포함할 수 있다. 상기 제1 범프들(250)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무트(Bi) 중에서 적어도 하나를 포함할 수 있다.
제2 범프들(260)이 상기 제1 반도체 칩(200)과 상기 제2 재배선 기판(500) 사이에 개재될 수 있다. 상기 제2 범프들(260)은 상기 제1 상부 패드들(225)과 후술할 최하부의 제2 재배선 패턴(520) 사이에 개재될 수 있다. 상기 제2 범프들(260)을 통해, 상기 제1 반도체 칩(200)과 상기 제2 재배선 기판(500)은 전기적으로 연결될 수 있다. 일 예로, 상기 제2 범프들(260)은 필라(pillar)를 포함할 수 있다. 다른 예로, 상기 제2 범프들(260)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 제2 범프들(260)은 도전성 물질을 포함할 수 있다. 상기 제2 범프들(260)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무트(Bi) 중에서 적어도 하나를 포함할 수 있다.
제1 도전 구조체들(170)이 상기 제1 재배선 기판(100) 상에 제공될 수 있다. 상기 제1 도전 구조체들(170)은 평면적 관점에서, 상기 제1 재배선 기판(100)의 엣지 영역 상에 배치될 수 있다. 평면적 관점에서, 상기 제1 도전 구조체들(170)은 상기 제1 반도체 칩(200)을 둘러쌀 수 있다. 상기 제1 도전 구조체들(170)은 상기 제1 반도체 칩(200)과 수평적으로 이격될 수 있다. 상기 제1 도전 구조체들(170)은 대응하는 제1 패드 구조체들(130) 상에 배치될 수 있다. 이에 따라, 상기 제1 도전 구조체들(170)은 상기 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 상기 제1 도전 구조체들(170)은 예를 들어, 원기둥 형상을 갖는 금속 포스트들일 수 있다. 상기 제1 도전 구조체들(170)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 몰딩막(410)이 상기 제1 재배선 기판(100) 상에 제공될 수 있다. 상기 제1 몰딩막(410)은 상기 제1 재배선 기판(100)과 상기 제2 재배선 기판(500) 사이에 개재될 수 있다. 상기 제1 몰딩막(410)은 상기 제1 재배선 기판(100)의 상면 및 상기 제1 도전 구조체들(170)의 측벽들을 덮을 수 있다. 상기 제1 몰딩막(410)은 상기 제1 반도체 칩(200)을 덮을 수 있다. 상기 제1 몰딩막(410)은 상기 제1 재배선 기판(100)과 상기 제1 반도체 칩(200) 사이, 및 상기 제1 반도체 칩(200)과 상기 제2 재배선 기판(500) 사이에 개재될 수 있다. 상기 제1 몰딩막(410)은 상기 제1 범프들(250) 사이의 공간을 채울 수 있고, 상기 제1 범프들(250)을 밀봉할 수 있다. 상기 제1 몰딩막(410)은 상기 제2 범프들(260) 사이의 공간을 채울 수 있고, 상기 제2 범프들(260)을 밀봉할 수 있다. 상기 제1 몰딩막(410)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다.
상기 제2 재배선 기판(500)은 상기 제1 재배선 기판(100) 상에 제공될 수 있다. 상기 제2 재배선 기판(500)은 상기 제1 몰딩막(410) 상에 배치될 수 있다.
상기 제2 재배선 기판(500)은 제2 절연층(501), 제2 재배선 패턴(520), 및 제2 패드 구조체(530)를 포함할 수 있다. 상기 제2 절연층(501)은 단일층 또는 복수로 적층된 층일 수 있다. 일부 실시예에서, 인접한 제2 절연층들(501) 사이의 계면은 구분되지 않을 수 있다. 다른 실시예에서, 인접한 제2 절연층들(501) 사이의 계면은 구분될 수 있다. 상기 제2 절연층들(501)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제2 절연층(501)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 예를 들어, 상기 절연성 폴리머는 에폭시계 폴리머를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 제2 절연층(501)은 PID(Photo Imageable Dielectric)를 포함할 수 있다.
상기 제2 재배선 패턴(520)은 상기 제2 절연층(501) 내에 제공될 수 있다. 상기 제2 재배선 패턴(520)은 복수로 제공될 수 있다. 상기 제2 재배선 패턴들(520)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제2 재배선 패턴들(520)의 일부는 상기 제1 상부 패드들(225) 상에 배치될 수 있고, 상기 제2 재배선 패턴들(520)의 다른 일부는 상기 제1 도전 구조체들(170) 상에 배치될 수 있다. 상기 제2 재배선 패턴들(520)의 각각은 제2 시드 패턴(521) 및 제2 도전 패턴(525)을 포함할 수 있다. 상기 제2 도전 패턴(525)은 상기 제2 시드 패턴(521) 상에 배치될 수 있다.
상기 제2 도전 패턴(525)은 제2 비아 부분 및 상기 제2 비아 부분 상의 제2 배선 부분을 포함할 수 있다. 상기 제2 비아 부분 및 상기 제2 배선 부분은 경계면 없이 연결될 수 있다. 상기 제2 배선 부분은 상기 제2 재배선 기판(500)의 상면에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제2 배선 부분은 대응하는 제2 절연층(501)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제2 배선 부분의 폭은 상기 제2 비아 부분의 폭보다 클 수 있다. 상기 제2 비아 부분은 상기 제2 재배선 기판(500)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제2 비아 부분의 최상부의 폭은 상기 제2 비아 부분의 최하부의 폭보다 클 수 있다. 상기 제2 도전 패턴(525)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제2 시드 패턴(521)은 상기 제2 도전 패턴(525)의 하면 상에 제공될 수 있다. 상기 제2 시드 패턴(521)은 상기 제2 도전 패턴(525)과 상기 제2 절연층(501) 사이에 개재될 수 있다. 상기 제2 시드 패턴(521)은 상기 제2 배선 부분의 하면을 덮을 수 있고, 상기 제2 비아 부분의 측벽 및 하면을 컨포멀하게 덮을 수 있다. 상기 제2 시드 패턴(521)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다. 상기 제2 시드 패턴(521)은 배리어 층으로 기능할 수 있고, 상기 제2 도전 패턴(525)에 포함된 물질의 확산을 방지할 수 있다.
상기 제2 패드 구조체(530)는 최상부의 제2 절연층(501) 내에 제공될 수 있다. 상기 제2 패드 구조체(530)는 최상부의 제2 재배선 패턴(520) 상에 배치될 수 있다. 상기 제2 패드 구조체(530)는 복수 개로 제공될 수 있고, 상기 제2 패드 구조체들(530)은 수평적으로 이격될 수 있다. 상기 제2 패드 구조체들(530)의 각각은 제2 시드 패드(531) 및 제2 패드 패턴(535)을 포함할 수 있다. 상기 제2 패드 패턴(535)은 상기 제2 시드 패드(531) 상에 배치될 수 있다.
상기 제2 패드 패턴(535)은 제2 관통부 및 상기 제2 관통부 상의 제2 패드부를 포함할 수 있다. 상기 제2 관통부 및 상기 제2 패드부는 경계면 없이 연결될 수 있다. 상기 제2 패드부는 최상부의 제2 절연층(501)의 상면 상에 제공될 수 있다. 상기 제2 패드부는 상기 최상부의 제2 절연층(501)의 상면 상으로 노출될 수 있다. 상기 제2 관통부는 최상부의 제2 절연층(501) 내에 제공될 수 있다. 상기 제2 관통부는 상기 제2 재배선 기판(500)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제2 패드부의 폭은 상기 제2 관통부의 폭보다 클 수 있다. 예를 들어, 상기 제2 관통부의 최상부의 폭은 상기 제2 관통부의 최하부의 폭보다 클 수 있다. 상기 제2 패드 패턴(535)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제2 시드 패드(531)는 상기 제2 패드 패턴(535)의 하면 상에 제공될 수 있다. 상기 제2 시드 패드(531)는 상기 제2 패드 패턴(535)과 최상부의 제2 절연층(501) 사이에 개재될 수 있다. 상기 제2 시드 패드(531)는 상기 제2 패드 패턴(535)과 최상부의 제2 절연층(501) 사이, 및 상기 제2 패드 패턴(535)과 최상부의 제2 재배선 패턴(520) 사이에 개재될 수 있다. 상기 제2 시드 패드(531)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
상기 제2 반도체 칩(300)은 상기 제2 재배선 기판(500) 상에 실장될 수 있다. 상기 제2 반도체 칩(300)은 예를 들어, 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)일 수 있으나, 이에 제한되는 것은 아니다. 일 예로, 상기 제2 반도체 칩(300)은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 일 예로, 상기 제2 반도체 칩(300)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
일 예로, 상기 제1 반도체 칩(200)의 폭(W1)은 상기 제2 반도체 칩(300)의 폭(W2)보다 작을 수 있다. 평면적 관점에서, 상기 제1 반도체 칩(200)의 면적은 상기 제2 반도체 칩(300)의 면적보다 작을 수 있다. 일 예로, 상기 제1 반도체 칩(200)의 두께는 상기 제2 반도체 칩(300)의 두께보다 작을 수 있다. 본 명세서에서, 두께는 수직적으로(일 예로, 상기 제1 재배선 기판(100)의 상면에 수직한 방향으로) 측정된 거리를 의미할 수 있다.
상기 제2 반도체 칩(300)은 제2 칩 기판(310), 제2 배선층(320)을 포함할 수 있다. 상기 제2 칩 기판(310)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 제2 배선층(320)은 상기 제2 칩 기판(310)의 하면 상에 제공될 수 있다. 상기 제2 배선층(320)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제2 배선층(320)은 단일층 또는 적층된 복수의 층을 포함할 수 있다.
제2 배선 구조체들(322)이 상기 제2 배선층(320) 내에 제공될 수 있다. 상기 제2 배선 구조체들(322)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 배선 구조체들(322)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제2 패드들(325)이 상기 제2 배선층(320) 내에 제공될 수 있다. 상기 제2 패드들(325)은 상기 제2 반도체 칩(300)의 하면에 인접할 수 있다. 상기 제2 패드들(325)은 상기 제2 배선 구조체들(322)의 하면 상에 배치될 수 있다. 상기 제2 패드들(325)은 상기 제2 반도체 칩(300)의 하면 상으로 노출될 수 있다. 상기 제2 패드들(325)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 패드들(325)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제3 범프들(350)이 상기 제2 재배선 기판(500)과 상기 제2 반도체 칩(300) 사이에 개재될 수 있다. 상기 제3 범프들(350)은 상기 제2 패드 구조체들(530)과 상기 제2 패드들(325) 사이에 개재될 수 있다. 상기 제3 범프들(350)을 통해, 상기 제2 반도체 칩(300)과 상기 제2 재배선 기판(500)은 전기적으로 연결될 수 있다. 상기 제3 범프들(350)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 제3 범프들(350)은 도전성 물질을 포함할 수 있다. 상기 제3 범프들(350)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무트(Bi) 중에서 적어도 하나를 포함할 수 있다.
언더필막(420)이 상기 제2 재배선 기판(500) 및 상기 제2 반도체 칩(300) 사이에 개재될 수 있다. 상기 언더필막(420)은 상기 제3 범프들(350) 사이의 공간을 채울 수 있고, 상기 제3 범프들(350)을 밀봉할 수 있다. 상기 언더필막(420)은 예를 들어, ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
제2 몰딩막(430)이 상기 제2 재배선 기판(500) 상에 제공될 수 있다. 상기 제2 몰딩막(430)은 상기 제1 몰딩막(410)과 이격될 수 있다. 상기 제2 몰딩막(430)은 상기 제2 재배선 기판(500)의 상면을 덮을 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)을 덮을 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)의 측벽들을 덮을 수 있고, 상기 제2 반도체 칩(300)의 상면을 노출시킬 수 있다. 상기 제2 몰딩막(430)의 상면은 상기 제2 반도체 칩(300)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 제2 반도체 칩(300)에 의해 생성된 열이 효과적으로 방출될 수 있다. 상기 제2 몰딩막(430)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다.
본 발명에 따르면, 제1 반도체 칩(200)은 하부에, 제2 반도체 칩(300)은 상부에 배치될 수 있다. 이에 따라, 상기 제1 반도체 칩(200) 및 상기 제2 반도체 칩(300)의 고밀도 실장이 가능할 수 있다. 궁극적으로는, 고집적화되고 소형화된 반도체 패키지가 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 3을 참조하면, 반도체 패키지(2)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다.
제2 몰딩막(430)이 상기 제2 재배선 기판(500) 상에 제공될 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)을 덮을 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)의 측벽들을 덮을 수 있고, 상기 제2 반도체 칩(300)의 상면을 덮을 수 있다. 상기 제2 몰딩막(430)의 상면은 상기 제2 반도체 칩(300)의 상면보다 높은 레벨에 위치할 수 있다. 이에 따라, 상기 제2 반도체 칩(300)이 효과적으로 보호될 수 있다. 본 명세서에서, 레벨은 상기 제1 재배선 기판(100)의 상면으로부터의 높이를 의미할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 4를 참조하면, 반도체 패키지(3)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다. 다만, 상기 반도체 패키지(3)는 앞서 도 2를 참조하여 설명한 언더필막(420)을 포함하지 않을 수 있다.
제2 몰딩막(430)이 상기 제2 재배선 기판(500) 상에 제공될 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)을 덮을 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)의 측벽들을 덮을 수 있고, 상기 제2 반도체 칩(300)의 상면을 노출시킬 수 있다. 상기 제2 몰딩막(430)의 상면은 상기 제2 반도체 칩(300)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 몰딩막(430)은 상기 제2 재배선 기판(500)과 상기 제2 반도체 칩(300) 사이로 연장될 수 있다. 상기 제2 몰딩막(430)은 상기 제3 범프들(350) 사이의 공간을 채울 수 있고, 상기 제3 범프들(350)을 밀봉할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 5의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5 및 도 6을 참조하면, 반도체 패키지(4)는 제1 기판(600), 제2 기판(700), 및 하부 반도체 패키지(10)를 포함할 수 있다.
상기 제1 기판(600) 상에 상기 하부 반도체 패키지(10)가 제공될 수 있다. 상기 하부 반도체 패키지(10)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다. 상기 제1 재배선 기판(100)은 상기 제1 기판(600) 상에 배치될 수 있다. 상기 하부 반도체 패키지(10)는 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1)와 실질적으로 동일하다.
상기 제1 기판(600)은 제3 절연층(601), 제3 재배선 패턴(620), 제2 언더 범프 패턴(650), 및 제3 패드 구조체(630)를 포함할 수 있다. 상기 제3 절연층(601)은 단일층 또는 복수로 적층된 층일 수 있다. 일부 실시예에서, 인접한 제3 절연층들(601) 사이의 계면은 구분되지 않을 수 있다. 다른 실시예에서, 인접한 제3 절연층들(601) 사이의 계면은 구분될 수 있다. 상기 제3 절연층들(601)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제3 절연층(601)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 예를 들어, 상기 절연성 폴리머는 에폭시계 폴리머를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 제3 절연층(601)은 PID(Photo Imageable Dielectric)를 포함할 수 있다.
상기 제2 언더 범프 패턴(650)은 상기 제3 절연층(601) 내에 제공될 수 있다. 상기 제3 절연층(601)은 상기 제2 언더 범프 패턴(650)을 덮을 수 있다. 상기 제3 절연층(601)은 상기 제2 언더 범프 패턴(650)의 하면을 노출시킬 수 있다. 상기 제2 언더 범프 패턴(650)은 복수 개로 제공될 수 있고, 상기 제2 언더 범프 패턴들(650)은 수평적으로 이격되어 배치될 수 있다. 상기 제2 언더 범프 패턴들(650)은 후술할 외부 단자들(400)의 패드로 기능할 수 있고, 상기 제3 재배선 패턴(620)과 전기적으로 연결될 수 있다. 상기 제2 언더 범프 패턴(650)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다.
상기 제3 재배선 패턴(620)은 상기 제3 절연층(601) 내에 제공될 수 있다. 상기 제3 재배선 패턴(620)은 대응하는 제2 언더 범프 패턴(650) 상에 배치될 수 있다. 상기 제3 재배선 패턴(620)은 복수로 제공될 수 있다. 상기 제3 재배선 패턴들(620)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제3 재배선 패턴들(620)의 각각은 제3 시드 패턴(621) 및 제3 도전 패턴(625)을 포함할 수 있다. 상기 제3 도전 패턴(625)은 상기 제3 시드 패턴(621) 상에 배치될 수 있다.
상기 제3 도전 패턴(625)은 제3 비아 부분 및 상기 제3 비아 부분 상의 제3 배선 부분을 포함할 수 있다. 상기 제3 비아 부분 및 상기 제3 배선 부분은 경계면 없이 연결될 수 있다. 상기 제3 배선 부분은 상기 제1 재배선 기판(100)의 상면에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제3 배선 부분은 대응하는 제3 절연층(601)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제3 배선 부분의 폭은 상기 제3 비아 부분의 폭보다 클 수 있다. 상기 제3 비아 부분은 상기 제1 기판(600)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제3 비아 부분의 최상부의 폭은 상기 제3 비아 부분의 최하부의 폭보다 클 수 있다. 상기 제3 도전 패턴(625)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제3 시드 패턴(621)은 상기 제3 도전 패턴(625)의 하면 상에 제공될 수 있다. 상기 제3 시드 패턴(621)은 상기 제3 도전 패턴(625)과 상기 제3 절연층(601) 사이에 개재될 수 있다. 상기 제3 시드 패턴(621)은 상기 제3 배선 부분의 하면을 덮을 수 있고, 상기 제3 비아 부분의 측벽 및 하면을 컨포멀하게 덮을 수 있다. 최하부의 제3 재배선 패턴(620)의 제3 시드 패턴(621)은 상기 제3 도전 패턴(625)과 상기 제1 절연층(101) 사이, 및 상기 제3 도전 패턴(625)과 상기 제2 언더 범프 패턴(650) 사이에 개재될 수 있다. 상기 제3 시드 패턴(621)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다. 상기 제3 시드 패턴(621)은 배리어 층으로 기능할 수 있고, 상기 제3 도전 패턴(625)에 포함된 물질의 확산을 방지할 수 있다.
상기 제3 패드 구조체(630)는 최상부의 제3 절연층(601) 내에 제공될 수 있다. 상기 제3 패드 구조체(630)는 최상부의 제3 재배선 패턴(620) 상에 배치될 수 있다. 상기 제3 패드 구조체(630)는 복수 개로 제공될 수 있고, 상기 제3 패드 구조체들(630)은 수평적으로 이격될 수 있다. 상기 제3 패드 구조체들(630)의 각각은 제3 시드 패드(631) 및 제3 패드 패턴(635)을 포함할 수 있다. 상기 제3 패드 패턴(635)은 상기 제3 시드 패드(631) 상에 배치될 수 있다.
상기 제3 패드 패턴(635)은 제3 관통부 및 상기 제3 관통부 상의 제3 패드부를 포함할 수 있다. 상기 제3 관통부 및 상기 제3 패드부는 경계면 없이 연결될 수 있다. 상기 제3 패드부는 최상부의 제3 절연층(601)의 상면 상에 제공될 수 있다. 상기 제3 패드부는 상기 최상부의 제3 절연층(601)의 상면 상으로 노출될 수 있다. 상기 제3 관통부는 최상부의 제3 절연층(601) 내에 제공될 수 있다. 상기 제3 관통부는 상기 제1 기판(600)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제3 패드부의 폭은 상기 제3 관통부의 폭보다 클 수 있다. 예를 들어, 상기 제3 관통부의 최상부의 폭은 상기 제3 관통부의 최하부의 폭보다 클 수 있다. 상기 제3 패드 패턴(635)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제3 시드 패드(631)는 상기 제3 패드 패턴(635)의 하면 상에 제공될 수 있다. 상기 제3 시드 패드(631)는 상기 제3 패드 패턴(635)과 최상부의 제3 절연층(601) 사이에 개재될 수 있다. 상기 제3 시드 패드(631)는 상기 제3 패드 패턴(635)과 최상부의 제3 절연층(601) 사이, 및 상기 제3 패드 패턴(635)과 최상부의 제3 재배선 패턴(620) 사이에 개재될 수 있다. 상기 제3 시드 패드(631)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
외부 단자들(400)이 상기 제1 기판(600)의 하면 상에 제공될 수 있다. 상기 외부 단자들(400)은 상기 제2 언더 범프 패턴들(650)의 하면 상에 배치될 수 있다. 외부의 전기적 신호들이 상기 외부 단자들(400)을 통해 상기 제2 언더 범프 패턴들(650)에 송수신될 수 있다.
기판 범프들(160)이 상기 제1 기판(600)과 상기 하부 반도체 패키지(10) 사이에 개재될 수 있다. 상기 기판 범프들(160)은 상기 제3 패드 구조체들(630)과 상기 제1 언더 범프 패턴들(150) 사이에 개재될 수 있다. 상기 기판 범프들(160)을 통해, 상기 제1 기판(600)과 상기 하부 반도체 패키지(10)는 전기적으로 연결될 수 있다. 상기 기판 범프들(160)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 기판 범프들(160)은 도전성 물질을 포함할 수 있다. 상기 기판 범프들(160)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무트(Bi) 중에서 적어도 하나를 포함할 수 있다.
제2 도전 구조체들(670)이 상기 제1 기판(600) 상에 제공될 수 있다. 상기 제2 도전 구조체들(670)은 평면적 관점에서, 상기 제1 기판(600)의 엣지 영역 상에 배치될 수 있다. 평면적 관점에서, 상기 제2 도전 구조체들(670)은 상기 하부 반도체 패키지(10)를 둘러쌀 수 있다. 상기 제2 도전 구조체들(670)은 상기 하부 반도체 패키지(10)와 수평적으로 이격될 수 있다. 상기 제2 도전 구조체들(670)은 상기 제1 재배선 기판(100)과 수평적으로 이격될 수 있다. 상기 제2 도전 구조체들(670)은 대응하는 제3 패드 구조체들(630) 상에 배치될 수 있다. 이에 따라, 상기 제2 도전 구조체들(670)은 상기 제1 기판(600)과 전기적으로 연결될 수 있다. 상기 제2 도전 구조체들(670)은 예를 들어, 원기둥 형상을 갖는 금속 포스트들일 수 있다. 상기 제2 도전 구조체들(670)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
제3 몰딩막(450)이 상기 제1 기판(600) 상에 제공될 수 있다. 상기 제3 몰딩막(450)은 상기 제1 기판(600)과 상기 제2 기판(700) 사이에 개재될 수 있다. 상기 제3 몰딩막(450)은 상기 제1 기판(600)의 상면 및 상기 제2 도전 구조체들(670)의 측벽들을 덮을 수 있다. 상기 제3 몰딩막(450)은 상기 제1 재배선 기판(100)의 측벽들, 상기 제2 재배선 기판(500)의 측벽들, 상기 제1 몰딩막(410)의 측벽들을 덮을 수 있다. 상기 제3 몰딩막(450)은 상기 제2 몰딩막(430)을 덮을 수 있고, 상기 제2 반도체 칩(300)의 상면을 덮을 수 있다. 상기 제3 몰딩막(450)은 상기 제2 반도체 칩(300)과 상기 제2 기판(700) 사이에 개재될 수 있다. 상기 제3 몰딩막(450)은 상기 기판 범프들(160) 사이의 공간을 채울 수 있고, 상기 기판 범프들(160)을 밀봉할 수 있다. 상기 제3 몰딩막(450)은 상기 제1 몰딩막(410)의 측벽들과 직접 접촉할 수 있고, 상기 제2 몰딩막(430)과 직접 접촉할 수 있다. 상기 제3 몰딩막(450)과 상기 제1 몰딩막(410) 사이의 계면 및 상기 제3 몰딩막(450)과 상기 제2 몰딩막(430) 사이의 계면은 구분될 수 있다. 상기 제3 몰딩막(450)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다.
상기 제2 기판(700)은 상기 제1 기판(600) 상에 제공될 수 있다. 상기 제2 기판(700)은 상기 제3 몰딩막(450) 상에 배치될 수 있다.
상기 제2 기판(700)은 제4 절연층(701), 제4 재배선 패턴(720), 및 제4 패드 구조체(730)를 포함할 수 있다. 상기 제4 절연층(701)은 단일층 또는 복수로 적층된 층일 수 있다. 일부 실시예에서, 인접한 제4 절연층들(701) 사이의 계면은 구분되지 않을 수 있다. 다른 실시예에서, 인접한 제4 절연층들(701) 사이의 계면은 구분될 수 있다. 상기 제4 절연층들(701)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제4 절연층(701)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 예를 들어, 상기 절연성 폴리머는 에폭시계 폴리머를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 제4 절연층(701)은 PID(Photo Imageable Dielectric)를 포함할 수 있다.
상기 제4 재배선 패턴(720)은 상기 제4 절연층(701) 내에 제공될 수 있다. 상기 제4 재배선 패턴(720)은 복수로 제공될 수 있다. 상기 제4 재배선 패턴들(720)이 적층된 개수는 도시된 바에 제한되지 않고, 다양하게 변형될 수 있다. 상기 제4 재배선 패턴들(720)은 상기 제2 도전 구조체들(670) 상에 배치될 수 있다. 상기 제4 재배선 패턴들(720)의 각각은 제4 시드 패턴(721) 및 제4 도전 패턴(725)을 포함할 수 있다. 상기 제4 도전 패턴(725)은 상기 제4 시드 패턴(721) 상에 배치될 수 있다.
상기 제4 도전 패턴(725)은 제4 비아 부분 및 상기 제4 비아 부분 상의 제4 배선 부분을 포함할 수 있다. 상기 제4 비아 부분 및 상기 제4 배선 부분은 경계면 없이 연결될 수 있다. 상기 제4 배선 부분은 상기 제2 기판(700)의 상면에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제4 배선 부분은 대응하는 제4 절연층(701)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제4 배선 부분의 폭은 상기 제4 비아 부분의 폭보다 클 수 있다. 상기 제4 비아 부분은 상기 제2 기판(700)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제4 비아 부분의 최상부의 폭은 상기 제4 비아 부분의 최하부의 폭보다 클 수 있다. 상기 제4 도전 패턴(725)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제4 시드 패턴(721)은 상기 제4 도전 패턴(725)의 하면 상에 제공될 수 있다. 상기 제4 시드 패턴(721)은 상기 제4 도전 패턴(725)과 상기 제4 절연층(701) 사이에 개재될 수 있다. 상기 제4 시드 패턴(721)은 상기 제4 배선 부분의 하면을 덮을 수 있고, 상기 제4 비아 부분의 측벽 및 하면을 컨포멀하게 덮을 수 있다. 상기 제4 시드 패턴(721)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다. 상기 제4 시드 패턴(721)은 배리어 층으로 기능할 수 있고, 상기 제4 도전 패턴(725)에 포함된 물질의 확산을 방지할 수 있다.
상기 제4 패드 구조체(730)는 최상부의 제4 절연층(701) 내에 제공될 수 있다. 상기 제4 패드 구조체(730)는 최상부의 제4 재배선 패턴(720) 상에 배치될 수 있다. 상기 제4 패드 구조체(730)는 복수 개로 제공될 수 있고, 상기 제4 패드 구조체들(730)은 수평적으로 이격될 수 있다. 상기 제4 패드 구조체들(730)의 각각은 제4 시드 패드(731) 및 제4 패드 패턴(735)을 포함할 수 있다. 상기 제4 패드 패턴(735)은 상기 제4 시드 패드(731) 상에 배치될 수 있다.
상기 제4 패드 패턴(735)은 제4 관통부 및 상기 제4 관통부 상의 제4 패드부를 포함할 수 있다. 상기 제4 관통부 및 상기 제4 패드부는 경계면 없이 연결될 수 있다. 상기 제4 패드부는 최상부의 제4 절연층(701)의 상면 상에 제공될 수 있다. 상기 제4 패드부는 상기 최상부의 제4 절연층(701)의 상면 상으로 노출될 수 있다. 상기 제4 관통부는 최상부의 제4 절연층(701) 내에 제공될 수 있다. 상기 제4 관통부는 상기 제2 기판(700)의 하면을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제4 패드부의 폭은 상기 제4 관통부의 폭보다 클 수 있다. 예를 들어, 상기 제4 관통부의 최상부의 폭은 상기 제4 관통부의 최하부의 폭보다 클 수 있다. 상기 제4 패드 패턴(735)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu)를 포함할 수 있다.
상기 제4 시드 패드(731)는 상기 제4 패드 패턴(735)의 하면 상에 제공될 수 있다. 상기 제4 시드 패드(731)는 상기 제4 패드 패턴(735)과 최상부의 제4 절연층(701) 사이에 개재될 수 있다. 상기 제4 시드 패드(731)는 상기 제4 패드 패턴(735)과 최상부의 제4 절연층(701) 사이, 및 상기 제4 패드 패턴(735)과 최상부의 제4 재배선 패턴(720) 사이에 개재될 수 있다. 상기 제4 시드 패드(731)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 5의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5 및 도 7을 참조하면, 반도체 패키지(5)는 제1 기판(600), 제2 기판(700), 및 하부 반도체 패키지(10)를 포함할 수 있다. 상기 제1 기판(600) 상에 상기 하부 반도체 패키지(10)가 제공될 수 있다. 상기 하부 반도체 패키지(10)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다.
제2 몰딩막(430)은 상기 제2 반도체 칩(300)을 덮을 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)의 측벽들을 덮을 수 있고, 상기 제2 반도체 칩(300)의 상면을 덮을 수 있다. 상기 제2 몰딩막(430)의 상면은 상기 제2 반도체 칩(300)의 상면보다 높은 레벨에 위치할 수 있다.
제3 몰딩막(450)이 상기 제1 기판(600)과 상기 제2 기판(700) 사이에 개재될 수 있다. 상기 제3 몰딩막(450)은 상기 제2 몰딩막(430)을 덮을 수 있다. 상기 제3 몰딩막(450)은 상기 제2 몰딩막(430)과 상기 제2 기판(700) 사이에 개재될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 5의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5 및 도 8을 참조하면, 반도체 패키지(6)는 제1 기판(600), 제2 기판(700), 및 하부 반도체 패키지(10)를 포함할 수 있다. 상기 제1 기판(600) 상에 상기 하부 반도체 패키지(10)가 제공될 수 있다. 상기 하부 반도체 패키지(10)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다. 다만, 상기 반도체 패키지(6)는 도 1을 참조하여 설명한 제1 언더 범프 패턴들(150), 제1 범프들(250), 및 제3 범프들(350)을 포함하지 않을 수 있다.
상기 제1 재배선 기판(100)은 제1 절연층(101), 제1 재배선 패턴들(120), 및 제1 패드 구조체들(130)를 포함할 수 있다. 상기 제1 패드 구조체들(130)은 최하부의 제1 절연층(101) 내에 제공될 수 있다. 상기 제1 패드 구조체들(130)의 각각은 제1 패드 패턴(135) 및 상기 제1 패드 패턴(135) 상의 제1 시드 패드(131)를 포함할 수 있다. 상기 제1 패드 패턴(135)은 제1 패드부 및 상기 제1 패드부 상의 제1 관통부를 포함할 수 있다.
제1 재배선 패턴들(120)은 상기 제1 패드 구조체들(130) 상에 배치될 수 있다. 상기 제1 재배선 패턴들(120)의 각각은 제1 도전 패턴(125) 및 상기 제1 도전 패턴(125) 상의 제1 시드 패턴(121)을 포함할 수 있다. 상기 제1 도전 패턴(125)은 제1 배선 부분 및 상기 제1 배선 부분 상의 제1 비아 부분을 포함할 수 있다.
기판 범프들(160)은 상기 제1 패드 구조체들(130)의 하면 상에 배치되어, 상기 제1 패드 구조체들(130)과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩(200)의 제1 하부 패드들(235) 또는 제1 도전 구조체들(170)은 최상부의 제1 재배선 패턴들(120)에 접속할 수 있다.
상기 제2 재배선 기판(500)은 제2 절연층(501), 제2 재배선 패턴들(520), 및 제2 패드 구조체들(530)을 포함할 수 있다. 상기 제2 패드 구조체들(530)은 최하부의 제2 절연층(501) 내에 제공될 수 있다. 상기 제2 패드 구조체들(530) 중 일부는 상기 제1 도전 구조체들(170) 상에 배치될 수 있고, 상기 제2 패드 구조체들(530) 중 다른 일부는 제2 범프들(260) 상에 배치될 수 있다. 상기 제2 패드 구조체들(530)의 각각은 제2 패드 패턴(535) 및 상기 제2 패드 패턴(535) 상의 제2 시드 패드(531)를 포함할 수 있다. 상기 제2 패드 패턴(535)은 제2 패드부 및 상기 제2 패드부 상의 제2 관통부를 포함할 수 있다.
상기 제2 재배선 패턴들(520)의 각각은 제2 도전 패턴(525) 및 상기 제2 도전 패턴(525) 상의 제2 시드 패턴(521)을 포함할 수 있다. 상기 제2 도전 패턴(525)은 제2 배선 부분 및 상기 제2 배선 부분 상의 제2 비아 부분을 포함할 수 있다.
상기 제2 반도체 칩(300)의 제2 패드들(325)은 최상부의 제2 재배선 패턴들(520)에 접속할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 9의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9 및 도 10을 참조하면, 반도체 패키지(7)는 제1 기판(600), 제2 기판(700), 및 하부 반도체 패키지(10)에 더하여, 제3 반도체 칩(800)을 더 포함할 수 있다. 상기 하부 반도체 패키지(10)는 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1)와 실질적으로 동일하다.
상기 제3 반도체 칩(800)이 상기 제2 기판(700) 상에 실장될 수 있다. 상기 제3 반도체 칩(800)은 예를 들어, 메모리 칩(memory chip)일 수 있으나, 이에 제한되는 것은 아니다. 상기 메모리 칩(memory chip)은 일 예로, DRAM, SRAM, MRAM, 또는 플래시 메모리일 수 있다.
상기 제3 반도체 칩(800)은 제3 칩 기판(810), 제3 배선층(820)을 포함할 수 있다. 상기 제3 칩 기판(810)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 제3 배선층(820)은 상기 제3 칩 기판(810)의 하면 상에 제공될 수 있다. 상기 제3 배선층(820)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제3 배선층(820)은 단일층 또는 적층된 복수의 층을 포함할 수 있다.
제3 배선 구조체들(822)이 상기 제3 배선층(820) 내에 제공될 수 있다. 상기 제3 배선 구조체들(822)은 도전성 금속 물질을 포함할 수 있다. 상기 제3 배선 구조체들(822)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제3 패드들(825)이 상기 제3 배선층(820) 내에 제공될 수 있다. 상기 제3 패드들(825)은 상기 제3 반도체 칩(800)의 하면에 인접할 수 있다. 상기 제3 패드들(825)은 상기 제3 배선 구조체들(822)의 하면 상에 배치될 수 있다. 상기 제3 패드들(825)은 상기 제3 반도체 칩(800)의 하면 상으로 노출될 수 있다. 상기 제3 패드들(825)은 도전성 금속 물질을 포함할 수 있다. 상기 제3 패드들(825)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중에서 적어도 하나를 포함할 수 있다.
제4 범프들(850)이 상기 제2 기판(700)과 상기 제3 반도체 칩(800) 사이에 개재될 수 있다. 상기 제4 범프들(850)은 상기 제4 패드 구조체들(730)과 상기 제3 패드들(825) 사이에 개재될 수 있다. 상기 제4 범프들(850)을 통해, 상기 제3 반도체 칩(800)과 상기 제2 기판(700)은 전기적으로 연결될 수 있다. 상기 제4 범프들(850)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 상기 제4 범프들(850)은 도전성 물질을 포함할 수 있다. 상기 제4 범프들(850)은 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al), 및 비스무트(Bi) 중에서 적어도 하나를 포함할 수 있다.
칩 언더필막(460)이 상기 제2 기판(700) 및 상기 제3 반도체 칩(800) 사이에 개재될 수 있다. 상기 칩 언더필막(460)은 상기 제4 범프들(850) 사이의 공간을 채울 수 있고, 상기 제4 범프들(850)을 밀봉할 수 있다. 상기 칩 언더필막(460)은 예를 들어, ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
다만, 일부 실시예에서는 도시된 바와는 다르게, 제2 몰딩막(430)이 상기 제2 재배선 기판(500) 상에 제공되어, 상기 제2 반도체 칩(300)의 상면을 덮을 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 9의 I-I'에 따른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9 및 도 11을 참조하면, 반도체 패키지(8)는 제1 기판(600), 제2 기판(700), 하부 반도체 패키지(10), 및 제3 반도체 칩(800)을 포함할 수 있다. 상기 하부 반도체 패키지(10)는 제1 재배선 기판(100), 제2 재배선 기판(500), 제1 반도체 칩(200), 및 제2 반도체 칩(300)을 포함할 수 있다. 다만, 상기 하부 반도체 패키지(10)는 앞서 도 2를 참조하여 설명한 언더필막(420)을 포함하지 않을 수 있다.
제2 몰딩막(430)이 상기 제2 재배선 기판(500) 상에 제공되어, 상기 제2 반도체 칩(300)을 덮을 수 있다. 상기 제2 몰딩막(430)은 상기 제2 반도체 칩(300)의 측벽들을 덮을 수 있고, 상기 제2 반도체 칩(300)의 상면을 노출시킬 수 있다. 상기 제2 몰딩막(430)은 상기 제2 재배선 기판(500)과 상기 제2 반도체 칩(300) 사이로 연장될 수 있다. 상기 제2 몰딩막(430)은 상기 제3 범프들(350) 사이의 공간을 채울 수 있고, 상기 제3 범프들(350)을 밀봉할 수 있다.
도 12 내지 도 24는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12를 참조하면, 제1 칩 기판(210) 및 관통 비아들(215)을 포함하는 예비 반도체 칩(100P)이 제조될 수 있다. 상기 제1 칩 기판(210)은 서로 대향하는 제1 면(210a) 및 제2 면(210b)을 포함할 수 있다. 상기 관통 비아들(215)은 상기 제1 칩 기판(210) 내에 제공될 수 있다. 상기 관통 비아들(215)은 상기 제1 칩 기판(210)의 상기 제1 면(210a) 상으로 노출될 수 있다. 제1 상부 배선층(220), 제1 상부 배선 구조체들(222), 및 제1 상부 패드들(225)이 상기 제1 칩 기판(210)의 상기 제1 면(210a) 상에 형성될 수 있다. 제2 범프들(260)이 상기 제1 상부 패드들(225) 상에 형성될 수 있다. 이하, 설명의 간소화를 위해 단수의 예비 반도체 칩(100P)에 대해 기술하나, 본 발명의 반도체 패키지의 제조 방법이 칩 레벨의 제조 공정에 제약되는 것은 아니다. 일 예로, 상기 예비 반도체 칩(100P)은 웨이퍼 레벨 또는 패널 레벨의 제조 공정에 의해 수행될 수 있다.
도 13을 참조하면, 제1 캐리어 기판(910)이 제공될 수 있다. 폴리머 층(915)이 상기 제1 캐리어 기판(910) 상에 형성될 수 있다. 상기 제1 칩 기판(210)의 상기 제2 면(210b)이 위를 향하도록 뒤집어진 후, 상기 예비 반도체 칩(100P)이 상기 제1 캐리어 기판(910) 상에 배치될 수 있다. 상기 폴리머 층(915)은 상기 제2 범프들(260)을 덮을 수 있다. 상기 폴리머 층(915)에 의해, 상기 예비 반도체 칩(100P)은 상기 제1 캐리어 기판(910) 상에 부착될 수 있다.
상기 제1 칩 기판(210) 상에 박형화 공정이 수행될 수 있다. 상기 박형화 공정에 의해, 상기 제1 칩 기판(210)의 일부가 제거될 수 있다. 상기 박형화 공정은 그라인딩 공정 또는 에치백(eachback) 공정에 의해 수행될 수 있다. 상기 박형화 공정이 종료된 후, 상기 제1 칩 기판(210)의 상면은 상기 관통 비아들(215)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
도 14를 참조하면, 제1 하부 배선층(230), 제1 하부 배선 구조체들(232), 및 제1 하부 패드들(235)이 상기 제1 칩 기판(210)의 상기 제2 면(210b) 상에 형성될 수 있다. 제1 범프들(250)이 상기 제1 하부 패드들(235) 상에 형성될 수 있다.
도 15를 참조하면, 상기 제1 칩 기판(210)의 상기 제1 면(210a)이 위를 향하도록 뒤집어질 수 있다. 상기 제1 캐리어 기판(910) 및 상기 폴리머 층(915)이 제거되어, 상기 제2 범프들(260)이 노출될 수 있다. 상기 예비 반도체 칩(100P) 상에 쏘잉(sawing) 공정이 수행될 수 있다. 전술한 공정에 의해, 제1 반도체 칩(200)이 제조될 수 있다.
도 16을 참조하면, 제2 캐리어 기판(920)이 제공될 수 있다. 상기 제2 캐리어 기판(920)은 예를 들어, 유리 기판을 포함할 수 있다. 제1 언더 범프 패턴들(150)이 상기 제2 캐리어 기판(920) 상에 형성될 수 있다. 상기 제1 언더 범프 패턴들(150)은 예를 들어, 전기 도금 공정에 의해 형성될 수 있다. 제1 절연층(101)이 상기 제2 캐리어 기판(920) 상에 형성되어, 상기 제1 언더 범프 패턴들(150)을 덮을 수 있다. 상기 제1 절연층(101) 내에 개구부들(120T)이 형성되어, 상기 제1 언더 범프 패턴들(150)을 노출시킬 수 있다.
제1 재배선 패턴들(120)이 형성될 수 있다. 상기 제1 재배선 패턴들(120)을 형성하는 것은 제1 시드 패턴들(121) 및 제1 도전 패턴들(125)을 형성하는 것을 포함할 수 있다. 상기 제1 시드 패턴들(121) 및 상기 제1 도전 패턴들(125)을 형성하는 것은, 상기 개구부들(120T) 내에 그리고 상기 제1 절연층(101)의 상면 상에 제1 시드막을 형성하는 것, 상기 제1 시드막 상에 레지스트 패턴(미도시)을 형성하는 것, 상기 제1 시드막을 전극으로 사용하는 전기 도금 공정을 수행하여 상기 제1 도전 패턴들(125)을 형성하는 것, 상기 레지스트 패턴을 제거하는 것, 식각 공정을 이용하여 노출된 제1 시드막을 제거하는 것을 포함할 수 있다. 상기 전기 도금 공정에 의해, 상기 제1 도전 패턴들(125)의 각각은 상기 개구부(120T) 내에 형성된 제1 비아 부분 및 상기 제1 절연층(101) 상에 형성된 제1 배선 부분을 포함할 수 있다. 상기 식각 공정에 의해, 제1 시드 패턴들(121)이 형성될 수 있다. 상기 레지스트 패턴은 예를 들어, 스트립(strip) 공정에 의해 제거될 수 있다.
도 17을 참조하면, 적층된 제1 절연층들(101), 및 적층된 제1 재배선 패턴들(120)이 형성될 수 있다. 도 16을 참조하여 설명한 제1 절연층(101) 및 제1 재배선 패턴(120)의 형성 공정이 반복되어 수행될 수 있다. 최상부의 제1 재배선 패턴들(120) 상에 제1 패드 구조체들(130)이 형성될 수 있다.
상기 제1 패드 구조체들(130)을 형성하는 것은 제1 시드 패드들(131) 및 제1 패드 패턴들(135)을 형성하는 것을 포함할 수 있다. 상기 제1 시드 패드들(131)을 형성하는 것은 도 16을 참조하여 설명한 제1 시드 패턴들(121)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 상기 제1 패드 패턴들(135)을 형성하는 것은 도 16을 참조하여 설명한 제1 도전 패턴들(125)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 이에 따라, 제1 재배선 기판(100)이 형성될 수 있다.
도 18을 참조하면, 제1 도전 구조체들(170)이 상기 제1 재배선 기판(100) 상에 형성될 수 있다. 상기 제1 도전 구조체들(170)은 평면적 관점에서, 상기 제1 재배선 기판(100)의 엣지 영역 상에 형성될 수 있다. 상기 제1 도전 구조체들(170)은 대응하는 제1 패드 구조체들(130) 상에 형성될 수 있다. 상기 제1 도전 구조체들(170)은 예를 들어, 전기 도금 공정에 의해 형성될 수 있다.
도 19를 참조하면, 앞서 제조된 제1 반도체 칩(200)이 상기 제1 재배선 기판(100) 상에 실장될 수 있다. 상기 제1 반도체 칩(200)을 실장하는 것은 상기 제1 재배선 기판(100)과 상기 제1 반도체 칩(200) 사이에 제1 범프들(250)을 형성하는 것을 포함할 수 있다. 상기 제1 범프들(250)은 상기 제1 패드 구조체들(130)과 상기 제1 하부 패드들(235) 사이에 형성될 수 있다.
도 20을 참조하면, 제1 몰딩막(410)이 상기 제1 재배선 기판(100) 상에 형성되어, 상기 제1 반도체 칩(200) 및 상기 제1 도전 구조체들(170)을 덮을 수 있다. 상기 제1 몰딩막(410) 상에 그라인딩 공정이 수행되어, 상기 제1 몰딩막(410)의 일부가 제거될 수 있다. 상기 그라인딩 공정에 의해, 상기 제1 도전 구조체들(170)의 상면들 및 상기 제2 범프들(260)의 상면들이 노출될 수 있다. 상기 제1 도전 구조체들(170)의 상면들 및 상기 제2 범프들(260)의 상면들은 상기 제1 몰딩막(410)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 21을 참조하면, 제2 절연층(501) 및 제2 재배선 패턴들(520)이 상기 제1 몰딩막(410) 상에 형성될 수 있다. 상기 제2 재배선 패턴들(520)을 형성하는 것은 제2 시드 패턴들(521) 및 제2 도전 패턴들(525)을 형성하는 것을 포함할 수 있다. 상기 제2 시드 패턴들(521)을 형성하는 것은 도 16을 참조하여 설명한 제1 시드 패턴들(121)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 상기 제2 도전 패턴들(525)을 형성하는 것은 도 16을 참조하여 설명한 제1 도전 패턴들(125)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 상기 공정이 반복 수행되어, 적층된 제2 절연층들(501), 및 적층된 제2 재배선 패턴들(520)이 형성될 수 있다.
최상부의 제2 재배선 패턴들(520) 상에 제2 패드 구조체들(530)이 형성될 수 있다. 상기 제2 패드 구조체들(530)을 형성하는 것은 제2 시드 패드들(531) 및 제2 패드 패턴들(535)을 형성하는 것을 포함할 수 있다. 상기 제2 시드 패드들(531)을 형성하는 것은 도 16을 참조하여 설명한 제1 시드 패턴들(121)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 상기 제2 패드 패턴들(535)을 형성하는 것은 도 16을 참조하여 설명한 제1 도전 패턴들(125)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 이에 따라, 제2 재배선 기판(500)이 형성될 수 있다.
도 22를 참조하면, 제2 반도체 칩(300)이 상기 제2 재배선 기판(500) 상에 실장될 수 있다. 상기 제2 반도체 칩(300)을 실장하는 것은 상기 제2 재배선 기판(500)과 상기 제2 반도체 칩(300) 사이에 제3 범프들(350)을 형성하는 것을 포함할 수 있다. 상기 제3 범프들(350)은 상기 제2 패드 구조체들(530)과 상기 제2 패드들(325) 사이에 형성될 수 있다.
언더필막(420)이 상기 제2 재배선 기판(500) 및 상기 제2 반도체 칩(300) 사이에 형성될 수 있다. 상기 언더필막(420)은 상기 제3 범프들(350) 사이의 공간을 채우도록 형성될 수 있다.
일반적인 COW(Chip on Wafer)의 제조 방법에 의해 제2 반도체 칩(300)을 실장하는 경우, 불량의 제2 반도체 칩(300) 또한 실장되어 반도체 패키지가 제조될 수 있다. 이에 따라, 반도체 패키지의 수율이 저하되는 문제가 있다.
반면에, 본 발명에 따르면, 정상으로 작동되는 제2 반도체 칩들(300)을 미리 선택한 후, 제2 재배선 기판(500) 상에 제2 반도체 칩들(300)을 개별적으로 실장할 수 있다. 이에 따라, 반도체 패키지의 수율이 향상될 수 있고, 반도체 패키지의 제조 공정 비용이 감소될 수 있다.
도 23을 참조하면, 제2 몰딩막(430)이 상기 제2 재배선 기판(500) 상에 형성되어, 상기 제2 반도체 칩(300)을 덮을 수 있다. 상기 제2 몰딩막(430) 상에 그라인딩 공정이 수행되어, 상기 제2 몰딩막(430)의 일부가 제거될 수 있다. 상기 그라인딩 공정에 의해, 상기 제2 반도체 칩(300)의 상면이 노출될 수 있다.
도 24를 참조하면, 상기 제2 캐리어 기판(920)이 제거될 수 있다. 제3 캐리어 기판(930)이 상기 제2 반도체 칩(300) 및 상기 제2 몰딩막(430) 상에 형성될 수 있다. 상기 제3 캐리어 기판(930)은 예를 들어, 유리 기판을 포함할 수 있다. 외부 단자들(400)이 상기 제1 언더 범프 패턴들(150)의 하면 상에 형성될 수 있다. 상기 외부 단자들(400)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 제3 캐리어 기판(930)이 제거될 수 있다. 이에 따라, 반도체 패키지(1)가 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 실장된 제1 반도체 칩;
    상기 제1 재배선 기판과 상기 제1 반도체 칩 사이에 제공된 제1 범프들;
    상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 도전 구조체;
    상기 제1 반도체 칩 상의 제2 재배선 기판;
    상기 제1 반도체 칩과 상기 제2 재배선 기판 사이에 제공된 제2 범프들;
    상기 제2 재배선 기판 상에 실장된 제2 반도체 칩;
    상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 제공되어, 상기 제1 반도체 칩을 덮는 제1 몰딩막; 및
    상기 제2 재배선 기판 상에 제공되어 상기 제2 반도체 칩을 덮고, 상기 제1 몰딩막과 이격되는 제2 몰딩막을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 재배선 기판은 제1 절연층 및 상기 제1 절연층 내의 제1 재배선 패턴을 포함하고,
    상기 제1 재배선 패턴은 제1 시드 패턴 및 상기 제1 시드 패턴 상의 제1 도전 패턴을 포함하고,
    상기 제2 재배선 기판은 제2 절연층 및 상기 제2 절연층 내의 제2 재배선 패턴을 포함하고
    상기 제2 재배선 패턴은 제2 시드 패턴 및 상기 제2 시드 패턴 상의 제2 도전 패턴을 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩의 폭은 상기 제2 반도체 칩의 폭보다 작은 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 몰딩막은 상기 제1 범프들 사이의 공간을 채우고,
    상기 제1 몰딩막은 상기 제2 범프들 사이의 공간을 채우는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 범프들은 솔더 볼 또는 솔더 범프를 포함하고,
    상기 제2 범프들은 필라(pillar)를 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제2 재배선 기판과 상기 제2 반도체 칩 사이에 제공된 제3 범프들; 및
    상기 제2 재배선 기판과 상기 제2 반도체 칩 사이에 개재되고, 상기 제3 범프들 사이의 공간을 채우는 언더필막을 더 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 재배선 기판과 상기 제2 반도체 칩 사이에 제공된 제3 범프들을 더 포함하되,
    상기 제2 몰딩막은 상기 제3 범프들 사이의 공간을 채우는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체 칩은:
    제1 칩 기판;
    상기 제1 칩 기판의 상면 상의 제1 상부 배선층;
    상기 제1 칩 기판의 하면 상의 제1 하부 배선층; 및
    상기 제1 칩 기판을 관통하는 관통 비아를 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    평면적 관점에서, 상기 제1 반도체 칩의 면적은 상기 제2 반도체 칩의 면적보다 작은 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 몰딩막은 상기 제2 반도체 칩의 상면을 노출시키는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 제2 몰딩막의 상면은 상기 제2 반도체 칩의 상면보다 더 높은 레벨에 위치하는 반도체 패키지.
  12. 제1 기판;
    상기 제1 기판 상의 제1 재배선 기판, 상기 제1 재배선 기판은 제1 절연층 및 상기 제1 절연층 내의 제1 재배선 패턴을 포함하고;
    상기 제1 재배선 기판 상에 실장된 제1 반도체 칩;
    상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 제1 도전 구조체;
    상기 제1 반도체 칩 상의 제2 재배선 기판, 상기 제2 재배선 기판은 제2 절연층 및 상기 제2 절연층 내의 제2 재배선 패턴을 포함하고;
    상기 제2 재배선 기판 상에 실장된 제2 반도체 칩; 및
    상기 제1 기판 상에 제공되고, 상기 제1 재배선 기판과 수평적으로 이격된 제2 도전 구조체를 포함하되,
    상기 제1 재배선 패턴은 제1 시드 패턴 및 상기 제1 시드 패턴 상의 제1 도전 패턴을 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 제공되어, 상기 제1 반도체 칩을 덮는 제1 몰딩막;
    상기 제2 재배선 기판 상에 제공되어, 상기 제2 반도체 칩을 덮는 제2 몰딩막; 및
    상기 제1 기판 상에 제공되어, 상기 제1 몰딩막 및 상기 제2 몰딩막을 덮는 제3 몰딩막을 더 포함하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 제3 몰딩막은 상기 제1 몰딩막의 측벽들과 직접 접촉하고,
    상기 제3 몰딩막은 상기 제2 몰딩막의 측벽들과 직접 접촉하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제2 재배선 패턴은 제2 시드 패턴 및 상기 제2 시드 패턴 상의 제2 도전 패턴을 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제1 기판은 제3 절연층 및 상기 제3 절연층 내의 제3 재배선 패턴을 포함하고,
    상기 제3 재배선 패턴은 제3 시드 패턴 및 상기 제3 시드 패턴 상의 제3 도전 패턴을 포함하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 제2 반도체 칩 상에 제공되는 제2 기판을 더 포함하되,
    상기 제2 기판은 제4 절연층 및 상기 제4 절연층 내의 제4 재배선 패턴을 포함하고,
    상기 제4 재배선 패턴은 제4 시드 패턴 및 상기 제4 시드 패턴 상의 제4 도전 패턴을 포함하는 반도체 패키지.
  18. 제1 기판;
    상기 제1 기판 상의 제1 재배선 기판;
    상기 제1 재배선 기판 상에 실장된 제1 반도체 칩;
    상기 제1 재배선 기판 상에 제공되고, 상기 제1 반도체 칩과 수평적으로 이격된 제1 도전 구조체;
    상기 제1 반도체 칩 상의 제2 재배선 기판;
    상기 제2 재배선 기판 상에 실장된 제2 반도체 칩;
    상기 제1 기판 상에 제공되고, 상기 제1 재배선 기판과 수평적으로 이격된 제2 도전 구조체;
    상기 제2 반도체 칩 상의 제2 기판; 및
    상기 제1 재배선 기판과 상기 제2 재배선 기판 사이에 제공되어, 상기 제1 반도체 칩을 덮는 제1 몰딩막을 포함하되,
    상기 제1 몰딩막은 상기 제1 재배선 기판과 상기 제1 반도체 칩 사이, 및 상기 제1 반도체 칩과 상기 제2 재배선 기판 사이에 개재되는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제2 기판 상에 실장된 제3 반도체 칩을 더 포함하되,
    상기 제3 반도체 칩은 상기 제1 반도체 칩 및 상기 제2 반도체 칩과 다른 종류의 반도체 칩을 포함하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 제2 재배선 기판 상에 제공되어, 상기 제2 반도체 칩을 덮는 제2 몰딩막; 및
    상기 제1 기판 상에 제공되어, 상기 제2 도전 구조체를 덮는 제3 몰딩막을 더 포함하되,
    상기 제2 몰딩막의 상면은 상기 제2 반도체 칩의 상면과 동일한 레벨에 위치하고,
    상기 제3 몰딩막은 상기 제2 반도체 칩과 상기 제2 기판 사이에 개재되는 반도체 패키지.
KR1020210136118A 2021-10-13 2021-10-13 반도체 패키지 KR20230052733A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210136118A KR20230052733A (ko) 2021-10-13 2021-10-13 반도체 패키지
US17/851,245 US20230111854A1 (en) 2021-10-13 2022-06-28 Semiconductor package
CN202211240493.7A CN115966553A (zh) 2021-10-13 2022-10-11 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210136118A KR20230052733A (ko) 2021-10-13 2021-10-13 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230052733A true KR20230052733A (ko) 2023-04-20

Family

ID=85797644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210136118A KR20230052733A (ko) 2021-10-13 2021-10-13 반도체 패키지

Country Status (3)

Country Link
US (1) US20230111854A1 (ko)
KR (1) KR20230052733A (ko)
CN (1) CN115966553A (ko)

Also Published As

Publication number Publication date
CN115966553A (zh) 2023-04-14
US20230111854A1 (en) 2023-04-13

Similar Documents

Publication Publication Date Title
US12057406B2 (en) Package having redistribution layer structure with protective layer
KR100871382B1 (ko) 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
US20240162133A1 (en) Semiconductor package
CN113782514A (zh) 具有中介件的半导体封装
US20220285328A1 (en) Semiconductor package including redistribution substrate
US11837533B2 (en) Semiconductor package
KR20230041250A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
KR20220135447A (ko) 반도체 패키지 및 이의 제조 방법
KR20230058257A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
KR20220151989A (ko) 반도체 패키지
KR20230052733A (ko) 반도체 패키지
KR20220009534A (ko) 반도체 패키지 및 이의 제조 방법
US20240088005A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20240055403A1 (en) Semiconductor packages
US20240038642A1 (en) Semiconductor package
US20240145360A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20220415741A1 (en) Semiconductor device
US20240153886A1 (en) Semiconductor package
US20240355756A1 (en) Package having redistribution layer structure with protective layer and method of fabricating the same
US20230133977A1 (en) Semiconductor device and method of fabricating the same
US20240120251A1 (en) Semiconductor package and method of fabricating the same
US20240243110A1 (en) Semiconductor package
KR20240031825A (ko) 반도체 패키지 및 그 제조 방법
KR20240049104A (ko) 반도체 패키지 및 이의 제조 방법
KR20240063288A (ko) 반도체 패키지