KR20240063288A - 반도체 패키지 - Google Patents

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KR20240063288A
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KR
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semiconductor chip
redistribution
chip
heat dissipation
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김근우
문경돈
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삼성전자주식회사
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Abstract

반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 상면에 접하는 방열층, 상기 방열층 상에 배치되는 제2 재배선 기판, 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에서 상기 제1 반도체 칩 및 상기 방열층을 둘러싸는 몰딩막, 상기 몰딩막을 수직으로 관통하여 상기 제1 재배선 기판과 상기 제2 재배선 기판을 연결하고, 상기 제1 반도체 칩 및 상기 방열층으로부터 이격되는 관통 전극, 및 상기 몰딩막을 수직으로 관통하고, 상기 제1 반도체 칩의 측면 및 상기 방열층의 측면과 접하는 더미 패턴들을 포함할 수 있다. 상기 제1 재배선 기판은 제1 절연층, 상기 제1 절연층 내에 제공되어 상기 제1 반도체 칩과 상기 관통 전극을 전기적으로 연결하는 제1 배선 패턴들, 및 상기 제1 절연층 내에 제공되어 상기 더미 패턴들과 연결되고, 상기 제1 배선 패턴들과 전기적으로 절연된 제2 배선 패턴들을 포함할 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 방열층을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 열적 안정성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 상면에 접하는 방열층, 상기 방열층 상에 배치되는 제2 재배선 기판, 상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에서 상기 제1 반도체 칩 및 상기 방열층을 둘러싸는 몰딩막, 상기 몰딩막을 수직으로 관통하여 상기 제1 재배선 기판과 상기 제2 재배선 기판을 연결하고, 상기 제1 반도체 칩 및 상기 방열층으로부터 이격되는 관통 전극, 및 상기 몰딩막을 수직으로 관통하고, 상기 제1 반도체 칩의 측면 및 상기 방열층의 측면과 접하는 더미 패턴들을 포함할 수 있다. 상기 제1 재배선 기판은 제1 절연층, 상기 제1 절연층 내에 제공되어 상기 제1 반도체 칩과 상기 관통 전극을 전기적으로 연결하는 제1 배선 패턴들, 및 상기 제1 절연층 내에 제공되어 상기 더미 패턴들과 연결되고, 상기 제1 배선 패턴들과 전기적으로 절연된 제2 배선 패턴들을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 제1 기판, 상기 제1 기판 상에 실장된 칩 구조체, 상기 칩 구조체는 제1 반도체 칩 및 상기 제1 반도체 칩의 방열층을 포함하고, 상기 칩 구조체 상에 배치되는 제2 기판, 상기 제1 기판과 상기 제2 기판을 연결하고, 상기 칩 구조체의 측면에 접하는 더미 패턴들, 및 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하고, 상기 칩 구조체와 이격된 연결 구조체를 포함할 수 있다. 상기 칩 구조체는 상기 측면은 상기 칩 구조체의 내부를 향하는 오목부를 갖고, 상기 더미 패턴들 각각의 측면의 적어도 일부는 상기 오목부에 접할 수 있다.
본 발명의 다른 실시예들에 따른 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판에 실장된 칩 구조체, 상기 칩 구조체는 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 접하는 방열층을 포함하고, 상기 제1 재배선 기판 상에서 상기 칩 구조체와 이격된 관통 전극들, 상기 제1 재배선 기판 상에서 상기 칩 구조체와 상기 관통 전극들 사이에 배치되고, 상기 칩 구조체의 측면에 접하는 더미 패턴들을 포함하고, 상기 칩 구조체, 상기 더미 패턴들 및 상기 관통 전극들을 둘러싸는 몰딩막, 상기 몰딩막을 덮는 제2 재배선 기판 및 상기 제2 재배선 기판 상에 칩 연결 단자를 통해 실장되는 제2 반도체 칩을 포함할 수 있다. 상기 방열층은 금속을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩 상에 제공되는 반도체 칩의 상면에 접하는 방열층 및 반도체 칩의 측면에 접하고, 방열층과 연결되는 더미 패턴들을 포함할 수 있다. 반도체 칩과 접하는 방열층 및 더미 패턴들은 반도체 칩에서 발생되는 열의 방출을 용이하게 할 수 있다. 이에 따라, 반도체 패키지의 열적 안정성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8 내지 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 제1 재배선 기판(100), 제1 반도체 칩(200), 방열층(210), 더미 패턴들(220), 관통 전극(250), 제2 재배선 기판(300), 몰딩막(400), 및 제2 반도체 칩(500)을 포함할 수 있다.
제1 재배선 기판(100)은 상호 적층된 복수의 제1 절연층(110)을 포함할 수 있다. 제1 절연층들(110)의 적층된 개수는 다양하게 변형될 수 있다. 제1 절연층들(110)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 상기 감광성 절연 물질은 폴리머일 수 있다. 상기 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 도 1에서는 제1 절연층들(110) 간의 경계를 표시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 인접한 제1 절연층들(110) 사이의 계면은 구분되지 않을 수 있다.
제1 재배선 패턴들(120)이 제1 절연층들(110) 내에 제공될 수 있다. 제1 재배선 패턴들(120) 각각은 서로 일체로 연결된 제1 비아 부분 및 제1 배선 부분을 가질 수 있다. 상기 제1 배선 부분은 제1 재배선 기판(100) 내의 수평적 연결을 위한 패턴일 수 있다. 상기 제1 비아 부분은 제1 절연층들(110) 내에 제1 재배선 패턴들(120)을 수직으로 연결하는 부분일 수 있다. 상기 제1 배선 부분은 상기 제1 비아 부분 상에 제공될 수 있다. 상기 제1 배선 부분은 상기 제1 비아 부분과 경계면 없이 연결될 수 있다. 상기 제1 배선 부분의 너비는 상기 제1 비아 부분의 너비보다 클 수 있다. 즉, 제1 재배선 패턴들(120) 각각은 T 형상의 단면을 가질 수 있다. 제1 재배선 패턴들(120)의 상기 제1 배선 부분은 제1 절연층들(110)의 상면 상에 위치할 수 있다. 제1 재배선 패턴들(120)의 상기 제1 비아 부분은 제1 절연층들(110)을 관통하여 그 아래 배치되는 다른 제1 재배선 패턴들(120)의 상기 제1 배선 부분에 접속될 수 있다. 제1 재배선 패턴들(120)은 도전 물질을 포함할 수 있다. 예를 들면, 제1 재배선 패턴들(120)은 구리(Cu)를 포함할 수 있다.
도시하지는 않았으나, 제1 재배선 패턴들(120)의 하면들 상에 씨드 패턴들이 각각 배치될 수 있다. 예를 들면, 상기 씨드 패턴들은 각각 대응되는 제1 재배선 패턴들(120)의 상기 제1 비아 부분의 하면, 측벽 및 상기 제1 배선 부분의 하면을 덮을 수 있다. 상기 씨드 패턴들은 제1 재배선 패턴들(120)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 씨드 패턴들은 구리(Cu), 타이타늄(Ti) 또는 이들의 합금을 포함할 수 있다. 상기 씨드 패턴들은 배리어층의 기능을 하며, 제1 재배선 패턴들(120)에 포함된 물질의 확산을 방지할 수 있다.
제1 재배선 패턴들(120)은 제1 배선 패턴들(121), 제2 배선 패턴들(122), 및 제1 재배선 패드들(123a, 123b)을 포함할 수 있다. 제1 재배선 패드들(123a, 123b)은 제1 재배선 기판(100)의 최상단에 배치되는 제1 재배선 패턴(120)의 일부일 수 있다. 예를 들어, 제1 재배선 패드들(123a, 123b)은 제1 재배선 기판(100)의 상면 상으로 노출되는 제1 재배선 패턴들(120)일 수 있다. 제1 재배선 패드들(123a, 123b)은 그의 아래에 배치되는 제1 배선 패턴들(121)에 접속될 수 있다.
제1 배선 패턴들(121) 및 제1 재배선 패드들(123a, 123b)은 후술되는 제1 반도체 칩(200)과 전기적으로 연결되어 제1 반도체 칩(200)을 재배선하기 위한 배선 패턴일 수 있다. 제2 배선 패턴들(122)은 제1 재배선 기판(100) 내에서 전기적으로 플로팅(floating)되어 있을 수 있다. 본 명세서에서 ‘플로팅(floating)’이란 대상 회로로부터 전기적으로 분리되어 있는 독립적인 별개의 회로를 구성하거나, 또는 전기적으로 완전히 절연되어 있는 것을 의미한다. 즉, 제1 배선 패턴들(121)및 제1 재배선 패드들(123a, 123b)은 제2 배선 패턴들(122)과 전기적으로 절연될 수 있다. 제1 재배선 기판(100) 내에서 제1 배선 패턴들(121) 및 제1 재배선 패드들(123a, 123b)과 제2 배선 패턴들(122)은 서로 직접적으로 연결되지 않을 수 있다.
기판 패드들(130)이 제1 절연층들(110) 중 최하단의 제1 절연층(110)의 아래에 제공될 수 있다. 기판 패드들(130)은 서로 옆으로 이격되어 있을 수 있다. 기판 패드들(130)은 제1 재배선 패턴들(120)과 연결될 수 있다. 예를 들어, 제1 재배선 패턴들(120) 중 최하단의 제1 재배선 패턴(120)의 상기 제1 비아 부분은 제1 절연층(110)을 관통하여 기판 패드들(130)에 연결될 수 있다. 기판 패드들(130) 중 일부는 제1 배선 패턴들(121)을 통해 제1 재배선 패드들(123)과 전기적으로 연결될 수 있다. 기판 패드들(130)의 다른 일부는 제2 배선 패턴들(122)에 연결될 수 있다. 기판 패드들(130)은 도전 물질을 포함할 수 있다. 예를 들어, 기판 패드들(130)은 구리(Cu)를 포함할 수 있다.
기판 보호층(140)이 상기 최하단 제1 절연층(110)의 아래에 제공될 수 있다. 기판 보호층(140)은 상기 최하단 제1 절연층(110)의 하면 상에서 기판 패드들(130)을 둘러쌀 수 있다. 기판 보호층(140)은 기판 패드들(130)의 하면을 노출시킬 수 있다. 기판 보호층(140)은 솔더 레지스트(solder resist) 물질을 포함할 수 있다.
기판 연결 단자들(150)이 제1 재배선 기판(100)의 하면 상에 배치될 수 있다. 기판 연결 단자들(150)은 노출되는 기판 패드들(130)의 상기 하면 상에 제공될 수 있다. 기판 연결 단자들(150)은 기판 패드들(130)을 통해 제1 배선 패턴들(121)에 연결되는 제1 기판 연결 단자들 및 제2 배선 패턴들(122)에 연결되는 제2 기판 연결 단자들을 포함할 수 있다. 기판 연결 단자들(150)은 서로 옆으로 이격되어 있을 수 있다. 기판 연결 단자들(150)은 솔더(solder) 물질을 포함할 수 있다. 예를 들면, 기판 연결 단자들(150)은 주석(Sn), 비스무트(Bi), 납(Pb), 은(Ag), 또는 이들의 합금을 포함할 수 있다.
제1 재배선 기판(100) 상에 칩 구조체가 배치될 수 있다. 상기 칩 구조체는 제1 반도체 칩(200) 및 방열층(210)을 포함할 수 있다.
제1 반도체 칩(200)이 제1 재배선 기판(100) 상에 제공될 수 있다. 제1 반도체 칩(200)은 일 예로, 로직 칩 또는 버퍼 칩일 수 있다. 상기 로직 칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 또는, 상기 로직 칩은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 상기 ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제1 반도체 칩(200)은 메모리 칩일 수 있다.
제1 반도체 칩(200)은 제1 반도체 칩(200)의 하면에 제공되는 제1 칩 패드들(230)을 포함할 수 있다. 제1 칩 패드들(230)은 제1 반도체 칩(200) 내에 형성된 집적 회로와 전기적으로 연결될 수 있다. 제1 반도체 칩(200)의 상기 하면으로 제1 칩 패드들(230)이 노출될 수 있다. 제1 칩 패드들(230)은 금속 물질을 포함할 수 있다. 제1 칩 패드들(230)은 일 예로, 구리(Cu)를 포함할 수 있다.
제1 칩 패시베이션 막(240)이 제1 반도체 칩(200)의 상기 하면에 제공될 수 있다. 제1 칩 패시베이션 막(240)은 제1 칩 패드들(230)을 둘러쌀 수 있다. 제1 칩 패시베이션 막(240)에 의해 제1 칩 패드들(230)이 노출될 수 있다. 제1 칩 패시베이션 막(240)의 하면은 제1 칩 패드들(230)의 하면과 공면을 이룰 수 있다. 제1 칩 패시베이션 막(240)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)과 같은 절연 물질을 포함할 수 있다.
제1 반도체 칩(200)은 제1 재배선 기판(100) 상에 페이스 다운(face down) 방식으로 배치될 수 있다. 예를 들어, 제1 반도체 칩(200)은 제1 재배선 기판(100)을 향하는 전면 및 상기 전면과 대항하는 후면을 가질 수 있다. 이하, 본 명세서에서 전면이라 함은 반도체 칩 내에서 집적 소자가 형성되는 반도체 기판의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향되는 반대면일 수 있다. 즉, 제1 반도체 칩(200)의 제1 칩 패드들(230)이 배치되는 상기 하면은 전면에 해당할 수 있으며, 제1 반도체 칩(200)의 상면은 후면에 해당할 수 있다. 예를 들어, 제1 반도체 칩(200)은 그의 전면이 제1 재배선 기판(100)을 향하도록 배치될 수 있다.
제1 반도체 칩(200)은 제1 재배선 기판(100)과 연결될 수 있다. 구체적으로는, 제1 반도체 칩(200)의 제1 칩 패시베이션 막(240)은 제1 재배선 기판(100)의 최상단의 제1 절연층(110)과 접할 수 있으며, 제1 칩 패시베이션 막(240)과 상기 최상단의 제1 절연층(110)의 계면에서 제1 재배선 패드들(123a)과 제1 칩 패드들(230)이 접하여 일체를 구성할 수 있다. 이 때, 제1 재배선 패드(123a)과 제1 칩 패드(230)들은 금속 간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 접합된 제1 재배선 패드들(123a)과 제1 칩 패드들(230)은 연속적인 구성을 가질 수 있다. 제1 재배선 패드들(123a)과 제1 칩 패드들(230) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 제1 재배선 패드들(123a)과 제1 칩 패드들(230)은 동일한 물질로 구성되어, 제1 재배선 패드들(123a)과 제1 칩 패드들(230) 사이의 계면이 없을 수 있다. 즉, 제1 재배선 패드들(123a)과 제1 칩 패드들(230)은 하나의 구성 요소로 제공될 수 있다.
방열층(210)이 제1 반도체 칩(200) 상에 제공될 수 있다. 방열층(210)은 제1 반도체 칩(200)의 상면을 덮을 수 있다. 방열층(210)의 하면은 제1 반도체 칩(200)의 상기 상면에 접할 수 있다. 방열층(210)에 의해 제1 반도체 칩(200)의 상기 상면이 노출되지 않을 수 있다. 방열층(210)의 측면은 제1 반도체 칩(200)의 측면과 수직으로 정렬될 수 있으나, 본 발명은 이에 한정되지 않는다. 방열층(210)은 열전도율(thermal conductivity)이 높은 물질을 포함할 수 있다. 방열층(210)은 금속 물질을 포함할 수 있다. 예를 들어, 방열층(210)은 구리(Cu)를 포함할 수 있다.
몰딩막(400)이 제1 재배선 기판(100) 상에 배치될 수 있다. 몰딩막(400)은 제1 재배선 기판(100)의 상면을 덮고 상기 칩 구조체를 둘러쌀 수 있다. 몰딩막(400)은 제1 반도체 칩(200)의 측면을 둘러쌀 수 있다. 몰딩막(400)은 방열층(210)의 측면을 둘러싸고 방열층(210)의 상면을 덮을 수 있다. 몰딩막(400)은 방열층(210)과 후술되는 제2 재배선 기판(300) 사이를 채울 수 있다. 몰딩막(400)의 측면은 제1 재배선 기판(100)의 측면과 수직으로 정렬될 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
더미 패턴들(220)이 제1 재배선 기판(100) 상에 제공될 수 있다. 더미 패턴들(220)은 제1 재배선 기판(100) 상에서 서로 이격될 수 있다. 더미 패턴들(220)은 제1 반도체 칩(200)의 측면 및 방열층(210)의 측면에 접할 수 있다. 더미 패턴들(220)은 제1 반도체 칩(200) 및 방열층(210)을 둘러쌀 수 있다. 예를 들어, 더미 패턴들(220)은 평면적 관점에서 제1 반도체 칩(200)의 상기 측면을 따라 배열될 수 있다. 더미 패턴들(220) 각각의 측면의 일 부분은 제1 반도체 칩(200) 및 방열층(210)과 접하고, 상기 측면의 다른 부분은 몰딩막(400)과 접할 수 있다. 다르게 설명하자면, 더미 패턴들(220)은 몰딩막(400)과 제1 반도체 칩(200) 사이 및 몰딩막(400)과 방열층(210) 사이에 개재될 수 있다. 더미 패턴들(220)은 제1 반도체 칩(200) 및 방열층(210)과 관통 전극들(250) 사이에 배치될 수 있다. 더미 패턴들(220)은 몰딩막(400)을 수직으로 관통하여 제1 재배선 기판(100)에 연결될 수 있다. 더미 패턴들(220)의 하면은 제1 재배선 기판(100)의 상면에서 제1 재배선 기판(100)의 상면 상으로 노출되는 제2 배선 패턴들(122)과 접할 수 있다. 더미 패턴들(220)은 방열층(210)과 제2 배선 패턴들(122)를 연결할 수 있다.
더미 패턴들(220)의 상면은 몰딩막(400)의 상면과 공면을 이룰 수 있다. 더미 패턴들(220) 각각의 상면의 수직 레벨은 방열층(210)의 상면의 수직 레벨보다 높을 수 있다. 더미 패턴들(220) 각각은 사각기둥 형상을 가질 수 있다. 그러나, 더미 패턴들(220) 각각의 형상은 필요에 따라 다양하게 형성될 수 있으며, 다른 실시예에 따르면, 더미 패턴들(220) 각각은 원기둥 형상일 수 있다. 또는, 더미 패턴들(220)은 상기 칩 구조체의 측면을 따라 연장되는 격벽 형상일 수 있다. 더미 패턴들(220)의 폭은 제1 재배선 기판(100)으로부터 거리와 무관하게 일정할 수 있다. 이와는 다르게, 더미 패턴들(220)의 폭은 제1 재배선 기판(100)을 향할수록 좁아질 수 있다. 더미 패턴들(220)은 금속 물질을 포함할 수 있다. 더미 패턴들(220)은 일 예로, 구리(Cu)를 포함할 수 있다.
관통 전극(250)이 제1 재배선 기판(100) 상에 제공될 수 있다. 관통 전극(250)은 복수로 제공될 수 있다. 관통 전극들(250)은 제1 재배선 기판(100) 상에서 서로 이격될 수 있다. 관통 전극들(250)은 제1 반도체 칩(200), 방열층(210), 및 더미 패턴들(220)의 외측에 배치되어 제1 반도체 칩(200), 방열층(210), 및 더미 패턴들(220)을 둘러쌀 수 있다. 일 예로, 평면적 관점에서 관통 전극들(250)은 제1 재배선 기판(100)의 측면과 제1 반도체 칩(200) 사이 또는 제1 재배선 기판(100)의 상기 측면과 더미 패턴들(220) 사이에 배치될 수 있다. 관통 전극들(250)은 제1 반도체 칩(200), 방열층(210), 및 더미 패턴들(220)과 이격 배치될 수 있다. 관통 전극들(250)은 몰딩막(400)을 수직으로 관통하여 제1 재배선 기판(100) 상에 연결될 수 있다. 관통 전극들(250)의 측면은 몰딩막(400)으로 둘러싸일 수 있다. 관통 전극들(250)의 하면은 제1 재배선 기판(100)의 상면 상으로 노출되는 제1 재배선 패드들(123b)과 접할 수 있다. 관통 전극들(250)은 제1 재배선 패드들(123b) 및 제1 배선 패턴들(121)을 통해 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 관통 전극들(250)은 더미 패턴들(220)과 전기적으로 절연되어 있을 수 있다. 관통 전극들(250)은 제1 재배선 기판(100)과 후술되는 제2 재배선 기판(300)을 전기적으로 연결하기 위한 연결 구조체일 수 있다.
관통 전극들(250)의 상면은 몰딩막(400)의 상면과 공면을 이룰 수 있다. 관통 전극들(250)의 상면은 더미 패턴들(220)의 상면과 실질적으로 동일한 수직 레벨에 위치할 수 있다. 관통 전극들(250) 각각은 원기둥 형상을 가질 수 있다. 그러나, 관통 전극들(250) 각각의 형상은 필요에 따라 다양하게 형성될 수 있으며, 관통 전극들(250) 각각은 사각기둥 형상일 수 있다. 관통 전극들(250)의 폭은 제1 재배선 기판(100)으로부터 거리와 무관하게 일정할 수 있다. 이와는 다르게, 관통 전극들(250)의 폭은 제1 재배선 기판(100)을 향할수록 좁아질 수 있다. 관통 전극들(250)은 금속 물질을 포함할 수 있다. 예를 들어, 관통 전극들(250)은 구리(Cu) 또는 텅스텐(W)를 포함할 수 있다.
제2 재배선 기판(300)이 몰딩막(400) 상에 제공될 수 있다. 제2 재배선 기판(300)은 더미 패턴들(220), 관통 전극들(250), 및 몰딩막(400)의 상면을 덮을 수 있다.
제2 재배선 기판(300)은 상호 적층된 복수의 제2 절연층(310)을 포함할 수 있다. 제2 절연층들(310)의 적층된 개수는 다양하게 변형될 수 있다. 제2 절연층들(310)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 상기 감광성 절연 물질은 폴리머일 수 있다. 상기 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 도 1에서는 제2 절연층들(310) 간의 경계를 표시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 인접한 제2 절연층들(310) 사이의 계면은 구분되지 않을 수 있다.
제2 재배선 패턴들(320)이 제2 절연층들(310) 내에 제공될 수 있다. 제2 재배선 패턴들(320) 각각은 서로 일체로 연결된 제2 비아 부분 및 제2 배선 부분을 가질 수 있다. 상기 제2 배선 부분은 제2 재배선 기판(300) 내의 수평적 연결을 위한 패턴일 수 있다. 상기 제2 비아 부분은 제2 절연층들(310) 내에 제2 재배선 패턴들(320)을 수직으로 연결하는 부분일 수 있다. 상기 제2 배선 부분은 상기 제2 비아 부분 상에 제공될 수 있다. 상기 제2 배선 부분은 상기 제2 비아 부분과 경계면 없이 연결될 수 있다. 상기 제2 배선 부분의 너비는 상기 제2 비아 부분의 너비보다 클 수 있다. 즉, 제2 재배선 패턴들(320) 각각은 T 형상의 단면을 가질 수 있다. 제2 재배선 패턴들(320)의 상기 제2 배선 부분은 제2 절연층들(310)의 상면 상에 위치할 수 있다. 제2 재배선 패턴들(320)의 상기 제2 비아 부분은 제2 절연층들(310)을 관통하여 그 아래 배치되는 다른 제2 재배선 패턴들(320)의 상기 제2 배선 부분에 접속될 수 있다. 제2 재배선 패턴들(320)은 도전 물질을 포함할 수 있다. 예를 들면, 제2 재배선 패턴들(320)은 구리(Cu)를 포함할 수 있다.
도시하지는 않았으나, 제2 재배선 패턴들(320)의 하면들 상에 씨드 패턴들이 각각 배치될 수 있다. 예를 들면, 상기 씨드 패턴들은 각각 대응되는 제2 재배선 패턴들(320)의 상기 제2 비아 부분의 하면, 측벽 및 상기 제2 배선 부분의 하면을 덮을 수 있다. 상기 씨드 패턴들은 제2 재배선 패턴들(320)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 씨드 패턴들은 구리(Cu), 타이타늄(Ti) 또는 이들의 합금을 포함할 수 있다. 상기 씨드 패턴들은 배리어층의 기능을 하며, 제2 재배선 패턴들(320)에 포함된 물질의 확산을 방지할 수 있다.
제2 재배선 패턴들(320)은 제3 배선 패턴들(321), 제4 배선 패턴들(322), 및 제2 재배선 패드들(323)을 포함할 수 있다. 제3 배선 패턴들(321)은 후술되는 제2 반도체 칩(500)과 전기적으로 연결되어 반도체 칩의 신호 회로를 구성하는 배선 패턴일 수 있다. 제3 배선 패턴들(321)은 관통 전극들(250)과 전기적으로 연결될 수 있다. 제4 배선 패턴들(322)은 더미 패턴들(220)과 연결될 수 있다. 제4 배선 패턴들(322)은 제2 재배선 기판(300) 내에서 제3 배선 패턴들(321)과 전기적으로 플로팅(floating)되어 있을 수 있다. 즉, 제3 배선 패턴들(321)은 제4 배선 패턴들(322)과 전기적으로 절연될 수 있다. 제3 배선 패턴들(321)과 제4 배선 패턴들(322)은 서로 직접적으로 연결되지 않을 수 있다. 제4 배선 패턴들(322) 중 최상단의 제4 배선 패턴들(322)은 제2 재배선 기판(300)의 상면 상으로 노출될 수 있다.
제2 재배선 패드들(323)은 제2 재배선 기판(300)의 최상단에 배치되는 제2 재배선 패턴들(320)의 일부일 수 있다. 예를 들어, 제2 재배선 패드들(323)은 제2 재배선 기판(300)의 상면 상으로 노출되는 제2 재배선 패턴들(320)일 수 있다. 제2 재배선 패드들(323)은 그의 아래에 배치되는 제3 배선 패턴들(321)에 접속될 수 있다.
제2 반도체 칩(500)이 제2 재배선 기판(300) 상에 배치될 수 있다. 제2 반도체 칩(500)은 일 예로, 로직 칩 또는 버퍼 칩일 수 있다. 상기 로직 칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 또는, 상기 로직 칩은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 상기 ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제2 반도체 칩(500)은 메모리 칩일 수 있다.
제2 반도체 칩(500)은 제2 반도체 칩(500)의 하면에 제공되는 제2 칩 패드들(501)을 포함할 수 있다. 제2 반도체 칩(500)의 상기 하면으로 제2 칩 패드들(501)이 노출될 수 있다. 제2 칩 패드들(501)은 금속 물질을 포함할 수 있다. 제2 칩 패드들(501)은 일 예로, 구리(Cu)를 포함할 수 있다.
제2 칩 패시베이션 막(502)이 제2 반도체 칩(500)의 상기 하면에 제공될 수 있다. 제2 칩 패시베이션 막(502)은 제2 칩 패드들(501) 둘러쌀 수 있다. 제2 칩 패시베이션 막(502)에 의해 제2 칩 패드들(501)이 노출될 수 있다. 제2 칩 패시베이션 막(502)의 하면은 제2 칩 패드들(501)의 하면과 공면을 이룰 수 있다. 제2 칩 패시베이션 막(502)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)과 같은 절연 물질을 포함할 수 있다.
제2 반도체 칩(500)은 제2 재배선 기판(300) 상에 페이스 다운(face down) 방식으로 배치될 수 있다. 예를 들어, 제2 반도체 칩(500)은 제2 재배선 기판(300)을 향하는 전면 및 상기 전면과 대항하는 후면을 가질 수 있다. 즉, 제2 반도체 칩(500)의 제2 칩 패드들(501)이 배치되는 상기 하면은 전면에 해당할 수 있으며, 제2 반도체 칩(500)의 상면은 후면에 해당할 수 있다. 예를 들어, 제2 반도체 칩(500)은 그의 전면이 제2 재배선 기판(300)을 향하도록 배치될 수 있다.
제1 칩 연결 단자들(330)이 제2 반도체 칩(500)과 제2 재배선 기판(300) 사이에 배치될 수 있다. 제1 칩 연결 단자들(330) 각각은 제2 재배선 패드들(323) 및 제2 칩 패드들(501)에 대응되게 배치될 수 있다. 이에 따라, 제2 반도체 칩(500)은 제1 칩 연결 단자들(330)을 통해 제2 재배선 기판(300)의 제3 배선 패턴들(321)과 전기적으로 연결될 수 있다. 도시된 바와는 다르게, 제2 반도체 칩(500)은 제2 재배선 패드들(323) 및 제2 칩 패드들(501)의 금속간 하이브리드 본딩을 통해 제2 재배선 기판(300)의 제3 배선 패턴들(321)과 전기적으로 연결될 수 있다. 제1 칩 연결 단자들(330)은 금속 물질을 포함할 수 있다. 제1 칩 연결 단자들(330)은 일 예로, 구리(Cu)를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 도 2와 차이점에 대해 설명한다.
도 1 및 도 3을 참조하면, 반도체 패키지(10)는 제1 재배선 기판(100), 제1 반도체 칩(200), 방열층(210), 더미 패턴들(221), 관통 전극(250), 제2 재배선 기판(300), 몰딩막(400), 및 제2 반도체 칩(500)을 포함할 수 있다.
제1 재배선 기판(100) 상에 칩 구조체가 배치될 수 있다. 상기 칩 구조체는 제1 반도체 칩(200) 및 제1 반도체 칩(200)의 상면에 접하는 방열층(210)을 포함할 수 있다. 상기 칩 구조체의 측면은 상기 칩 구조체의 내부를 향하는 오목부를 포함할 수 있다. 즉, 제1 반도체 칩(200)의 측면 및 방열층(210)의 측면은 제1 반도체 칩(200)의 내부 및 방열층(210)의 내부를 향하는 상기 오목부를 가질 수 있다. 상기 오목부는 제1 반도체 칩(200)의 상기 측면 및 방열층(210)의 상기 측면으로부터 제1 반도체 칩(200) 및 방열층(210)의 내부를 향해 함몰되어 있을 수 있다. 일 예로, 상기 오목부는 평면적 관점에서 반원 또는 다각형일 수 있다.
더미 패턴들(221)이 제1 재배선 기판(100) 상에 제공될 수 있다. 더미 패턴들(221)은 제1 재배선 기판(100) 상에서 서로 이격될 수 있다. 더미 패턴들(221)은 제1 반도체 칩(200) 및 방열층(210)을 둘러쌀 수 있다. 더미 패턴들(221)은 제1 반도체 칩(200)의 상기 측면 및 방열층(210)의 상기 측면에 접할 수 있다. 더미 패턴들(221)의 상기 측면의 적어도 일부는 상기 오목부에 접할 수 있다. 더미 패턴들(221)의 상기 측면의 다른 부분은 몰딩막(400)과 접할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지(10)는 제1 반도체 칩(200)에 직접 접하는 방열층(210)과 방열층(210)에 직접 연결되어 있는 더미 패턴들(220)을 포함한다. 또한, 더미 패턴들(220)은 제1 및 제2 재배선 기판(100, 300) 내의 제1 반도체 칩(200) 및 제2 반도체 칩(500)의 신호 회로를 구성하는 배선 패턴들(121, 123a, 123b, 321, 323)과 전기적으로 절연된 배선 패턴들(122, 322)과 연결되어 있다. 따라서, 제1 반도체 칩(200)에서 발생된 열을 방열층(210) 및 더미 패턴들(220)과 연결된 제2 배선 패턴들(122) 및 제2 기판 연결 단자(150)를 통해 외부로 방출시킬 수 있다. 또한, 더미 패턴들(220)과 연결된 제4 배선 패턴들(322)을 통해서도 제1 반도체 칩(200)에서 발생된 열을 외부로 방출시킬 수 있다. 이에 따라, 방열층(210) 및 더미 패턴들(220)은 제1 반도체 칩(200)에서 발생되는 열의 방출을 용이하게 할 수 있으며, 반도체 패키지(10)의 열적 안정성을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1을 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호가 제공될 수 있다.
도 4를 참조하면, 반도체 패키지(11)는 제1 재배선 기판(100), 제1 반도체 칩(200), 방열층(210), 더미 패턴들(222), 관통 전극(250), 제2 재배선 기판(300), 몰딩막(400), 제2 반도체 칩(500), 제3 반도체 칩(600)을 포함할 수 있다.
제3 반도체 칩(600)이 제1 재배선 기판(100) 상에서 제1 반도체 칩(200)과 제2 재배선 기판(300) 사이에 제공될 수 있다. 제3 반도체 칩(600)은 일 예로, 로직 칩 또는 버퍼 칩일 수 있다. 상기 로직 칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 또는, 상기 로직 칩은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 상기 ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제3 반도체 칩(600)은 메모리 칩일 수 있다.
제3 반도체 칩(600)은 제3 반도체 칩(600)의 상면에 제공되는 제3 칩 패드들(630)을 포함할 수 있다. 제3 반도체 칩(600)의 상기 상면으로 제3 칩 패드들(630)이 노출될 수 있다. 제3 칩 패드들(630)의 상기 제3 칩 패드들(630)은 금속 물질을 포함할 수 있다. 제3 칩 패드들(630)은 일 예로, 구리(Cu)를 포함할 수 있다.
제3 칩 패시베이션 막(640)이 제3 반도체 칩(600)의 상기 상면에 제공될 수 있다. 제3 칩 패시베이션 막(640)은 제3 칩 패드들(630) 둘러쌀 수 있다. 제3 칩 패시베이션 막(640)에 의해 제3 칩 패드들(630)이 노출될 수 있다. 제3 칩 패시베이션 막(640)의 하면은 제3 칩 패드들(630)의 상면과 공면을 이룰 수 있다. 제3 칩 패시베이션 막(640)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)과 같은 절연 물질을 포함할 수 있다.
제3 반도체 칩(600)은 제1 반도체 칩(200) 상에 페이스 업(face up) 방식으로 배치될 수 있다. 예를 들어, 제3 반도체 칩(600)은 제2 재배선 기판(300)을 향하는 전면 및 상기 전면과 대항하는 후면을 가질 수 있다. 즉, 제3 반도체 칩(600)의 제3 칩 패드들(630)이 배치되는 상기 상면은 전면에 해당할 수 있으며, 제3 반도체 칩(600)의 하면은 후면에 해당할 수 있다. 예를 들어, 제3 반도체 칩(600)은 그의 전면이 제2 재배선 기판(300)을 향하도록 배치될 수 있다.
제3 반도체 칩(600)은 제2 재배선 기판(300)과 연결될 수 있다. 구체적으로는, 제3 반도체 칩(600)의 제3 칩 패드들(630)은 제2 재배선 기판(300)의 하면으로 노출되는 제3 배선 패턴들(321)과 전기적으로 연결될 수 있다. 예를 들어, 제3 배선 패턴들(321)과 제3 칩 패드들(630)은 제2 재배선 기판(300)의 최하단의 절연층(310)과 제3 칩 패시베이션 막(640)의 계면 상에서 서로 접하여 일체를 구성할 수 있다.
방열층(210)이 제1 반도체 칩(200)과 제3 반도체 칩(600) 사이에 개재될 수 있다. 방열층(210)의 하면은 제1 반도체 칩(200)의 상면과 접할 수 있다. 방열층(210)의 상면은 제3 반도체 칩(600)의 하면과 접할 수 있다. 다르게 설명하자면, 방열층(210)은 제1 반도체 칩(200) 및 제3 반도체 칩(600) 각각의 후면에 접할 수 있다. 방열층(210)의 측면, 제1 반도체 칩(200)의 측면 및 제3 반도체 칩(600)의 측면은 수직으로 정렬될 수 있다. 방열층(210)은 금속 물질을 포함할 수 있다. 방열층(210)은 일 예로, 구리(Cu)를 포함할 수 있다.
더미 패턴들(222)이 제1 재배선 기판(100) 상에 제공될 수 있다. 더미 패턴들(222)은 제1 반도체 칩(200), 제3 반도체 칩(600), 및 방열층(210)을 둘러쌀 수 있다. 더미 패턴들(222)은 제1 반도체 칩(200)의 측면, 제3 반도체 칩(600)의 측면, 및 방열층(210)의 측면에 접할 수 있다. 더미 패턴들(222)의 상면은 제3 반도체 칩(600)의 상면과 공면을 이룰 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 더미 패턴들(222)의 상기 상면은 제3 반도체 칩의 상기 상면보다 높은 수직 레벨에 위치할 수 있다. 이 경우, 몰딩막(400)이 제 3 반도체 칩(600)의 상면을 덮을 수 있으며, 제2 재배선 기판(300)의 제3 배선 패턴들(321)이 몰딩막(400)을 관통하여 제3 반도체 칩(600) 상기 상면의 제3 칩 패드들(630)에 연결될 수 있다. 더미 패턴들(220)은 몰딩막(400)을 수직으로 관통하여 제1 재배선 기판(100)의 제2 배선 패턴들(122) 및 제2 재배선 기판(300)의 제4 배선 패턴들(322)을 연결할 수 있다. 더미 패턴들(222)은 금속 물질을 포함할 수 있다. 더미 패턴들(222)은 일 예로, 구리(Cu)를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1를 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호가 제공될 수 있다.
도 5를 참조하면, 반도체 패키지(12)는 제1 재배선 기판(100), 제1 반도체 칩(200), 방열층(210), 더미 패턴들(223), 관통 전극(250), 제2 재배선 기판(300), 몰딩막(400), 및 제2 반도체 칩(500)을 포함할 수 있다.
방열층(210) 상에 제2 재배선 기판(300)이 제공될 수 있다. 방열층(210) 제1 반도체 칩(200)과 제2 재배선 기판(300) 사이에 개재될 수 있다. 방열층(210)의 하면은 제1 반도체 칩(200)의 상면과 접할 수 있다. 방열층(210)의 상면은 제2 재배선 기판(300)의 하면과 접할 수 있으나, 방열층(210)은 제2 재배선 기판(300)의 제3 배선 패턴들(321)과 직접적으로 접하지 않을 수 있다. 방열층(210)의 상기 상면은 관통 전극(250), 몰딩막(400)의 상면과 공면을 이룰 수 있다. 방열층(210)은 금속 물질을 포함할 수 있다. 방열층(210)은 일 예로, 구리(Cu)를 포함할 수 있다.
더미 패턴들(223)이 제1 재배선 기판(100) 상에 제공될 수 있다. 더미 패턴들(223)은 제1 반도체 칩(200) 및 방열층(210)을 둘러쌀 수 있다. 더미 패턴들(223)은 제1 반도체 칩(200) 및 방열층(210)의 측면에 접할 수 있다. 수 있다. 더미 패턴들(222)의 상면은 몰딩막(400)의 상면 및 방열층(210)의 상면과 공면을 이룰 수 있다. 더미 패턴들(223)은 몰딩막(400)을 수직으로 관통하여 제1 재배선 기판(100)의 제2 배선 패턴들(122) 및 제2 재배선 기판(300)의 제4 배선 패턴들(322)을 연결할 수 있다. 더미 패턴들(223)은 금속 물질을 포함할 수 있다. 더미 패턴들(223)은 일 예로, 구리(Cu)를 포함할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1를 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호가 제공될 수 있다.
도 6을 참조하면, 반도체 패키지(13)는 제1 재배선 기판(100), 제1 반도체 칩(200), 방열층(210), 더미 패턴들(220), 관통 전극(250), 제2 재배선 기판(300), 몰딩막(400), 및 제2 반도체 칩(500)을 포함할 수 있다.
제1 반도체 칩(200)이 제1 재배선 기판(100) 상에 제공될 수 있다. 제1 반도체 칩(200)은 제1 재배선 기판(100)에 페이스 다운(face down) 방식으로 배치될 수 있다. 제1 반도체 칩(200)은 제1 재배선 기판(100) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 제1 반도체 칩(200)과 제1 재배선 기판(100) 사이에 제2 칩 연결 단자들(260)이 제공될 수 있다. 제2 칩 연결 단자들(260)은 제1 반도체 칩(200)의 제1 칩 패드들(230) 및 제1 재배선 기판(100)의 제1 재배선 패드들(123a)에 대응되게 배치될 수 있다. 이에 따라, 제1 반도체 칩(200)은 제2 칩 연결 단자들(260)을 통해 제1 재배선 기판(100)의 제1 배선 패턴들(121)과 전기적으로 연결될 수 있다.
몰딩막(400)이 제1 재배선 기판(100) 상에 제공될 수 있다. 몰딩막(400)은 제1 재배선 기판(100) 상에서 제1 반도체 칩(200), 방열층(210), 더미 패턴들(220), 및 관통 전극들(250)을 둘러쌀 수 있다. 몰딩막(400)은 방열층(210)과 제2 재배선 기판(300) 사이를 채울 수 있다. 몰딩막(400)은 제1 재배선 기판(100)과 제1 반도체 칩(200) 사이에서 제2 칩 연결 단자들(260)을 둘러쌀 수 있다. 몰딩막(400)의 측면은 제1 재배선 기판(100)과 수직으로 정렬될 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하며, 설명의 편의를 위하여 도 1를 참조하여 설명한 구성과 동일한 구성에는 동일한 참조부호가 제공될 수 있다.
도 7을 참조하면, 반도체 패키지(14)는 제1 재배선 기판(100), 제1 반도체 칩(200), 방열층(210), 더미 패턴들(220), 제2 재배선 기판(300), 몰딩막(400), 연결 기판(700) 및 제2 반도체 칩(500)을 포함할 수 있다.
연결 기판(700)이 제1 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(700)은 연결 기판(700)을 관통하는 연결 기판 오프닝(710)을 가질 수 있다. 연결 기판 오프닝(710)은 연결 기판(700)의 상면과 하면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 연결 기판(700)의 하면은 제1 재배선 기판(100)의 상면과 접할 수 있다. 연결 기판(700)의 상면은 제2 재배선 기판(300)의 하면과 접할 수 있다. 연결 기판(700)은 절연 패턴(701)과 도전 패턴들(702)를 포함할 수 있다. 도전 패턴들(702)은 연결 기판 오프닝(710)과 이격되어 배치될 수 있다. 도전 패턴들(702)은 연결 기판 오프닝(710)의 외측에 배치될 수 있다. 연결 기판 오프닝(710)의 상기 외측은 연결 기판 오프닝(710)과 제1 재배선 기판(100)의 측면 사이의 영역일 수 있다. 도전 패턴들(702)는 절연 패턴(701)을 수직으로 관통할 수 있다. 도전 패턴들(702)은 절연 패턴(701)을 수직으로 관통하여 제1 재배선 기판(100)의 제1 재배선 패드(123b) 및 제1 배선 패턴들(121)과 전기적으로 연결될 수 있다. 제1 반도체 칩(200), 방열층(210) 및 더미 패턴들(220)이 연결 기판 오프닝(510) 내에 제공될 수 있다.
몰딩막(401)이 제1 재배선 기판(100) 상에서 연결 기판 오프닝(710) 내에 제공될 수 있다. 몰딩막(401)은 제1 반도체 칩(200), 방열층(210), 및 더미 패턴들(220)을 둘러쌀 수 있다. 몰딩막(401)은 방열층(210)과 제2 재배선 기판(300) 사이에 제공될 수 있다. 몰딩막(401)의 하면은 제1 재배선 기판(100)의 상면과 접할 수 있다.
연결 기판(700) 상에 제2 재배선 기판(300)이 제공될 수 있다. 연결 기판(700)은 제1 재배선 기판(100)과 제2 재배선 기판(300)을 전기적으로 연결하는 연결 구조체일 수 있다. 도전 패턴들(702)은 제2 재배선 기판(300)의 제3 배선 패턴들(321) 및 제2 재배선 패드들(323)과 전기적으로 연결될 수 있다. 도전 패턴들(702)을 통해 제1 재배선 기판(100)의 제1 배선 패턴들(121)과 제2 재배선 기판(300)의 제3 배선 패턴들(321)이 전기적으로 연결될 수 있다.
도 8 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 캐리어 기판(1000)이 제공될 수 있다. 캐리어 기판(1000)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 도시하지는 않았으나, 캐리어 기판(1000)은 캐리어 기판(1000)의 상면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.
캐리어 기판(1000) 상에 기판 패드들(130)이 형성될 수 있다. 기판 패드들(130)은 전기 도금 공정에 의해 형성될 수 있다. 예를 들어, 기판 보호층(140)을 캐리어 기판(1000) 상에 형성한 후, 기판 보호층(140)에 기판 패드들(130)이 형성되는 영역을 정의하는 개구들이 형성될 수 있다. 이후, 도전 물질이 상기 개구들을 채우도록 상기 전기 도금 공정이 수행될 수 있다. 기판 보호층(140)은 기판 패드들(130)을 둘러쌀 수 있다. 기판 보호층(140)은 기판 패드들(130)의 상면을 노출시킬 수 있다.
기판 보호층(140) 상에 제1 절연층(110)이 형성될 수 있다. 예를 들어, 기판 보호층(140) 상에 절연 물질을 도포하여 제1 절연층(110)이 형성될 수 있다. 상기 절연 물질은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(110)을 패터닝하여 개구들이 형성될 수 있다. 제1 절연층(110)의 상기 개구들을 채우고 제1 절연층(110)을 덮는 금속층이 형성될 수 있다. 상기 금속층의 평탄화 공정을 거쳐 제1 절연층(110) 내에 제1 재배선 패턴들(120)이 형성될 수 있다. 상기 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 제1 절연층(110)의 상면이 노출될 때까지 수행될 수 있다. 제1 재배선 패턴들(120)은 제1 배선 패턴들(121), 제2 배선 패턴들(122), 및 제1 재배선 패드들(123)을 포함할 수 있다. 제1 재배선 패턴들(120)의 제1 배선 패턴들(121) 및 제1 재배선 패드들(123)은 제2 배선 패턴들(122)과 서로 직접적으로 접족하지 않도록 형성될 수 있다.
도시하지는 않았으나, 제1 재배선 패턴들(120)이 형성되기 전에 씨드 패턴들이 제1 절연층(110)의 상면 및 제1 절연층(110)의 상기 개구들 내에 컨포멀(conformal)하게 형성될 수 있다. 상기 씨드 패턴들을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패턴들(120)이 형성될 수 있다. 제1 재배선 패턴들(120)은 제1 절연층(110)의 상기 상면 및 상기 개구들 내에 형성되어, 상기 씨드 패턴들을 덮을 수 있다. 제1 재배선 패턴들(120) 각각은 상기 제1 비아 부분 및 상기 제1 배선 부분을 포함할 수 있다. 상기 제1 비아 부분은 대응되는 제1 절연층(110)의 상기 개구들 내에 형성될 수 있다. 상기 제1 배선 부분은 상기 제1 비아 부분 상에 형성되고, 제1 절연층(110)의 상기 상면 상으로 연장될 수 있다.
제1 절연층(110)의 형성, 상기 씨드 패턴들의 형성 및 제1 재배선 패턴들(120)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 제1 절연층(110) 및 적층된 제1 재배선 패턴들(120)이 제1 재배선 기판(100)을 구성할 수 있다.
도 9를 참조하면, 관통 전극들(250)이 제1 재배선 패드들(123b) 상에 형성될 수 있다. 도시하지는 않았으나, 제1 재배선 기판(100) 상에 희생층을 형성한 후, 상기 희생층에 제1 재배선 패드들(123b)이 노출되도록 관통 홀을 형성하고, 도전 물질이 상기 관통 홀을 채우도록 전기 도금 공정이 수행될 수 있다. 관통 전극들(250)은 제1 재배선 패드들(123b)의 상면에서부터 제1 재배선 기판(100)에 수직하는 방향으로 연장되어 형성될 수 있다. 관통 전극들(250) 각각은 원기둥 형상으로 형성될 수 있다. 그러나, 관통 전극들(250)의 형상은 다양하게 변형될 수 있으며, 다각형의 기둥 형상으로 형성될 수 있다.
도 10을 참조하면, 반도체 칩을 형성하기 위한 웨이퍼(200a)가 제공될 수 있다. 도시하지는 않았으나, 웨이퍼(200a) 상에 회로층이 형성될 수 있다. 상기 회로층은 하나 혹은 그 이상의 트랜지스터들을 포함하는 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 이와는 다르게, 상기 회로층은 저항 소자 또는 커패시터와 같은 수동 소자를 포함할 수 있다. 웨이퍼(200a)의 하면에 상기 회로층을 덮는 제1 칩 패시베이션 막(240)이 형성될 수 있다. 제1 칩 패시베이션 막(240)에 패터닝 공정을 수행하여 개구들이 형성될 수 있다. 도시하지는 않았으나, 제1 칩 패시베이션 막(240)의 상기 개구들을 채우는 금속층이 형성될 수 있다. 상기 금속층의 평탄화 공정을 거쳐 제1 칩 패시베이션 막(240) 내에 제1 칩 패드들(230)이 형성될 수 있다. 상기 평탄화 공정은 제1 칩 패시베이션 막(240)의 하면이 노출될 때까지 수행될 수 있다.
도 11 및 도 12를 참조하면, 웨이퍼(200a) 상에 방열층(210)이 형성될 수 있다. 방열층(210)은 웨이퍼(200a)의 상면을 덮도록 형성될 수 있다. 방열층(210)은 전기 도금 공정을 통해 형성될 수 있다. 방열층(210)은 금속 물질을 포함할 수 있다. 일 예로, 방열층(210)은 구리(Cu)를 포함할 수 있다. 방열층(210)이 형성된 웨이퍼(200a)의 절단 공정을 통해 방열층(210) 및 제1 반도체 칩(200)을 포함하는 하나의 칩 구조체(CS)가 형성될 수 있다.
도 13을 참조하면, 칩 구조체(CS)가 제1 재배선 기판(100)에 실장될 수 있다. 칩 구조체(CS)는 제1 재배선 기판(100) 상에서 관통 전극들(250) 내측에 배치될 수 있다. 칩 구조체(CS)는 제1 반도체 칩(200)의 제1 칩 패드들(230)이 제1 재배선 기판(100)을 향하는 페이스 다운(face down) 방식으로 배치될 수 있다. 상세하게는, 제1 반도체 칩(200)의 제1 칩 패시베이션 막(240)과 제1 재배선 기판(100)의 최상단의 제1 절연층(110)이 서로 접하도록 배치될 수 있다. 이때, 제1 칩 패시베이션 막(240)과 상기 최상단의 제1 절연층(110)의 계면에서 제1 반도체 칩(200)의 제1 칩 패드들(230)과 제1 재배선 기판(100)의 제1 재배선 패드들(123a)이 서로 접하도록 배치될 수 있다. 제1 칩 패드들(230)과 제1 재배선 패드들(123a)은 금속 간 하이브리드 본딩을 통해 서로 연결될 수 있다. 예를 들어, 제1 칩 패드들(230)과 제1 재배선 패드들(123a)은 동일한 물질(일 예로, 구리(Cu) 등)로 구성될 수 있으며, 서로 접촉된 제1 칩 패드들(230)과 제1 재배선 패드들(123a)의 경계면에서 표면 활성화(surface activation)에 의한 금속간 하이브리드 본딩 프로세스에 의해, 제1 칩 패드들(230)과 제1 재배선 패드들(123a)이 결합될 수 있다. 서로 접합된 제1 칩 패드들(230)과 제1 재배선 패드(123a)들은 연속적인 구성을 가질 수 있다. 제1 칩 패드들(230)과 제1 재배선 패드들(123a)은 동일한 물질로 구성되어 그들 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 제1 칩 패드들(230)과 제1 재배선 패드들(123a)은 하나의 구성 요소로 제공될 수 있다.
도 14를 참조하면, 몰딩막(400)이 제1 재배선 기판(100) 상에 형성될 수 있다. 몰딩막(400)은 제1 재배선 기판(100)의 상면, 제1 반도체 칩(200), 방열층(210), 및 관통 전극들(250)을 덮도록 형성될 수 있다. 예를 들어, 제1 재배선 기판(100) 상에 제1 반도체 칩(200), 방열층(210), 및 관통 전극들(250)을 매립하도록 절연 물질이 도포될 수 있다. 상기 절연 물질은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 15 및 도 16을 참조하면, 몰딩막(400)을 수직으로 관통하는 홀(H)이 형성될 수 있다. 홀(H)은 제1 재배선 기판(100)의 제1 재배선 패드들(123b), 제1 반도체 칩(200)의 측면 및 방열층(210)의 측면을 노출되도록 형성될 수 있다. 홀(H)이 형성된 후, 도전 물질로 홀(H)이 채워질 수 있다. 상기 도전 물질은 제1 재배선 패드들(123b), 제1 반도체 칩(200)의 측면 및 방열층(210)의 측면에 접할 수 있다. 상기 도전 물질은 구리(Cu)를 포함할 수 있다.
도 17을 참조하면, 몰딩막(400)의 그라인딩 공정이 수행될 수 있다. 몰딩막(400)의 일부가 상기 그라인딩 공정을 통해 제거될 수 있다. 상기 그라인딩 공정을 통해 상기 도전 물질의 상부 일부가 제거되어 더미 패턴들(220)이 형성될 수 있다. 필요에 따라서는 관통 전극들(250)의 상부 일부가 함께 제거될 수 있다. 상기 그라인딩 공정에 의해 더미 패턴들(220)의 상면 및 관통 전극들(250)의 상면이 노출될 수 있다. 또는, 상기 그라인딩 공정을 통해 방열층(210)의 상면이 노출될 수 있다. 상기 그라인딩 공정은 예를 들어, 화학적 기계적 연마 공정(CMP)에 의해 진행될 수 있다.
도 18을 참조하면, 제2 절연층(310)이 몰딩막(400) 상에 형성될 수 있다. 예를 들어, 몰딩막(400) 상에 절연 물질을 도포하여 제2 절연층(310)이 형성될 수 있다. 상기 절연 물질은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제2 절연층(310)을 패터닝하여 개구들이 형성될 수 있다. 제2 절연층(310)의 상기 개구들을 채우고 제2 절연층(310)을 덮는 금속층이 형성될 수 있다. 상기 금속층의 평탄화 공정을 거쳐 제2 절연층(310)을 내에 제2 재배선 패턴들(320)이 형성될 수 있다. 상기 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 제2 절연층(310)의 상면이 노출될 때까지 수행될 수 있다. 제2 재배선 패턴들(320)은 제3 배선 패턴들(321), 제4 배선 패턴들(322), 제2 재배선 패드들(323)을 포함할 수 있다. 제2 절연층(310)의 상기 개구들 중 관통 전극들(250)의 상면을 노출시키는 개구에는 제3 배선 패턴들(321)이 형성될 수 있다. 제2 절연층(310)의 상기 개구들 중 더미 패턴들(220)의 상면을 노출시키는 개구에는 제4 배선 패턴들(322)이 형성될 수 있다. 제2 재배선 패턴들(320)의 제3 배선 패턴들(321) 및 제2 재배선 패드들(323)은 제4 배선 패턴들(322)과 서로 직접적으로 접족하지 않도록 형성될 수 있다.
도시하지는 않았으나, 제2 재배선 패턴들(320)이 형성되기 전에 씨드 패턴들이 제2 절연층(310)의 상면 및 제2 절연층(310)의 상기 개구들 내에 컨포멀(conformal)하게 형성될 수 있다. 상기 씨드 패턴들을 전극으로 사용한 전기 도금 공정이 수행되어, 제2 재배선 패턴들(320)이 형성될 수 있다. 제2 재배선 패턴들(320)은 제2 절연층(310)의 상기 상면 및 상기 개구들 내에 형성되어, 상기 씨드 패턴들을 덮을 수 있다. 제2 재배선 패턴들(320) 각각은 상기 제2 비아 부분 및 상기 제2 배선 부분을 포함할 수 있다. 상기 제2 비아 부분은 대응되는 제2 절연층(310)의 상기 개구들 내에 형성될 수 있다. 상기 제2 배선 부분은 상기 제2 비아 부분 상에 형성되고, 제2 절연층(310)의 상기 상면 상으로 연장될 수 있다.
제2 절연층(310)의 형성, 상기 씨드 패턴들의 형성 및 제2 재배선 패턴들(320)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 제2 절연층(310) 및 적층된 제2 재배선 패턴들(320)이 제2 재배선 기판(300)을 구성할 수 있다.
도 19를 참조하면, 기판 연결 단자들(150)이 제1 재배선 기판(100)의 하면에 배치될 수 있다. 기판 연결 단자들(150)은 제1 재배선 기판(100)의 하면에 제공되는 기판 패드들(130) 상에 배치될 수 있다. 기판 연결 단자들(150)은 제1 배선 패턴들(121)과 연결되는 제1 기판 연결 단자들 및 제2 배선 패턴들(122)와 연결되는 제2 기판 연결 단자들을 포함할 수 있다. 기판 연결 단자들(150)은 서로 옆으로 이격 배치될 수 있다.
다시 도 1을 참조하면, 제2 반도체 칩(500)이 제2 재배선 기판(300) 상에 배치될 수 있다. 제2 반도체 칩(500)은 제2 재배선 기판(300) 상에 페이스 다운(face down) 방식으로 배치될 수 있다. 제2 반도체 칩(500)은 제2 재배선 기판(300) 상에 제1 칩 연결 단자들(330)을 통해 실장될 수 있다. 예를 들어, 제2 반도체 칩(500)의 하면의 제2 칩 패드들(501) 상에 제1 칩 연결 단자들(330)을 제공한 후, 제2 재배선 기판(300)의 제2 재배선 패드들(323)과 제1 칩 연결 단자들(330)이 정렬되도록 제2 반도체 칩(500)이 제2 재배선 기판(300) 상에 배치될 수 있다. 이후, 제1 칩 연결 단자들(330)에 리플로우(reflow) 공정을 수행하여 제1 칩 연결 단자들(330)이 제2 칩 패드들(501) 및 제2 재배선 패드들(323)에 연결될 수 있다. 이에 따라, 도 1의 반도체 패키지(10)가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 재배선 기판
200: 제1 반도체 칩
300: 제2 재배선 기판
210: 방열층
220: 더미 패턴
250: 관통 전극
500: 제2 반도체 칩

Claims (10)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 실장된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되고, 상기 제1 반도체 칩의 상면에 접하는 방열층;
    상기 방열층 상에 배치되는 제2 재배선 기판;
    상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에서 상기 제1 반도체 칩 및 상기 방열층을 둘러싸는 몰딩막;
    상기 몰딩막을 수직으로 관통하여 상기 제1 재배선 기판과 상기 제2 재배선 기판을 연결하고, 상기 제1 반도체 칩 및 상기 방열층으로부터 이격되는 관통 전극들; 및
    상기 몰딩막을 수직으로 관통하고, 상기 제1 반도체 칩의 측면 및 상기 방열층의 측면과 접하는 더미 패턴들을 포함하되,
    상기 제1 재배선 기판은:
    제1 절연층;
    상기 제1 절연층 내에 제공되어 상기 제1 반도체 칩과 상기 관통 전극들을 전기적으로 연결하는 제1 배선 패턴들; 및
    상기 제1 절연층 내에 제공되어 상기 더미 패턴들과 연결되고, 상기 제1 배선 패턴들과 전기적으로 절연된 제2 배선 패턴들을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 더미 패턴들은 금속 물질을 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩의 상기 측면 및 상기 방열층의 상기 측면은 상기 제1 반도체 칩의 내부 및 상기 방열층 내부를 향하는 오목부를 갖되,
    상기 더미 패턴들 각각의 측면의 적어도 일부는 상기 오목부에 접하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 재배선 기판 상에 칩 연결 단자를 통해 실장되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 재배선 기판은:
    제2 절연층;
    상기 제2 절연층 내에 제공되어 상기 제2 반도체 칩과 전기적으로 연결되는 제3 배선 패턴들; 및
    상기 제 2 절연층 내에 제공되어 상기 더미 패턴들과 연결되고, 상기 제3 배선 패턴들과는 전기적으로 절연된 제4 배선 패턴들을 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 재배선 기판 사이에 배치되는 제3 반도체 칩을 더 포함하되,
    상기 방열층은 상기 제1 반도체 칩과 상기 제3 반도체 칩 사이에 개재되는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 하면에 제공되는 칩 패드를 포함하고,
    상기 제1 배선 패턴들은 상기 제1 재배선 기판 상으로 노출되는 재배선 패드를 포함하되,
    상기 칩 패드와 상기 재배선 패드는 서로 접하여 일체를 구성하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 재배선 기판의 하면에 제공되는 기판 연결 단자들을 더 포함하되,
    상기 기판 연결 단자들은 상기 제1 배선 패턴들과 연결되는 제1 기판 연결 단자들 및 상기 제2 배선 패턴들과 연결되는 제2 기판 연결 단자들을 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 더미 패턴들은 상기 제1 반도체 칩 및 상기 방열층을 둘러싸는 반도체 패키지.
  10. 제1 기판;
    상기 제1 기판 상에 실장된 칩 구조체, 상기 칩 구조체는 제1 반도체 칩 및 상기 제1 반도체 칩의 상면을 덮는 방열층을 포함하고;
    상기 칩 구조체 상에 배치되는 제2 기판;
    상기 제1 기판과 상기 제2 기판을 연결하고, 상기 칩 구조체의 측면에 접하는 더미 패턴들; 및
    상기 제1 기판과 상기 제2 기판을 전기적으로 연결하고, 상기 칩 구조체와 이격된 연결 구조체를 포함하되,
    상기 칩 구조체의 상기 측면은 상기 칩 구조체의 내부를 향하는 오목부를 갖고,
    상기 더미 패턴들 각각의 측면의 적어도 일부는 상기 오목부에 접하는 반도체 패키지.
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