KR20220135447A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20220135447A
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유재경
이종호
고영권
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 센터 영역 및 엣지 영역을 포함하는 하부 기판, 상기 하부 기판의 상기 센터 영역 상에 배치된 상부 기판, 상기 상부 기판 상에 실장된 제1 반도체 칩, 상기 상부 기판 상에 실장되고, 상기 제1 반도체 칩과 수평적으로 이격된 제2 반도체 칩, 상기 하부 기판의 상기 엣지 영역 상에 배치된 보강 구조체, 및 상기 보강 구조체의 내측벽, 상기 하부 기판의 상면, 상기 제1 반도체 칩의 측벽, 상기 제2 반도체 칩의 측벽, 및 상기 상부 기판을 덮고, 상기 하부 기판과 상기 상부 기판 사이, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이에 개재되는 몰딩막을 포함하되, 상기 제1 반도체 칩은 상기 제2 반도체 칩과 서로 다른 종류의 반도체 칩일 수 있다.

Description

반도체 패키지 및 이의 제조 방법 {Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 몰딩막을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 일 기술적 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고집적화되고 소형화된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 센터 영역 및 엣지 영역을 포함하는 하부 기판, 상기 하부 기판의 상기 센터 영역 상에 배치된 상부 기판, 상기 상부 기판 상에 실장된 제1 반도체 칩, 상기 상부 기판 상에 실장되고, 상기 제1 반도체 칩과 수평적으로 이격된 제2 반도체 칩, 상기 하부 기판의 상기 엣지 영역 상에 배치된 보강 구조체, 및 상기 보강 구조체의 내측벽, 상기 하부 기판의 상면, 상기 제1 반도체 칩의 측벽, 상기 제2 반도체 칩의 측벽, 및 상기 상부 기판을 덮고, 상기 하부 기판과 상기 상부 기판 사이, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이에 개재되는 몰딩막을 포함하되, 상기 제1 반도체 칩은 상기 제2 반도체 칩과 서로 다른 종류의 반도체 칩일 수 있다.
본 발명에 따른 반도체 패키지는, 센터 영역 및 엣지 영역을 포함하는 하부 기판, 상기 하부 기판의 상기 센터 영역 상에 배치된 상부 기판, 상기 하부 기판 및 상기 상부 기판 사이에 개재되고, 상기 하부 기판 및 상기 상부 기판과 전기적으로 연결되는 복수의 기판 범프들, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이에 개재되는 복수의 칩 범프들, 상기 상부 기판의 상면 상에 실장된 제1 반도체 칩, 상기 상부 기판의 상면 상에 실장되고, 상기 제1 반도체 칩으로부터 제1 방향으로 이격된 칩 스택, 상기 칩 스택은 적층된 복수의 제2 반도체 칩들을 포함하고, 상기 제1 방향은 상기 하부 기판의 상면에 평행하고, 상기 하부 기판의 상기 엣지 영역 상에 배치된 보강 구조체, 및 상기 하부 기판의 상면 및 상기 보강 구조체의 내측벽을 덮는 몰딩막을 포함하되, 상기 보강 구조체의 외측벽들 사이의 상기 제1 방향에 따른 거리는, 상기 하부 기판의 측벽들 사이의 상기 제1 방향에 따른 폭과 동일하거나 또는 그보다 작을 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은, 센터 영역 및 엣지 영역을 포함하는 하부 기판을 제공하는 것, 상기 하부 기판은 상기 하부 기판의 상면에 인접한 하부 기판 패드들을 포함하고, 상기 하부 기판의 상기 센터 영역 상에 상부 기판을 배치하는 것, 상기 상부 기판 상에 제1 반도체 칩을 실장하는 것, 상기 상부 기판 상에, 상기 제1 반도체 칩과 수평적으로 이격되는 제2 반도체 칩을 실장하는 것, 상기 하부 기판의 상기 엣지 영역 상에 보강 구조체를 형성하는 것, 및 상기 보강 구조체의 내측벽을 덮고, 상기 하부 기판과 상기 상부 기판 사이, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이를 채우는 몰딩막을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는, 별도의 언더필막을 포함하지 않고, 기판 상에 배치되는 보강 구조체를 포함하고, 보강 구조체의 내측벽을 덮고 기판과 반도체 칩 사이를 채우는 몰딩막을 포함함에 따라, 반도체 패키지의 기계적 강도가 향상될 수 있다.
본 발명에 따르면, 반도체 칩들의 수평적 거리를 최소화할 수 있다. 이에 따라, 반도체 칩들 사이의 신호 전달 속도가 극대화될 수 있어, 반도체 패키지의 전기적 특성 및 동작 속도가 향상될 수 있다. 이에 더하여, 반도체 패키지가 효과적으로 소형화될 수 있다.
본 발명에 따르면, 별도의 언더필막의 형성 공정 없이, 한번에 몰딩막을 형성함으로써, 반도체 패키지의 제조 공정이 단순화될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 4는 도 1의 I-I'에 따른 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 6은 도 1의 I-I'에 따른 단면도이다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다.
도 8은 도 1의 I-I'에 따른 단면도이다.
도 9, 도 11, 및 도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들이다.
도 10, 도 12, 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들로, 도 9, 도 11, 및 도 13 각각의 I-I'에 대응하는 단면도들이다.
도 15 및 도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들이다.
도 16 및 도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들로, 도 15 및 도 17 각각의 I-I'에 대응하는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지는 하부 기판(100), 상부 기판(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 보강 구조체(400), 및 몰딩막(410)을 포함할 수 있다.
상기 하부 기판(100)은 절연 베이스층(101), 하부 기판 패드들(110), 단자 패드들(120), 및 하부 기판 배선들(130)을 포함할 수 있다. 예를 들어, 상기 하부 기판(100)은 인쇄회로기판(printed circuit board: PCB)일 수 있다. 상기 하부 기판(100)은 센터 영역(R1) 및 엣지 영역(R2)을 포함할 수 있다. 상기 센터 영역(R1)은 평면적 관점에서, 중심 영역일 수 있고, 상기 엣지 영역(R2)은 평면적 관점에서, 가장자리 영역일 수 있다. 평면적 관점에서, 상기 엣지 영역(R2)은 상기 센터 영역(R1)을 둘러쌀 수 있다.
상기 절연 베이스층(101)은 단일층 또는 복수의 적층된 층들을 포함할 수 있다. 상기 하부 기판 패드들(110)은 상기 하부 기판(100)의 상면에 인접할 수 있고, 상기 단자 패드들(120)은 상기 하부 기판(100)의 하면에 인접할 수 있다. 상기 하부 기판 패드들(110)은 상기 하부 기판(100)의 상면 상에 노출될 수 있다. 상기 하부 기판 배선들(130)은 상기 절연 베이스층(101) 내에 배치될 수 있고, 상기 하부 기판 패드들(110) 및 상기 단자 패드들(120)에 전기적으로 연결될 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다. 상기 하부 기판 패드들(110), 상기 단자 패드들(120), 및 상기 하부 기판 배선들(130)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
외부 단자들(150)이 상기 하부 기판(100)의 하면 상에 제공될 수 있다. 상세하게는, 상기 외부 단자들(150)은 상기 단자 패드들(120)의 하면 상에 배치될 수 있다. 상기 외부 단자들(150)은 상기 하부 기판 배선들(130)과 전기적으로 연결될 수 있다. 상기 외부 단자들(150)은 외부 장치와 접속할 수 있다. 이에 따라, 외부의 전기적 신호들이 상기 외부 단자들(150)을 통해 상기 하부 기판 패드들(110)에 송수신될 수 있다. 상기 외부 단자들(150)은 솔더 볼들 또는 솔더 범프를 포함할 수 있다. 상기 외부 단자들(150)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 주석(Sn), 납(Pb), 은(Ag), 아연(Zn), 니켈(Ni), 금(Au), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
상부 기판(200)이 상기 하부 기판(100)의 상기 센터 영역(R1) 상에 배치될 수 있다. 상기 상부 기판(200)은 기판층(202) 및 상기 기판층(202) 상의 배선층(201)을 포함할 수 있다. 상기 배선층(201) 및 상기 기판층(202)은 인터포저 기판으로 지칭될 수 있다.
상기 배선층(201)은 상부 패드들(210), 상부 기판 배선들(220), 내부 배선들(230), 및 배선 절연층(205)을 포함할 수 있다. 상기 배선 절연층(205)은 상기 상부 패드들(210), 상기 상부 기판 배선들(220), 및 상기 내부 배선들(230)을 덮을 수 있다. 상기 상부 패드들(210)은 상기 배선층(201)의 상면에 인접할 수 있고, 상기 상부 기판 배선들(220)은 상기 배선층(201)의 하면에 인접할 수 있다. 상기 상부 패드들(210)은 상기 배선층(201)의 상면 상에 노출될 수 있다. 상기 내부 배선들(230)은 상기 배선 절연층(205) 내에 배치될 수 있고, 상기 상부 패드들(210) 및 상기 상부 기판 배선들(220)에 전기적으로 연결될 수 있다. 상기 상부 패드들(210), 상기 상부 기판 배선들(220), 및 상기 내부 배선들(230)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
상기 기판층(202)은 복수의 관통 전극들(260) 및 하부 패드들(270)을 포함할 수 있다. 예를 들어, 상기 기판층(202)은 실리콘(Si) 기판일 수 있다. 상기 관통 전극들(260)은 상기 기판층(202) 내에 배치될 수 있고, 상기 기판층(202)을 관통할 수 있다. 상기 관통 전극들(260)의 각각은 상기 상부 기판 배선들(220) 중 대응하는 상부 기판 배선(220)에 전기적으로 연결될 수 있다. 상기 하부 패드들(270)은 상기 기판층(202)의 하면에 인접하여 배치될 수 있다. 상기 하부 패드들(270)은 상기 관통 전극들(260)에 전기적으로 연결될 수 있다. 상기 복수의 관통 전극들(260) 및 상기 하부 패드들(270)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
기판 범프들(250)이 상기 하부 기판(100)과 상기 상부 기판(200) 사이에 개재될 수 있다. 상기 기판 범프들(250)에 의해 상기 하부 기판(100)과 상기 상부 기판(200)이 전기적으로 연결될 수 있다. 상기 하부 패드들(270)의 각각은 상기 기판 범프들(250) 중 대응하는 하나를 통해 대응하는 하부 기판 패드(110)에 전기적으로 연결될 수 있다. 상기 기판 범프들(250)은 도전 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중 적어도 하나의 형태를 가질 수 있다. 상기 기판 범프들(250)의 피치는 상기 외부 단자들(150)의 피치보다 더 작을 수 있다.
제1 반도체 칩(310)이 상기 상부 기판(200) 상에 실장될 수 있다. 상기 제1 반도체 칩(310)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 칩(310)은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 상기 제1 반도체 칩(310)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
복수 개의 제2 반도체 칩들(320)이 상기 상부 기판(200) 상에 실장될 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 수평적으로(일 예로, 상기 하부 기판(100)의 상면에 평행한 제1 방향(D1)으로) 이격되어 배치될 수 있다. 상기 제2 반도체 칩들(320)은 상기 상부 기판(200) 상에 수직적으로(일 예로, 상기 제2 방향(D2)으로) 적층되어, 칩 스택들을 형성할 수 있다. 일부 실시예에서, 상기 칩 스택은 복수 개로 제공될 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 다른 종류의 반도체 칩일 수 있다. 상기 제2 반도체 칩들(320)은 메모리 칩들일 수 있다. 상기 메모리 칩들은 고대역 메모리(High Bandwidth Memory, HBM)들을 포함할 수 있다. 예를 들어, 상기 제2 반도체 칩들(320)은 디램(DRAM) 칩들을 포함할 수 있다. 다만, 도시된 바와는 다르게, 상기 칩 스택, 상기 제1 반도체 칩(310), 및 상기 제2 반도체 칩 들(320)의 개수는 다양하게 변형될 수 있다.
상기 제2 반도체 칩들(320)의 각각은 집적 회로들(미도시) 및 관통 비아들(365)을 포함할 수 있다. 집적 회로들은 상기 제2 반도체 칩들(320) 내에 제공될 수 있다. 상기 관통 비아들(365)은 상기 제2 반도체 칩들(320) 중 대응되는 제2 반도체 칩(320)을 관통하며, 집적 회로들과 전기적으로 연결될 수 있다. 상기 관통 비아들(365)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다. 다만, 일부 실시예에서, 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)은 관통 비아들(365)을 포함하지 않을 수 있다.
상기 제1 반도체 칩(310)은 상기 제1 반도체 칩(310)의 하면에 인접한 칩 패드들(360)을 포함할 수 있다. 상기 제2 반도체 칩들(320)은 상기 제2 반도체 칩들(320)의 상면 및 하면에 인접한 칩 패드들(360)을 포함할 수 있다. 다만, 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면에는 칩 패드들(360)이 제공되지 않을 수 있다. 상기 칩 패드들(360)은 상기 상부 기판(200)의 상기 상부 패드들(210) 중 대응하는 상부 패드(210)에 전기적으로 연결될 수 있다. 상기 칩 패드들(360)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
인접한 두 제2 반도체 칩들(320) 사이에 상부 범프들(355)이 개재될 수 있다. 상기 상부 범프들(355)은 상기 제2 반도체 칩들(320) 중 대응하는 제2 반도체 칩(320)의 관통 비아들(365)과 전기적으로 연결될 수 있다. 상기 범프들(355)에 의해, 상기 제2 반도체 칩들(320)이 전기적으로 연결될 수 있다.
상기 제2 반도체 칩들(320) 중 인접한 두 제2 반도체 칩들(320) 사이에 칩 언더필막(370)이 개재될 수 있다. 상기 칩 언더필막(370)은 상기 상부 범프들(355) 사이의 공간을 채울 수 있고, 상기 상부 범프들(355)을 밀봉할 수 있다. 예를 들어, 상기 칩 언더필 막(370)은 ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이, 및 상기 상부 기판(200)과 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320) 사이에 칩 범프들(350)이 개재될 수 있다. 상기 칩 범프들(350)에 의해 상기 상부 기판(200)과 상기 제1 반도체 칩(310)이 전기적으로 연결될 수 있고, 상기 상부 기판(200)과 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320)이 전기적으로 연결될 수 있다. 상기 제1 반도체 칩(310) 및 상기 최하부의 제2 반도체 칩(320)의 칩 패드들(360)의 각각은 상기 칩 범프들(350) 중 대응하는 하나를 통해 대응하는 상부 패드(210)에 전기적으로 연결될 수 있다. 상기 칩 범프들(350)은 도전 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중 적어도 하나의 형태를 가질 수 있다. 상기 칩 범프들(350)의 피치는 상기 기판 범프들(250)의 피치보다 더 작을 수 있다.
보강 구조체(400)가 상기 하부 기판(100)의 상기 엣지 영역(R2) 상에 배치될 수 있다. 평면적 관점에서, 상기 보강 구조체(400)는 상기 상부 기판(200)을 둘러쌀 수 있다. 일부 실시예에서, 상기 보강 구조체(400)는 상기 상부 기판(200)과 이격되어 배치될 수 있고, 접하지 않을 수 있다. 상기 보강 구조체(400)의 마주보는 외측벽들(400c) 사이의 상기 제1 방향(D1)에 따른 거리(L1)는, 상기 하부 기판(100)의 마주보는 측벽들(100c) 사이의 상기 제1 방향(D1)에 따른 폭(W1)과 동일하거나 또는 그보다 작을 수 있다. 즉, 일부 실시예에서, 상기 보강 구조체(400)의 일 외측벽(400c)은 인접한 상기 하부 기판(100)의 일 측벽(100c)과 수직적으로(일 예로, 상기 제2 방향(D2)으로) 중첩할 수 있다. 다른 실시예에서, 상기 보강 구조체(400)의 일 외측벽(400c)은 인접한 상기 하부 기판(100)의 일 측벽(100c)과 인접한 상기 상부 기판(200)의 일 측벽 사이에 배치될 수 있다. 상기 보강 구조체는, 평면적 관점에서, 링(ring) 형상을 가질 수 있다. 예를 들어, 상기 보강 구조체는, 평면적 관점에서, 스퀘어 링(square ring) 또는 모서리가 둥근 스퀘어 링(square ring) 형상을 가질 수 있다.
상기 보강 구조체(400)는 도전성 금속 물질을 포함할 수 있다. 예를 들어, 상기 도전성 금속 물질은 구리(Cu), 티타늄(Ti), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 금(Au), 백금(Pt), 및 스테인레스 스틸(Stainless steel, SUS) 중 적어도 하나를 포함할 수 있다.
접착층(450)이 상기 하부 기판(100)의 상기 엣지 영역(R2) 상에 배치될 수 있다. 상기 접착층(450)은 상기 하부 기판(100) 및 상기 보강 구조체(400) 사이에 개재될 수 있다. 보다 구체적으로, 상기 접착층(450)은 상기 하부 기판(100)의 상면 및 상기 보강 구조체(400)의 하면 사이에 배치될 수 있다. 상기 접착층(450)에 의해, 상기 보강 구조체(400)는 상기 하부 기판(100) 상에 고정될 수 있다. 예를 들어, 상기 접착층(450)은 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 및 아연 산화물(ZnO) 중 적어도 하나를 포함할 수 있다. (x는 양의 실수)
몰딩막(410)이 상기 하부 기판(100) 상에 제공될 수 있다. 상기 몰딩막(410)은 상기 보강 구조체(400)의 내측벽, 상기 하부 기판(100)의 상면, 상기 제1 반도체 칩(310)의 측벽, 상기 제2 반도체 칩들(320)의 측벽, 및 상기 상부 기판(200)을 덮을 수 있다. 상기 몰딩막(410)은 상기 하부 기판(100)과 상기 상부 기판(200) 사이, 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이, 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이에 개재될 수 있다. 상기 몰딩막(410)은 상기 기판 범프들(250)의 사이에 개재되어, 상기 기판 범프들(250)을 밀봉할 수 있다. 상기 몰딩막(410)은 상기 칩 범프들(350)의 사이에 개재되어, 상기 칩 범프들(350)을 밀봉할 수 있다. 본 발명에 따르면, 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이에 별도의 언더필막을 포함하지 않을 수 있다. 이에 따라, 상기 제1 반도체 칩(310)과 상기 제2 반도체 칩들(320) 사이의 수평적 거리가 감소할 수 있다. 예를 들어, 상기 제1 반도체 칩(310)의 일 측벽(310c)과 상기 제2 반도체 칩(320)의 일 측벽(320c) 사이의 상기 제1 방향(D1)으로의 최단 거리(L2)는 1 um 내지 100 um 일 수 있다.
상기 몰딩막(410)은 상기 제1 반도체 칩(310)의 상면 및 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면을 노출시킬 수 있다. 다만, 본 발명의 일부 실시예에서는 도 2에 도시된 것과는 다르게, 상기 몰딩막(410)이 상기 제1 반도체 칩(310)의 상면 및 상기 제2 반도체 칩들(320) 중 최상부의 제2 반도체 칩(320)의 상면을 덮을 수 있다.
상기 몰딩막(410)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다. 상기 몰딩막(410)은 필러(filler)를 포함할 수 있고, 일 예로, 실리카(silica)를 포함할 수 있다. 예를 들어, 상기 몰딩막(410) 내의 실리카(silica)의 함량은 50% 내지 100%일 수 있다. 상기 몰딩막(410)은 상기 칩 언더필막(370)과 서로 다른 물질을 포함할 수 있다.
본 발명은 상기 하부 기판(100) 상에 배치되는 상기 보강 구조체(400)를 포함하고, 상기 보강 구조체(400)의 내측벽, 상기 하부 기판(100)의 상면, 상기 제1 반도체 칩(310)의 측벽, 상기 제2 반도체 칩들(320)의 측벽, 및 상기 상부 기판(200)을 덮는 상기 몰딩막(410)을 포함함에 따라, 반도체 패키지의 기계적 강도가 향상될 수 있다.
본 발명에 따르면, 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이에 별도의 언더필막을 포함하지 않음에 따라, 상기 제1 반도체 칩(310)과 상기 제2 반도체 칩들(320) 사이의 수평적 거리를 최소화할 수 있다. 이에 따라, 상기 제1 반도체 칩(310)과 상기 제2 반도체 칩들(320) 사이의 신호 전달 속도가 극대화될 수 있어, 반도체 패키지의 전기적 특성 및 동작 속도가 향상될 수 있다. 이에 더하여, 상기 하부 기판(100)과 상기 상부 기판(200) 사이, 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이, 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이에 별도의 언더필막을 포함하지 않음에 따라, 반도체 패키지가 효과적으로 소형화될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 4는 도 1의 I-I'에 따른 단면도이다.
도 3 및 도 4를 참조하면, 반도체 패키지는 하부 기판(100), 상부 기판(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 보강 구조체(400), 및 몰딩막(410)을 포함할 수 있다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
제1 반도체 칩(310)이 상기 상부 기판(200) 상에 실장될 수 있다. 복수 개의 제2 반도체 칩들(320)이 상기 상부 기판(200) 상에 실장될 수 있다. 상기 제2 반도체 칩들(320)은 상기 제1 반도체 칩(310)과 수평적으로(일 예로, 상기 제1 방향(D1)으로) 이격되어 배치될 수 있다. 상기 제2 반도체 칩들(320)은 상기 상부 기판(200) 상에 수직적으로(일 예로, 상기 제2 방향(D2)으로) 적층되어, 칩 스택들을 형성할 수 있다. 상기 칩 스택은 복수 개로 제공될 수 있다. 상기 칩 스택들은 상기 제1 반도체 칩(310)을 사이에 두고 이격되어 배치될 수 있다. 다만, 도시된 바와는 다르게, 상기 칩 스택들, 상기 제1 반도체 칩(310), 및 상기 제2 반도체 칩들(320)의 개수는 다양하게 변형될 수 있다. 상기 칩 스택들이 상기 제1 반도체 칩(310)을 사이에 두고 이격되어 배치되는 것을 제외하고는, 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 6은 도 1의 I-I'에 따른 단면도이다.
도 5 및 도 6을 참조하면, 반도체 패키지는 하부 기판(100), 상부 기판(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 보강 구조체(400), 및 몰딩막(410)을 포함할 수 있다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
상기 몰딩막(410)은 상부 몰딩막(415) 및 하부 몰딩막(420)을 포함할 수 있다. 상기 하부 몰딩막(420)은 상기 하부 기판(100)과 상기 상부 기판(200) 사이에 개재될 수 있다. 상기 하부 몰딩막(420)은 상기 기판 범프들(250)의 사이에 개재될 수 있고, 상기 기판 범프들(250)을 밀봉할 수 있다. 상기 하부 몰딩막(420)은 상기 하부 기판(100)의 상면의 일부를 덮을 수 있다.
상기 상부 몰딩막(415)은 상기 보강 구조체(400)의 내측벽, 상기 하부 기판(100)의 상면의 다른 일부, 상기 상부 기판(200)의 상면, 상기 상부 기판(200)의 측벽의 일부, 상기 제1 반도체 칩(310)의 측벽, 상기 제2 반도체 칩들(320)의 측벽, 및 상기 하부 몰딩막(420)을 덮을 수 있다. 상기 상부 몰딩막(415)은 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이, 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이에 개재될 수 있다. 상기 상부 몰딩막(415)은 상기 칩 범프들(350)의 사이에 개재될 수 있고, 상기 칩 범프들(350)을 밀봉할 수 있다.
상기 상부 몰딩막(415) 및 상기 하부 몰딩막(420)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다. 상기 상부 몰딩막(415) 및 상기 하부 몰딩막(420)은 필러(filler)를 포함할 수 있고, 일 예로, 실리카(silica)를 포함할 수 있다. 상기 상부 몰딩막(415) 내의 실리카(silica)의 함량은 상기 하부 몰딩막(420) 내의 실리카(silica)의 함량과 서로 다를 수 있다. 예를 들어, 상기 상부 몰딩막(415) 내의 실리카(silica)의 함량은 50% 내지 100%일 수 있다. 예를 들어, 상기 하부 몰딩막(420) 내의 실리카(silica)의 함량은 0% 초과 50% 미만일 수 있다.
본 발명은 상기 하부 기판(100) 상에 배치되는 상기 보강 구조체(400)를 포함하고, 상기 보강 구조체(400)의 내측벽, 상기 하부 기판(100)의 상면의 일부, 상기 제1 반도체 칩(310)의 측벽, 상기 제2 반도체 칩들(320)의 측벽, 및 상기 상부 기판(200)을 덮는 상기 상부 몰딩막(415)을 포함함에 따라, 반도체 패키지의 기계적 강도가 향상될 수 있다.
상기 몰딩막(410)이 상기 상부 몰딩막(415) 및 상기 하부 몰딩막(420)을 포함하는 것을 제외하고는, 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 8은 도 1의 I-I'에 따른 단면도이다.
도 7 및 도 8을 참조하면, 반도체 패키지는 하부 기판(100), 상부 기판(200), 제1 반도체 칩(310), 제2 반도체 칩(320), 보강 구조체(400), 및 몰딩막(410)에 더하여, 방열판(500)을 더 포함할 수 있다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
상기 방열판(500)은 상기 제1 반도체 칩(310)의 상면 및 상기 최상부 제2 반도체 칩(320)의 상면 중 적어도 하나의 싱면 상에 배치될 수 있다. 즉, 상기 방열판(500)은 상기 제1 반도체 칩(310)의 상면 및 상기 최상부 제2 반도체 칩(320)의 상면 중 적어도 하나의 상면과 접할 수 있다. 상기 방열판(500)은 상기 몰딩막(410)의 상면 상으로 연장되어, 상기 몰딩막(410)의 상면을 덮을 수 있다. 상기 방열판(500)은 히트 슬러그 또는 히트 싱크를 포함할 수 있다. 상기 방열판(500)은 금속과 같은 열전도율이 높은 물질을 포함할 수 있다. 일부 실시예에서는, 도시된 것과는 다르게, 상기 방열판(500)은 상기 보강 구조체(400)의 상면 상으로 더 연장될 수 있다.
상기 방열판(500)을 더 포함하는 것을 제외하고는, 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일할 수 있다.
도 9, 도 11, 및 도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들이다. 도 10, 도 12, 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들로, 도 9, 도 11, 및 도 13 각각의 I-I'에 대응하는 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9 및 도 10을 참조하면, 센터 영역(R1) 및 엣지 영역(R2)을 포함하는 하부 기판(100)이 제공될 수 있다. 상기 하부 기판(100)은 상기 하부 기판(100)의 상면에 인접한 하부 기판 패드들(110)을 포함할 수 있다. 상기 하부 기판(100)은 절연 베이스층(101), 상기 하부 기판(100)의 하면에 인접한 단자 패드들(120), 및 상기 절연 베이스층(101) 내에 배치되는 하부 기판 배선들(130)을 포함할 수 있다.
상기 하부 기판(100)의 상기 센터 영역(R1) 상에 상부 기판(200)이 배치될 수 있다. 상기 상부 기판(200)은 기판층(202) 및 상기 기판층(202) 상의 배선층(201)을 포함할 수 있다. 상기 배선층(201)은 상부 패드들(210), 상부 기판 배선들(220), 내부 배선들(230), 및 배선 절연층(205)을 포함할 수 있다. 상기 기판층(202)은 상기 기판층(202)을 관통하는 복수의 관통 전극들(260), 및 상기 기판층(202)의 하면에 인접하여 배치되는 하부 패드들(270)을 포함할 수 있다. 상기 상부 기판(200)을 배치하는 것은 상기 상부 기판(200)의 하면 상에 복수의 기판 범프들(250)을 제공하는 것, 및 상기 기판 범프들(250)을 상기 하부 기판(100)의 상기 하부 기판 패드들(110)에 각각 접속시키는 것을 포함할 수 있다.
제1 반도체 칩(310)이 상기 상부 기판(200) 상에 실장될 수 있다. 상기 제1 반도체 칩(310)의 하면에 인접한 칩 패드들(360)이 제공될 수 있다. 상기 제1 반도체 칩(310)을 실장하는 것은 상기 제1 반도체 칩(310)의 하면 상에 복수의 칩 범프들(350)을 제공하는 것, 및 상기 칩 범프들(350)을 상기 상부 기판(200)의 상기 상부 패드들(210)에 각각 접속시키는 것을 포함할 수 있다.
상기 상부 기판(200)의 상기 센터 영역(R1) 상에 복수의 제2 반도체 칩들(320)이 수직적으로(일 예로, 상기 제2 방향(D2)으로) 적층된 칩 스택이 실장될 수 있다. 상기 칩 스택은 상기 제1 반도체 칩(310)과 수평적으로(일 예로, 상기 제1 방향(D1)으로) 이격될 수 있다. 상기 제2 반도체 칩들(320) 중 최하부의 제2 반도체 칩(320)의 하면에 인접한 칩 패드들(360)이 제공될 수 있다. 상기 칩 스택을 실장하는 것은 상기 최하부의 제2 반도체 칩(320)의 하면 상에 복수의 칩 범프들(350)을 제공하는 것, 및 상기 칩 범프들(350)을 상기 상부 기판(200)의 상기 상부 패드들(210)에 각각 접속시키는 것을 포함할 수 있다. 다만, 상기 상부 기판(200)을 배치하는 것, 상기 제1 반도체 칩(310)을 실장하는 것, 및 상기 칩 스택을 실장하는 것이 수행되는 순서는 제한되지 않고 변형될 수 있다.
도 11 및 도 12를 참조하면, 상기 접착층(450)이 상기 하부 기판(100)의 상기 엣지 영역(R2) 상에 형성될 수 있다. 상기 보강 구조체(400)가 상기 하부 기판(100)의 상기 엣지 영역(R2) 상에 형성될 수 있다. 보다 구체적으로, 상기 보강 구조체(400)가 상기 접착층(450) 상에 형성되어, 상기 접착층(450)과 접촉할 수 있다. 이에 따라, 상기 보강 구조체(400)는 상기 하부 기판(100) 상에 고정될 수 있다. 평면적 관점에서, 상기 보강 구조체(400)는 상기 상부 기판(200)을 둘러싸도록 형성될 수 있다. 상기 보강 구조체(400)는 상기 상부 기판(200)과 이격되도록 형성될 수 있다. 일부 실시예에서, 상기 보강 구조체(400)의 일 외측벽(400c)은 인접한 상기 하부 기판(100)의 일 측벽(100c)과 수직적으로(일 예로, 상기 제2 방향(D2)으로) 중첩하도록 형성될 수 있다. 다른 실시예에서, 상기 보강 구조체(400)의 일 외측벽(400c)은 인접한 상기 하부 기판(100)의 일 측벽(100c)과 인접한 상기 상부 기판(200)의 일 측벽 사이에 배치되도록 형성될 수 있다.
도 13 및 도 14를 참조하면, 몰딩막(410)이 상기 하부 기판(100) 상에 형성될 수 있다. 상기 몰딩막(410)은 상기 보강 구조체(400)의 내측벽, 상기 하부 기판(100)의 상면, 상기 제1 반도체 칩(310), 상기 제2 반도체 칩들(320), 및 상기 상부 기판(200)을 덮도록 형성될 수 있다. 상기 몰딩막(410)은 상기 하부 기판(100)과 상기 상부 기판(200) 사이, 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이, 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이를 채울 수 있다. 상기 몰딩막(410)은 상기 기판 범프들(250)의 사이를 채워, 상기 기판 범프들(250)을 밀봉할 수 있다. 상기 몰딩막(410)은 상기 칩 범프들(350)의 사이를 채워, 상기 칩 범프들(350)을 밀봉할 수 있다.
상기 몰딩막(410)을 형성하는 것은 상기 하부 기판(100) 상에 몰딩 물질을 도포하는 것, 및 고온 압력을 가하는 경화 공정을 수행하는 것을 포함할 수 있다. 상기 몰딩막(410)은 진공 상태에서 형성될 수 있다. 상기 몰딩막(410)이 진공 상태에서 형성됨에 따라, 상기 몰딩막(410) 내에 보이드(void)가 형성되는 것을 방지할 수 있다. 상기 경화 공정에 의해, 상기 몰딩막(410)의 접착력을 향상시키는 동시에, 상기 몰딩막(410)의 안정성을 증가시킬 수 있다.
본 발명에 따르면, 별도의 언더필막의 형성 공정 없이, 한번에 상기 몰딩막(410)을 형성함으로써, 반도체 패키지의 제조 공정이 단순화될 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 몰딩막(410)을 형성한 후, 상기 몰딩막(410) 상에 그라인딩 공정이 더 수행될 수 있다. 상기 그라인딩 공정에 의해, 상기 제1 반도체 칩(310) 및 상기 최상부의 제2 반도체 칩(320)의 상면이 노출될 수 있다.
일부 실시예에서는, 도 14와는 다르게, 몰딩막(410)이 상기 제1 반도체 칩(310) 및 상기 최상부의 제2 반도체 칩(320)의 상면을 노출시키도록 형성될 수 있다. 이 경우, 별도의 그라인딩 공정이 수행되지 않을 수 있다.
도 15 및 도 17은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도들이다. 도 16 및 도 18은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들로, 도 15 및 도 17 각각의 I-I'에 대응하는 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 15 및 도 16을 참조하면, 센터 영역(R1) 및 엣지 영역(R2)을 포함하는 하부 기판(100)이 제공될 수 있다. 상기 하부 기판(100)의 상기 센터 영역(R1) 상에 상부 기판(200)이 배치될 수 있다. 제1 반도체 칩(310)이 상기 상부 기판(200) 상에 실장될 수 있다. 복수의 제2 반도체 칩들(320)이 수직적으로(일 예로, 상기 제2 방향(D2)으로) 적층된 칩 스택이 상기 상부 기판(200)의 상기 센터 영역(R1) 상에 실장될 수 있다. 다만, 상기 상부 기판(200)을 배치하는 것, 상기 제1 반도체 칩(310)을 실장하는 것, 및 상기 칩 스택을 실장하는 것이 수행되는 순서는 제한되지 않고 변형될 수 있다.
상기 하부 기판(100)을 제공하는 것, 상기 상부 기판(200)을 배치하는 것, 상기 제1 반도체 칩(310)을 실장하는 것, 및 상기 칩 스택을 실장하는 것은 도 9 및 도 10을 참조하여 설명한 내용과 실질적으로 동일하다.
하부 몰딩막(420)이 상기 하부 기판(100) 상에 형성될 수 있다. 상기 하부 몰딩막(420)은 상기 하부 기판(100)의 상면의 일부를 덮도록 형성될 수 있다. 상기 하부 몰딩막(420)은 상기 하부 기판(100)과 상기 상부 기판(200) 사이를 채울 수 있다. 하부 몰딩막(420)을 형성하는 것은 상기 기판 범프들(250) 사이의 공간을 채워, 기판 범프들(250)을 밀봉시키는 것을 포함할 수 있다.
일부 실시예에서, 상기 하부 몰딩막(420)을 형성하는 것은 상기 상부 기판(200)을 배치한 후에 수행될 수 있다. 일부 실시예에서, 상기 하부 몰딩막(420)을 형성하는 것은 상기 제1 반도체 칩(310)을 실장한 후에 수행될 수 있다. 일부 실시예에서, 상기 하부 몰딩막(420)을 형성하는 것은 상기 칩 스택을 실장한 후에 수행될 수 있다. 즉, 상기 하부 몰딩막(420)을 형성하는 것이 수행되는 순서는 제한되지 않고 변형될 수 있다.
도 17 및 도 18을 참조하면, 접착층(450) 및 보강 구조체(400)가 상기 하부 기판(100)의 상기 엣지 영역(R2) 상에 형성될 수 있다. 상기 접착층(450)을 형성하는 것 및 상기 보강 구조체(400)를 형성하는 것은 도 11 및 도 12를 참조하여 설명한 내용과 실질적으로 동일하다.
다시 도 5 및 도 6을 참조하면, 상부 몰딩막(415)이 상기 하부 기판(100) 상에 형성될 수 있다. 상기 상부 몰딩막(415)은 상기 보강 구조체(400)의 내측벽, 상기 하부 기판(100)의 상면의 다른 일부, 상기 상부 기판(200)의 상면, 상기 상부 기판(200)의 측벽의 일부, 상기 제1 반도체 칩(310)의 측벽, 상기 제2 반도체 칩들(320)의 측벽, 및 상기 하부 몰딩막(420)을 덮도록 형성될 수 있다. 상기 상부 몰딩막(415)은 상기 상부 기판(200)과 상기 제1 반도체 칩(310) 사이, 및 상기 상부 기판(200)과 상기 최하부의 제2 반도체 칩(320) 사이를 채울 수 있다. 상기 상부 몰딩막(415)은 상기 칩 범프들(350)의 사이를 채워, 상기 칩 범프들(350)을 밀봉할 수 있다.
상기 상부 몰딩막(415)을 형성하는 것은 상기 하부 기판(100) 상에 몰딩 물질을 도포하는 것, 및 고온 압력을 가하는 경화 공정을 수행하는 것을 포함할 수 있다. 상기 상부 몰딩막(415)은 진공 상태에서 형성될 수 있다. 상기 상부 몰딩막(415)이 진공 상태에서 형성됨에 따라, 상기 상부 몰딩막(415) 내에 보이드(void)가 형성되는 것을 방지할 수 있다. 상기 경화 공정에 의해, 상기 상부 몰딩막(415)의 접착력을 향상시키는 동시에, 상기 상부 몰딩막(415)의 안정성을 증가시킬 수 있다.
본 발명에 따르면, 별도의 언더필막의 형성 공정 없이, 한번에 상기 상부 몰딩막(415)을 형성함으로써, 반도체 패키지의 제조 공정이 단순화될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 센터 영역 및 엣지 영역을 포함하는 하부 기판;
    상기 하부 기판의 상기 센터 영역 상에 배치된 상부 기판;
    상기 상부 기판 상에 실장된 제1 반도체 칩;
    상기 상부 기판 상에 실장되고, 상기 제1 반도체 칩과 수평적으로 이격된 제2 반도체 칩;
    상기 하부 기판의 상기 엣지 영역 상에 배치된 보강 구조체; 및
    상기 보강 구조체의 내측벽, 상기 하부 기판의 상면, 상기 제1 반도체 칩의 측벽, 상기 제2 반도체 칩의 측벽, 및 상기 상부 기판을 덮고, 상기 하부 기판과 상기 상부 기판 사이, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이에 개재되는 몰딩막을 포함하되,
    상기 제1 반도체 칩은 상기 제2 반도체 칩과 서로 다른 종류의 반도체 칩인 반도체 패키지.
  2. 제1 항에 있어서,
    상기 보강 구조체의 외측벽들 사이의 제1 방향에 따른 거리는, 상기 하부 기판의 측벽들 사이의 상기 제1 방향에 따른 폭과 동일하거나 또는 그보다 작고, 상기 제1 방향은 상기 하부 기판의 상면에 평행한 방향인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 몰딩막은 상기 제1 반도체 칩의 상면 및 상기 제2 반도체 칩의 상면을 노출시키는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 하부 기판과 상기 보강 구조체 사이에 개재되는 접착층을 더 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 보강 구조체는 구리(Cu), 티타늄(Ti), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 금(Au), 백금(Pt), 및 스테인레스 스틸(Stainless steel, SUS) 중 적어도 하나를 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 보강 구조체는, 평면적 관점에서, 스퀘어 링(square ring) 또는 모서리가 둥근 스퀘어 링(square ring) 형상을 가지는 반도체 패키지.
  7. 센터 영역 및 엣지 영역을 포함하는 하부 기판;
    상기 하부 기판의 상기 센터 영역 상에 배치된 상부 기판;
    상기 하부 기판 및 상기 상부 기판 사이에 개재되고, 상기 하부 기판 및 상기 상부 기판과 전기적으로 연결되는 복수의 기판 범프들;
    상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이에 개재되는 복수의 칩 범프들;
    상기 상부 기판의 상면 상에 실장된 제1 반도체 칩;
    상기 상부 기판의 상면 상에 실장되고, 상기 제1 반도체 칩으로부터 제1 방향으로 이격된 칩 스택, 상기 칩 스택은 적층된 복수의 제2 반도체 칩들을 포함하고, 상기 제1 방향은 상기 하부 기판의 상면에 평행하고;
    상기 하부 기판의 상기 엣지 영역 상에 배치된 보강 구조체; 및
    상기 하부 기판의 상면 및 상기 보강 구조체의 내측벽을 덮는 몰딩막을 포함하되,
    상기 보강 구조체의 외측벽들 사이의 상기 제1 방향에 따른 거리는, 상기 하부 기판의 측벽들 사이의 상기 제1 방향에 따른 폭과 동일하거나 또는 그보다 작은 반도체 패키지.
  8. 제7 항에 있어서,
    상기 몰딩막은:
    상기 제1 반도체 칩의 측벽, 상기 칩 스택의 측벽, 및 상기 상부 기판의 상면을 덮고, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 칩 스택 사이에 개재되는 상부 몰딩막; 및
    상기 하부 기판과 상기 상부 기판 사이에 개재되는 하부 몰딩막을 포함하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 제2 반도체 칩들 사이에 개재되는 칩 언더필막을 더 포함하되,
    상기 칩 언더필막은 상기 몰딩막과 서로 다른 물질을 포함하는 반도체 패키지.
  10. 센터 영역 및 엣지 영역을 포함하는 하부 기판을 제공하는 것, 상기 하부 기판은 상기 하부 기판의 상면에 인접한 하부 기판 패드들을 포함하고;
    상기 하부 기판의 상기 센터 영역 상에 상부 기판을 배치하는 것;
    상기 상부 기판 상에 제1 반도체 칩을 실장하는 것;
    상기 상부 기판 상에, 상기 제1 반도체 칩과 수평적으로 이격되는 제2 반도체 칩을 실장하는 것;
    상기 하부 기판의 상기 엣지 영역 상에 보강 구조체를 형성하는 것; 및
    상기 보강 구조체의 내측벽을 덮고, 상기 하부 기판과 상기 상부 기판 사이, 상기 상부 기판과 상기 제1 반도체 칩 사이, 및 상기 상부 기판과 상기 제2 반도체 칩 사이를 채우는 몰딩막을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.


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