KR20160025945A - 전자부품이 내장된 반도체 패키지 - Google Patents

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KR20160025945A
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cavity
substrate
connection pads
chip
disposed
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장재권
이석현
장애니
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Abstract

하부 기판, 및 상기 하부 기판 상에 배치되고, 제1 캐비티를 갖는 상부 기판을 포함하는 패키지 기판, 상기 제1 캐비티 내에 배치된 제1 반도체 칩 및 상기 상부 기판 상에 상기 제1 캐비티와 부분적으로 수직으로 중첩하도록 배치된 칩 스택을 포함하는 반도체 패키지가 설명된다.

Description

전자부품이 내장된 반도체 패키지{Semiconductor package embedding electronic component}
본 발명은 전자부품이 내장된 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근의 스마트 폰 및 태블릿 PC 등의 소형 전자제품의 데이터 스토리지(data storage)로 사용되는 플래시 메모리의 대용량화가 급격히 진행되고 있고, 기존의 HDD(hard disk drive)를 대체하는 SSD(solid state drive) 역시 빠르게 대용량으로 변화되고 있다. 이러한 대용량화로 인하여 내부의 데이터 입/출력 처리 속도의 고속화가 요구되고, 대용량화 및 데이터 입/출력 처리 속도의 고속화를 동시에 만족하기 위해 별도의 컨트롤러 칩을 추가하게 되었다. 그러나, 한정된 크기의 반도체 패키지 내부에 컨트롤러 칩을 추가함으로써, 메모리 칩의 적층 수에 제약이 발생함에 따라 대용량화에 한계가 발생하는 문제가 있다.
본 발명이 해결하고자 하는 과제는 데이터 스토리지의 대용량화 및 데이터 입/출력 고속 처리를 동시에 만족하면서 작은 사이즈를 유지할 수 있는 반도체 패키지들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지들의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지를 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 하부 기판, 및 상기 하부 기판 상에 배치되고, 제1 캐비티를 갖는 상부 기판을 포함하는 패키지 기판, 상기 제1 캐비티 내에 배치된 제1 반도체 칩 및 상기 상부 기판 상에 상기 제1 캐비티와 부분적으로 수직으로 중첩하도록 배치된 칩 스택을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 하부 기판 및 상기 하부 기판 상에 배치되고, 제1 캐비티 및 제2 캐비티를 갖는 상부 기판을 포함하는 패키지 기판, 상기 제1 캐비티 내에 배치된 제1 반도체 칩, 및 상기 제2 캐비티 내에 배치된 제2 반도체 칩 및 상기 상부 기판 상에 배치된 칩 스택을 포함하고, 상기 칩 스택은 상기 제1 캐비티 및 상기 제2 캐비티와 수직으로 중첩할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 캐비티를 갖는 패키지 기판, 상기 제1 캐비티 내에 배치된 제1 반도체 칩 및 상기 패키지 기판 상에 배치된 칩 스택을 포함하고, 상기 칩 스택은 상기 제1 캐비티의 중앙 영역과 수직으로 중첩하고, 및 상기 제1 캐비티의 일 단부와 수직으로 중첩하지 않을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의한 반도체 패키지는 다수의 메모리 칩들 각각의 데이터 입출력 속도를 고속화하는 컨트롤러 칩을 기판 내에 내장함으로써, 상기 다수의 메모리 칩들 각각에 대한 데이터 입출력 속도는 고속화하는 동시에 반도체 패키지의 사이즈는 줄일 수 있는 효과가 있다.
또한, 상술한 바와 같이, 컨트롤러 칩을 기판 내에 내장함으로써, 적층되는 메모리 칩의 수를 늘릴 수 있으므로, 데이터 스토리지의 대용량화를 실현할 수 있는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지 및 패키지 기판을 개략적으로 도시한 상면도들(top views)이다.
도 2a 내지 도 2c는 각각 도 1a의 I-I'선을 따라 절단된 반도체 패키지를 개략적으로 도시한 종단면도들(cross-sectionals)이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지 및 패키지 기판을 개략적으로 도시한 상면도들이다.
도 4a 및 도 4b는 각각 도 3a의 II-II'선을 따라 절단된 반도체 패키지들을 개략적으로 도시한 종단면도이다.
도 5 내지 도 28은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들을 제조하는 방법을 설명하는 도면들이다.
도 29은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치를 도시한 사시도이다.
도 30은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치의 시스템 블록도이다.
도 31 및 도 32는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치들의 사시도들이다.
도 33은 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. 따라서, 예시적인 용어인 ‘아래’는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지 및 패키지 기판을 개략적으로 도시한 상면도들(top views)이고, 도 2a 내지 도 2c는 도 1a의 I-I'선을 따라 절단된 반도체 패키지를 개략적으로 도시한 종단면도들(cross-sectional views)이다.
도 1a, 도 1b 및 도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 패키지 기판(110), 컨트롤러 칩(120), 칩 스택(chip stack)(130), 봉지재(molding compound)(150)를 포함할 수 있다. 상기 반도체 패키지는 상기 패키지 기판(110)의 상면 및 하면에 형성된 접속 패드들(115)을 더 포함할 수 있다. 상기 반도체 패키지는 상기 패키지 기판(110)의 상면 및 하면에 상기 접속 패드들(115)을 노출시키도록 형성된 보호층(119)을 더 포함할 수 있다. 상기 반도체 패키지는 상기 접속 패드들(115)과 상기 컨트롤러 칩(120)을 전기적으로 연결하는 제1 와이어들(141) 및 상기 접속 패드들(115)과 상기 칩 스택(130)을 전기적으로 연결하는 제2 와이어들(143)을 더 포함할 수 있다.
상기 패키지 기판(110)은 하부 기판(111) 및 상기 하부 기판(111) 상에 배치된 상부 기판(113)을 포함할 수 있다. 상기 상부 기판(113)은 캐비티(C)를 포함할 수 있다. 상기 캐비티(C)는 상기 상부 기판(113)을 관통하여 상기 하부 기판(111)의 표면을 노출시키도록 형성될 수 있다. 상면도에서(in a top view), 상기 캐비티(C)는 일 방향으로 길게 늘어진(elongated) 직사각형 형상일 수 있다. 상기 캐비티(C)는 상기 칩 스택(130)이 수직으로 중첩하는 부분과 수직으로 중첩하지 않는 부분을 포함할 수 있다. 예를 들어, 상기 캐비티(C)의 중앙 영역은 상기 칩 스택(130)과 수직으로 중첩할 수 있고, 및 양 끝 영역들은 상기 칩 스택(130)과 중첩하지 않고 노출될 수 있다.
상기 하부 기판(111) 및 상부 기판(113)은 각각 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)을 포함할 수 있다. 예를 들어, 본 실시 예에서 상기 하부 기판(111) 및 상부 기판(113)은 각각 프리프레그(prepreg)를 포함할 수 있다.
상기 접속 패드들(115)은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 상에 각각 형성될 수 있다. 상기 접속 패드들(115)은 상기 하부 기판(111)의 하면 상에 형성된 제1 접속 패드들(115a), 상기 상부 기판(113)의 상면 상에 형성된 제2 접속 패드들(115b) 및 제3 접속 패드들(115c)을 포함할 수 있다. 상기 접속 패드들(115)은 각각 구리(Cu), 니켈(Ni), 또는 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다.
상기 제1 접속 패드들(115a), 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)은 각각 상기 패키지 기판(110) 내에 매립될(buried) 수 있다. 즉, 상기 제1 접속 패드들(115a)은 상기 하부 기판(111)의 하면 내에 매립될 수 있고, 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)은 각각 상기 상부 기판(113)의 상면 내에 매립될 수 있다. 이에 따라, 상기 제1 접속 패드들(115a) 각각의 하면들은 상기 하부 기판(111)의 하면과 동일한 평면(co-planar)일 수 있다. 또한, 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c) 각각의 상면들은 상기 상부 기판(113)의 상면과 동일한 평면(co-planar)일 수 있다.
상기 제1 접속 패드들(115a) 상에 외부 접속 단자들(117)이 형성될 수 있다. 상기 외부 접속 단자들(117)은 솔더 볼(solder ball), 솔더 범프(solder bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)은 각각 상기 컨트롤러 칩(120) 및 칩 스택(130)과 전기적으로 연결될 수 있다. 상기 제1 접속 패드들(115a), 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)은 서로 전기적으로 연결될 수 있다.
상기 보호층(119)은 상기 패키지 기판(110)의 상면 및 하면에 각각 형성될 수 있다. 예를 들어, 상기 보호층(119)은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 상에 상기 제1 접속 패드들(115a), 상기 제2 접속 패드들(115b), 상기 제3 접속 패드들(115c) 및 상기 캐비티(C)를 노출시키도록 형성될 수 있다. 상기 보호층(119)은 감광성 솔더 레지스트(photosensitive soldering resist, PSR)를 포함할 수 있다.
상기 컨트롤러 칩(120)은 로직 소자(logic device)를 포함하는 컨트롤러(controller) 또는 마이크로프로세서(microprocessor)일 수 있다. 상기 컨트롤러 칩(120)은 상기 캐비티(C) 내에 배치될 수 있다. 즉, 상기 컨트롤러 칩(120)은 상기 캐비티(C) 내에 노출된 상기 하부 기판(111)의 상면 상에 배치될 수 있다. 상기 컨트롤러 칩(120)의 상면은 상기 상부 기판(113)의 상면보다 낮은 레벨일 수 있다. 상기 컨트롤러 칩(120)은 상기 제1 와이어들(141)을 이용하여 상기 상부 기판(113)의 상면 상에 형성된 제2 접속 패드들(115b)과 전기적으로 연결될 수 있다. 상기 하부 기판(111)의 상면과 상기 컨트롤러 칩(120)의 하면 사이에 제1 접착층(120a)이 형성될 수 있다. 상기 제1 접착층(120a)은 DAF(die adhesive film) 같은 비전도성 접착 물질을 포함할 수 있다.
상기 칩 스택(130)은 상기 패키지 기판(110)의 상기 상부 기판(113) 상에 상기 컨트롤러 칩(120) 및 상기 캐비티(C)와 중첩하도록 탑재될 수 있다. 이에 따라, 상기 컨트롤러 칩(120)은 상기 칩 스택(130)에 의해 가려질 수 있다. 상기 칩 스택(130)은 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)을 포함할 수 있다. 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)은 각각 낸드 플래시 메모리(NAND flash memory)와 같은 비-휘발성 메모리 소자(non-volatile memory device)를 포함할 수 있다.
상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)은 각각 본딩 패드들(131a, 132a, 133a, 134a, 135a, 136a, 137a, 138a)을 포함할 수 있다. 상기 본딩 패드들(131a, 132a, 133a, 134a, 135a, 136a, 137a, 138a)은 데이터 입출력 패드일 수 있다. 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)은 캐스케이드(cascade) 구조로 적층될 수 있다. 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138) 각각의 폭은 상기 컨트롤러 칩(120)의 폭 보다 클 수 있다. 또한, 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138) 각각의 폭은 상기 캐비티(C)의 폭보다 클 수 있다.
상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)은 각각 상기 제2 와이어들(143)에 의해 상기 상부 기판(113)의 상면 상에 형성된 제3 접속 패드들(115c)과 전기적으로 연결될 수 있다.
상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138) 중 최하위 메모리 칩(131)과 상기 상부 기판(113) 사이, 및 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138) 사이에 각각 제2 접착층들(130a)이 배치될 수 있다. 상기 제2 접착층들(130a)은 각각 DAF 같은 비전도성 접착 물질을 포함할 수 있다. 상기 제2 접착층들(130a) 중 상기 최하위 메모리 칩(131)과 상기 상부 기판(113) 사이에 배치된 최하부 제2 접착층(130a)은 나머지 제2 접착층들(130a)과 비교하여 상대적으로 두꺼울 수 있다. 상기 제1 와이어들(141)의 일부분은 상기 최하부 제2 접착층(130a) 내에 삽입, 매립될 수 있다.
상기 제1 와이어들(141) 및 상기 제2 와이어들(143)은 각각 상기 제2 접속 패드들(115b)과 상기 컨트롤러 칩(120) 및 상기 제3 접속 패드들(115c)과 상기 칩 스택(130)을 전기적으로 연결할 수 있다. 상기 제1 와이어들(141) 및 상기 제2 와이어들(143)은 각각 알루미늄(Al), 또는 금(Au)과 같은 금속 물질을 포함할 수 있다.
상기 봉지재(150)는 상기 상부 기판(113) 상에 상기 캐비티(C)의 내부를 채우고, 상기 칩 스택(130)을 덮도록 형성될 수 있다. 상기 봉지재(150)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 전술한 바와 같이, 상기 캐비티(C)는 상기 칩 스택(130)이 중첩되는 부분과 중첩되지 않는 부분을 포함하므로, 상기 봉지재(150)는 상기 캐비티(C) 중 상기 칩 스택(130)과 중첩하지 않는 부분으로 유입되어 상기 캐비티(C)의 내부를 채울 수 있으며, 상기 캐비티(C)의 내부를 채우는 봉지재(150)에 의해 상기 캐비티(C) 내에 배치된 상기 컨트롤러 칩(120)이 고정될 수 있다.
이상, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지에 대하여 설명하였다. 본 발명의 일 실시 예에 의한 반도체 패키지는 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138) 각각의 데이터 입출력 속도를 고속화하는 컨트롤러 칩(120)을 패키지 기판(110) 내에 내장함으로써, 상기 다수의 메모리 칩들 각각에 대한 데이터 입출력 속도는 고속화하는 동시에 반도체 패키지의 사이즈는 줄일 수 있다. 또한, 상술한 바와 같이, 컨트롤러 칩(120)을 기판 내에 내장함으로써, 적층되는 메모리 칩의 수를 늘릴 수 있으므로, 데이터 스토리지의 대용량화를 실현할 수 있다.
도 1a, 도 1b 및 도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는, 도 2a의 반도체 패키지와 비교하여, 상기 제1 접속 패드들(115a)은 각각 상기 하부 기판(110)의 하면 상에 배치되고, 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)은 각각 상기 상부 기판(113)의 상면 내에 매립될(buried) 수 있다. 예를 들어, 상기 제1 접속 패드들(115a)은 상기 하부 기판(111)의 하면 상에 상기 하부 기판(111)의 하면으로부터 돌출되고, 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)은 각각 상기 상부 기판(113)의 상면 내에 매립될 수 있다. 이에 따라, 상기 제1 접속 패드들(115a)의 하면들은 각각 상기 하부 기판(111)의 하면보다 낮은 레벨일 수 있다. 또한, 상기 제2 접속 패드들(115b) 및 상기 제3 접속 패드들(115c)의 상면들은 각각 상기 상부 기판(113)의 상면과 동일한 평면(co-planar)일 수 있다.
도 1a, 도 1b 및 도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는, 도 2a의 반도체 패키지와 비교하여, 하부 캐비티(CL) 및 상부 캐비티(CU)를 갖는 캐비티(C)를 포함할 수 있다. 상기 하부 캐비티(CL)는 상기 하부 기판(111) 내에 형성될 수 있고, 상기 상부 캐비티(CU)는 상기 상부 기판(113) 내에 형성될 수 있다. 상기 하부 캐비티(CL)와 상기 상부 캐비티(CU)는 중첩할 수 있다. 예를 들어, 상기 하부 캐비티(CL)의 내부 측벽들과 상기 상부 캐비티(CU)의 내부 측벽들은 수직으로 정렬될 수 있다. 이에 따라, 상기 상부 캐비티(CU)와 상기 하부 캐비티(CL)에 의해 상기 패키지 기판(110)이 완전히 관통될 수 있다. 이와 같이, 상기 상부 캐비티(CU)와 상기 하부 캐비티(CL)에 의해 상기 패키지 기판(110)이 관통됨으로써, 상기 하부 기판(111)의 하면 상에 형성된 보호층(119)이 상기 상부 캐비티(CU)과 상기 하부 캐비티(CL) 내에 노출될 수 있다. 컨트롤러 칩(120)은 상기 하부 캐비티(CL) 내에 배치될 수 있다. 즉, 컨트롤러 칩(120)은 상기 상부 캐비티(CU)과 상기 하부 캐비티(CL) 내에 노출된 상기 보호층(119) 상에 배치될 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들을 개략적으로 도시한 상면도들이고, 도 4a 및 도 4b는 각각 도 3a의 II-II'선을 따라 절단된 반도체 패키지들을 개략적으로 도시한 종단면도이다.
도 3a, 도 3b 및 도 4a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는, 도 1 및 도 2a와 비교하여, 상기 상부 기판(113)은 서로 이격된 제1 캐비티(C1) 및 제2 캐비티(C2)을 포함할 수 있다. 도면에서는 상기 상부 기판(113)에 이격된 두 개의 캐비티들(C1, C2)이 형성된 것으로 도시하고 있으나, 캐비티들(C1, C2)의 개수가 특별히 이에 한정되는 것은 아니다.
상기 제1 캐비티(C1)와 상기 제2 캐비티(C2)은 서로 동일한 방향으로 길게 늘어진(elongated) 직사각형 형상을 가질 수 있다. 상기 제1 캐비티(C1) 및 상기 제2 캐비티(C2)는 각각 상기 칩 스택(130)과 중첩하는 부분과 중첩하지 않는 부분을 포함할 수 있다. 예를 들어, 상기 캐비티들(C1, C2) 각각의 양 끝 영역들은 상기 칩 스택(130)과 중첩하지 않고 노출될 수 있다. 상기 제1 캐비티(C1)는 상기 칩 스택(130)의 최하부 칩(131)과 수직으로 중첩할 수 있으나, 상기 제2 캐비티(C2)는 상기 칩 스택(130)의 상기 최하부 칩(131)과 수직으로 중첩하지 않을 수 있다. 또한, 도면에서는 직사각형 형상을 갖는 상기 제1 캐비티(C1)의 장측 길이와 상기 제2 캐비티(C2)의 장측 길이가 서로 동일한 것으로 도시하고 있으나, 특별히 이에 한정되는 것은 아니며, 상기 제1 캐비티(C1)의 장측 길이와 상기 제2 캐비티(C2)의 장측 길이는 서로 상이할 수도 있다.
상기 제1 캐비티(C1)의 폭과 상기 제2 캐비티(C2)의 폭은 상이할 수 있다. 예를 들어, 상기 제1 캐비티(C1)의 폭은 상기 제2 캐비티(C2)의 폭 보다 클 수 있다. 상기 제1 캐비티(C1) 및 상기 제2 캐비티(C2)를 통하여 상기 하부 기판(111)의 상면이 노출될 수 있다.
상기 제1 캐비티(C1)를 통하여 노출된 상기 하부 기판(111)의 상면 상에는 컨트롤러 칩(120)이 배치될 수 있다. 상기 제2 캐비티(C2)를 통하여 노출된 상기 하부 기판(111)의 상면 상에는 수동 소자(160)가 배치될 수 있다. 상기 수동 소자(160)는 저항, 캐패시터, 및/또는 인덕터를 포함할 수 있다. 상기 컨트롤러 칩(120)과 상기 하부 기판(111)의 상면 사이에 제1 접착층(160a)이 형성될 수 있다. 상기 수동 소자(160)와 상기 하부 기판(111)의 상면 사이에 제3 접착층(160a)이 형성될 수 있다. 상기 제1 접착층(120a) 및 상기 제3 접착층(160a)은 각각 DAF 같은 비전도성 접착 물질을 포함할 수 있다.
또한, 상기 패키지 기판(110)의 상기 상부 기판(113)에는 제4 접속 패드들(115d)이 더 형성될 수 있다. 상기 제4 접속 패드들(115d)은 상기 상부 기판(113)의 상면 내에 매립될 수 있다. 상기 제4 접속 패드들(115d)과 상기 수동 소자(160)는 제3 와이어들(145)에 의해 전기적으로 연결될 수 있다.
또한, 상기 상부 기판(113) 상에 배치되는 칩 스택(130)은 상기 제1 캐비티(C1)의 일부 및 상기 제2 캐비티(C2)의 일부와 수직으로 중첩할 수 있다.
도 4b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는, 도 4a와 비교하여, 상기 패키지 기판(110)은 서로 이격된 제1 캐비티(C1) 및 제2 캐비티(C2)를 포함하고, 상기 제1 캐비티(C1)은 하부 캐비티(CL)와 상부 캐비티(CU)를 포함할 수 있다. 상기 하부 캐비티(CL)는 상기 하부 기판(111) 내에 형성될 수 있고, 상기 상부 캐비티(CU)는 상기 상부 기판(113) 내에 형성될 수 있다. 상기 하부 캐비티(CL)와 상기 상부 캐비티(CU)는 중첩할 수 있다. 예를 들어, 상기 하부 캐비티(CL)의 내부 측벽들과 상기 상부 캐비티(CU)의 내부 측벽들은 수직으로 정렬될 수 있다. 상기 상부 캐비티(C1)와 상기 하부 캐비티(CL)에 의해 상기 패키지 기판(110)이 완전히 관통될 수 있다. 이와 같이, 상기 상부 캐비티(CU) 및 상기 하부 캐비티(CL)에 의해 상기 패키지 기판(110)이 관통됨으로써, 상기 하부 기판(111)의 하면 상에 형성된 보호층(119)이 노출될 수 있다. 컨트롤러 칩(120)은 상기 하부 캐비티(CL) 내에 배치될 수 있다. 예를 들어, 컨트롤러 칩(120)은 상기 상부 캐비티(CU)와 상기 하부 캐비티(CL)에 의해 노출된 상기 보호층(119) 상에 배치될 수 있다.
도 5 내지 도 13은 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
도 5를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은, 상부 기판(113)을 준비하는 것을 포함할 수 있다. 상기 상부 기판(113)은 프리프레그를 포함할 수 있다.
도 6을 참조하면, 상기 방법은 상기 상부 기판(113)의 일부를 커팅하여 캐비티(C)를 형성하는 것을 포함할 수 있다. 상기 커팅하는 것은 금형 커팅 공정, 레이저 커팅 공정, 또는 드릴링 공정 중 어느 하나를 수행하는 것을 포함할 수 있다. 상기 캐비티(C)는 도 1b 또는 도 3b를 참조하여 이해될 수 있을 것이다.
도 7 및 도 8을 참조하면, 상기 방법은 일면 상에 제1 접속 패드들(115a)을 포함하는 하부 배선들이 형성된 하부 금속 필름(M1_1), 하부 기판(111), 상기 캐비티(C)가 형성된 상부 기판(113), 및 일면 상에 상기 캐비티(C)에 대응되는 돌출부(P) 및 제2 접속 패드들(115b)과 제3 접속 패드들(115c)을 포함하는 상부 배선들이 형성된 상부 금속 필름(M1_2)를 순차적으로 배치시키고, 가열 압착 공정을 수행하여 패키지 기판(110)의 하면 및 상면에 각각 상기 하부 금속 필름(M1_1) 및 상기 상부 금속 필름(M1_2)이 적층된 기판 구조체를 형성하는 것을 포함할 수 있다.
상기 하부 기판(111)은 프리프레그(prepreg)를 포함할 수 있다.
상기 하부 금속 필름(M1_1) 및 상기 상부 금속 필름(M1_2)은 각각 구리(Cu), 니켈(Ni), 또는 알루미늄(Al) 등을 포함할 수 있다. 상기 하부 금속 필름(M1_1)의 상기 일면 상에 상기 제1 접속 패드들(115a)을 포함하는 하부 배선들을 형성하는 것은 상기 하부 금속 필름(M1_1)의 상기 일면 상에 상기 하부 배선들과 대응되는 부분이 오픈된 마스크를 형성하고, 상기 하부 금속 필름(M1_1)의 타면 상에 커버 마스크를 형성한 후, 도금 공정을 수행하여 상기 오픈된 부분에 도금층을 형성하는 것을 포함할 수 있다.
마찬가지로, 상기 상부 금속 필름(M1_2)의 상기 일면 상에 상기 돌출부(P) 및 제2 접속 패드들(115b)과 제3 접속 패드들(115c)을 포함하는 상부 배선들을 형성하는 것은 상기 상부 금속 필름(M1_2)의 일면 상에 상기 돌출부(P) 및 상기 상부 배선들과 대응되는 부분이 오픈된 마스크를 형성하고, 상기 상부 금속 필름(M1_2)의 타면 상에 커버 마스크를 형성한 후, 도금 공정을 수행하여 상기 오픈된 부분에 도금층을 형성하는 것을 포함할 수 있다.
이때, 상기 상부 금속 필름(M1_2)의 돌출부(P)와 상기 상부 기판(113)의 캐비티(C)은 서로 대응히는 형상을 가질 수 있다. 예를 들어, 상기 돌출부(P)는 상기 캐비티(C) 내부로 삽입될 수 있는 폭, 길이, 및 두께를 가질 수 있다.
상기 하부 기판(111), 상기 상부 기판(113), 상기 하부 금속 필름(M1_1) 및 상기 상부 금속 필름(M1_2)을 배치시키는 것은 상기 하부 기판(111)의 상부에 상기 상부 기판(113)을 배치시키고, 상기 하부 금속 필름(M1_1)을 상기 하부 기판(111)의 하부에 배치시키고, 상기 상부 금속 필름(M1_2)을 상기 상부 기판(113)의 상부에 배치시키되, 상기 하부 금속 필름(M1_1)의 상기 일면과 상기 상부 금속 필름(M1_2)의 상기 일면이 서로 마주하도록 배치시키는 것을 포함할 수 있다.
즉, 상기 하부 금속 필름(M1_1)은 상기 일면이 상기 하부 기판(111)의 하면을 향하도록 상기 하부 패키지 기판(111)의 하부에 배치시키고, 상기 상부 금속 필름(M1_2)은 상기 일면이 상기 상부 기판(113)의 상면을 향하도록 상기 상부 패키지 기판(113)의 상부에 배치시키는 것이다. 이때, 상기 상부 금속 필름(M1_2)은 상기 돌출부(P)가 상기 상부 기판(113)의 캐비티(C)과 정렬되도록 상기 상부 기판(113)의 상부에 배치시킬 수 있다.
본 실시 예에 의하면, 상기 캐비티(C)가 커팅 공정에 의해 미리 형성되어 있으므로, 상기 가열 압착 공정에서 상기 상부 기판(113)이 물리적 압력을 받지 않게 되어 물리적으로 손상되지 않을 수 있다.
또한, 상기 상부 기판(113)의 상기 캐비티(C)에 대응하는 돌출부(P)를 갖는 상기 상부 금속 필름(M1_2)을 사용함으로써, 가열 압착 공정을 수행할 때 상기 캐비티(C)의 내벽 형상 및 상기 캐비티(C) 내에 노출되는 상기 하부 기판(111)의 상면 형상이 각각 평평하게 유지될 수 있다. 이와 같이, 상기 캐비티(C)의 내벽 형상 및 상기 캐비티(C) 내에 노출되는 상기 하부 기판(111)의 상면 형상을 각각 평평하게 유지함으로써, 상기 캐비티(C) 내에 컨트롤러 칩(120)이 안정적으로 배치될 수 있다.
또한, 상기 기판 구조체에서 상기 제1 접속 패드들(115a)을 포함하는 하부 배선들 및 제2 접속 패드들(115b)과 제3 접속 패드들(115c)을 포함하는 상부 배선들은 각각 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 내에 매립될 수 있다.
도 9를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 하부 기판(111)의 하면 상에 위치한 상기 하부 금속 필름(M1_1) 및 상기 상부 기판(113)의 상면 상에 위치한 상기 상부 금속 필름(M1_2)를 제거하는 것을 포함할 수 있다. 이에 따라, 상기 하부 기판(111)의 하면으로 상기 제1 접속 패드들(115a)을 포함하는 상기 하부 배선들이 노출되고, 상기 상부 기판(113)의 상면으로 상기 제2 접속 패드들(115b)과 상기 제3 접속 패드들(115c)를 포함하는 상기 상부 배선들 및 상기 돌출부(P)가 노출될 수 있다.
도 10을 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 상부 기판(113)의 상면으로 노출된 상기 돌출부(P)를 제거하는 것을 포함할 수 있다. 상기 돌출부(P)를 제거하는 것은 상기 상부 기판(113)의 상면 상에 상기 돌출부(P)에 대응하는 부분이 오픈된 마스크를 형성하고, 상기 하부 기판(111)의 하면에 커버 마스크를 형성하는 것을 더 포함할 수 있다. 이와 같이, 상기 돌출부(P)를 제거함으로써, 상기 상부 기판(113)의 상기 캐비티(C) 내에 상기 하부 기판(111)의 상면이 노출될 수 있다.
도 11을 참조하면, 상기 방법은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면에 각각 보호층(119)을 형성하는 것을 포함할 수 있다. 상기 보호층(119)을 형성하는 것은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 상에 각각 절연 물질층을 형성하고, 형성된 절연 물질층을 선택적으로 제거하여 상기 제1 접속 패드들(115a), 상기 제2 접속 패드들(115b), 상기 제3 접속 패드들(115c) 및 상기 캐비티(C)을 노출시키는 것을 포함할 수 있다. 여기에서, 상기 절연 물질층은 필름 타입 또는 페이스트 타입을 포함할 수 있다. 상기 보호층(119)은 감광성 솔더 레지스트(photosensitive soldering resist, PSR)를 포함할 수 있다.
도 12를 참조하면, 상기 방법은 상기 상부 기판(113)의 상기 캐비티(C) 내에 노출된 상기 하부 기판(111)의 상면 상에 컨트롤러 칩(120)을 배치하고, 제1 와이어들(141)을 이용하여 상기 컨트롤러 칩(120)과 상기 제2 접속 패드들(115b)을 와이어 본딩하는 것을 포함할 수 있다. 상기 컨트롤러 칩(120)은 제1 접착층(120a)을 이용하여 상기 하부 기판(111)의 상면 상에 부착될 수 있다.
도 13을 참조하면, 상기 방법은 상기 상부 기판(113) 상에 칩 스택(130)을 배치시키고, 제2 와이어들(143)을 이용하여 상기 칩 스택(130)과 상기 제3 접속 패드들(115c)을 와이어 본딩하는 것을 포함할 수 있다. 상기 칩 스택(130)은 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)을 포함할 수 있다. 상기 상부 기판(113) 상에 상기 칩 스택(130)을 배치시키는 것은 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)을 각각 상기 상부 기판(113) 상에 순차적으로 적층하는 것을 포함할 수 있다. 이때, 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)은 캐스케이드(cascade) 구조로 적층될 수 있다.
또한, 상기 다수의 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)은 각각 제2 접착층들(130a)을 이용하여 고정될 수 있다. 상기 제2 접착층(130a)들 중 최하위 메모리 칩(131)과 상기 상부 기판(113) 사이에 배치된 제2 접착층(130a)은 나머지 제2 접착층(130a)들과 비교하여 상대적으로 두꺼울 수 있다. 이에 따라, 상기 컨트롤러 칩(120)과 상기 제2 접속 패드들(115b)을 전기적으로 연결하는 상기 제1 와이어(141)가 상기 최하위 메모리 칩(131)에 닿는 것을 방지할 수 있다. 이때, 상기 제1 와이어(141)의 일부는 상기 최하위 메모리 칩(131)과 상기 상부 기판(113) 사이에 배치된 상기 제2 접착층(130a) 내로 매립될 수 있다.
이후, 도 2a를 참조하면, 상기 방법은 상기 상부 기판(113) 상에 상기 캐비티(C)의 내부를 채우고, 상기 칩 스택(130)을 덮는 봉지재(150)를 형성하는 것을 포함할 수 있다. 상기 봉지재(150)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
도 14 내지 도 21은 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
도 14 및 도 15를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 하부 금속 필름(M2_1), 하부 기판(111), 캐비티(C)가 형성된 상부 기판(113), 및 일면 상에 상기 캐비티(C)에 대응하는 돌출부(P) 및 제2 접속 패드들(115b)과 제3 접속 패드들(115c)을 포함하는 상부 배선들이 형성된 상부 금속 필름(M2_2)을 순차적으로 배치시키고, 가열 압착 공정을 수행하여 상기 하부 기판(111) 및 상기 상부 기판(113)을 포함하는 패키지 기판(110) 및 상기 패키지 기판(110)의 하면 및 상면에 각각 상기 하부 금속 필름(M2_1) 및 상기 상부 금속 필름(M2_2)이 적층된 기판 구조체를 형성하는 것을 포함할 수 있다.
도 7 및 도 8과 비교하여, 본 실시 예에서는 상기 하부 금속 필름(M2_1)의 일면 상에 제1 접속 패드들(115a)을 포함하는 하부 배선들이 형성되지 않는다. 이에 따라, 후속 공정을 통해 형성되는 상기 제1 접속 패드들(115a)을 포함하는 상기 하부 배선들은 상기 하부 기판(111) 내에 매립되지 않고, 상기 하부 기판(111)의 하면 상으로 돌출될 수 있다. 상기 상부 기판(113)에 상기 캐비티(C)를 형성하는 것과 상기 상부 금속 필름(M2_2)의 상기 일면 상에 상기 돌출부(P) 및 상기 상부 배선들을 형성하는 것은 위에서 상세히 설명하였으므로, 여기에서는 생략한다.
도 16을 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 상부 금속 필름(M2_2)을 제거하는 것을 포함할 수 있다. 상기 상부 금속 필름(M2_2)을 제거하는 것은 상기 하부 기판(111)의 하면 상에 배치된 상기 하부 금속 필름(M2_1) 상에 커버 마스크를 형성하는 것을 더 포함할 수 있다. 이에 따라, 상기 상부 금속 필름(M2_2)만 제거되고, 상기 하부 금속 필름(M2_1)은 남을 수 있다. 또한, 상기 상부 금속 필름(M2_2)이 제거됨으로써, 상기 제2 접속 패드들(115b)과 상기 제3 접속 패드들(115c)을 포함하는 상기 상부 배선들 및 상기 돌출부(P)의 상면이 노출될 수 있다.
도 17을 참조하면, 상기 방법은 상기 하부 기판(111)의 하면 상에 제1 접속 패드들(115a)을 포함하는 하부 배선들을 형성하는 것을 포함할 수 있다. 상기 하부 배선들을 형성하는 것은 상기 하부 기판(111)의 하면 상에 상기 하부 배선들과 대응하지 않는 부분이 오픈된 마스크를 형성하고, 상기 상부 기판(113)의 상면 상에 커버 마스크를 형성한 후, 에칭 공정을 수행하여 상기 하부 금속 필름(M2_1)을 선택적으로 제거하는 것을 포함할 수 있다. 이에 따라, 상기 제1 접속 패드들(115a)을 포함하는 상기 하부 배선들은 상기 하부 기판(111)의 하면 내에 매립되지 않고, 하면 상으로 돌출될 수 있다.
도 18을 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 상부 기판(113)의 상면으로 노출된 상기 돌출부(P)를 제거하는 것을 포함할 수 있다. 이와 같이, 상기 돌출부(P)를 제거함으로써, 상기 상부 기판(113)의 상기 캐비티(C) 내에 상기 하부 기판(111)의 상면이 노출될 수 있다.
도 19를 참조하면, 상기 방법은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 상에 상기 제1 접속 패드들(115a), 상기 제2 접속 패드들(115b), 상기 제3 접속 패드들(115c) 및 상기 캐비티(C)를 노출시키는 보호층(119)을 형성하는 것을 포함할 수 있다.
도 20을 참조하면, 상기 방법은 상기 상부 기판(113)의 상기 캐비티(C) 내에 노출된 상기 하부 기판(111)의 상면 상에 컨트롤러 칩(120)을 배치하고, 제1 와이어들(141)을 이용하여 상기 컨트롤러 칩(120)과 상기 제2 접속 패드들(115b)을 와이어 본딩하는 것을 포함할 수 있다.
도 21을 참조하면, 상기 방법은 상기 상부 기판(113) 상에 칩 스택(130)을 배치시키고, 제2 와이어들(143)을 이용하여 상기 칩 스택(130)과 상기 제3 접속 패드들(115c)을 와이어 본딩하는 것을 포함할 수 있다.
이후, 도 2b를 참조하면, 상기 방법은 상기 상부 기판(113) 상에 상기 캐비티(C)의 내부를 채우고, 상기 칩 스택(130)을 덮는 봉지재(150)를 형성하는 것을 포함할 수 있다.
도 22 내지 도 28은 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
도 22 및 도 23을 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 일면 상에 제1 접속 패드들(115a)을 포함하는 하부 배선들이 형성된 하부 금속 필름(M3_1), 하부 캐비티(CL)가 형성된 하부 기판(111), 상기 하부 캐비티(CL)와 중첩하는 상부 캐비티(CU) 및 상기 상부 캐비티(CU)과 이격된 제2 캐비티(C2)가 형성된 상부 기판(113), 및 일면 상에 상기 하부 캐비티(CL) 및 상부 캐비티(CU)와 대응하는 제1 돌출부(P1), 상기 제2 캐비티(C2)와 대응하는 제2 돌출부(P2) 및 제2 접속 패드들(115b), 제3 접속 패드들(115c) 및 제4 접속 패드들(115d)을 포함하는 상부 배선들이 형성된 상부 금속 필름(M3_2)을 순차적으로 배치시키고, 가열 압착 공정을 수행하여 상기 하부 기판(111)과 상기 상부 기판(113)을 포함하는 패키지 기판(110) 및 상기 vol지 기판(110)의 하면 및 상면에 각각 상기 하부 금속 필름(M3_1) 및 상기 상부 금속 필름(M3_2)이 적층된 기판 구조체를 형성하는 것을 포함할 수 있다.
상기 제1 돌출부(P1)는 상기 상부 캐비티(CU) 및 상기 하부 캐비티(CL) 내에 삽입될 수 있다.
도 24를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 하부 기판(111)의 하면 상의 상기 하부 금속 필름(M3_1) 및 상기 상부 기판(113)의 상면 상의 상기 상부 금속 필름(M3_2)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 하부 기판(111)의 하면으로 상기 제1 접속 패드들(115a)을 포함하는 하부 배선들 및 상기 제1 돌출부(P1)의 하면이 노출되고, 상기 상부 기판(113)의 상면으로 상기 제2 접속 패드들(115b), 상기 제3 접속 패드들(115c) 및 상기 제4 접속 패드들(115d)을 포함하는 상부 배선들과, 상기 제1 돌출부(P1)의 상면 및 상기 제2 돌출부(P2)의 상면이 노출될 수 있다.
도 25를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 노출된 제1 돌출부(P1) 및 제2 돌출부(P2)를 제거하는 것을 포함할 수 있다. 상기 제1 돌출부(P1) 및 상기 제2 돌출부(P2)를 제거하는 것은 상기 상부 기판(113)의 상면 상에 상기 제1 돌출부(P1) 및 상기 제2 돌출부(P2)에 대응하는 부분이 오픈된 마스크를 형성하고, 상기 하부 기판(111)의 하면 상에 상기 제1 돌출부(P1)에 대응하는 부분이 오픈된 마스크를 형성하는 것을 더 포함할 수 있다.
이와 같이, 상기 제1 돌출부(P1)를 제거함으로써, 상기 상부 캐비티(CU)와 상기 하부 캐비티(CL)를 포함하는 제1 캐비티(C1)에 의해 상기 상부 기판(113)의 상면으로부터 상기 하부 기판(111)의 하면까지 관통될 수 있고, 상기 제2 돌출부(P2)를 제거함으로써, 상기 상부 기판(113)의 상기 제2 캐비티(C2) 내에 상기 하부 기판(111)의 상면이 노출될 수 있다.
도 26을 참조하면, 상기 방법은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 상에 각각 보호층(119)을 형성하는 것을 포함할 수 있다. 상기 보호층(119)을 형성하는 것은 상기 하부 기판(111)의 하면 및 상기 상부 기판(113)의 상면 상에 각각 절연 물질층을 형성하고, 상기 하부 기판(111)의 하면 상에 형성된 상기 절연 물질층을 선택적으로 제거하여 상기 제1 접속 패드들(115a)을 노출시키고, 상기 상부 기판(113)의 상면 상에 형성된 상기 절연 물질층을 선택적으로 제거하여 상기 제2 접속 패드들(115b), 상기 제3 접속 패드들(115c), 상기 제4 접속 패드들(115d), 상기 제1 캐비티(C1), 및 상기 제2 캐비티(C2)를 노출시키는 것을 포함할 수 있다. 이에 따라, 상기 제1 캐비티(C1)의 상기 하부 캐비티(CL)에 의해 상기 하부 기판(111)의 하면 상에 형성된 보호층(119)이 노출될 수 있다.
도 27을 참조하면, 상기 방법은 상기 제1 캐비티(C1)에 의해 노출된 상기 보호층(119) 및 상기 제2 캐비티(C2)에 의해 노출된 상기 하부 기판(111)의 상면 상에 각각 컨트롤러 칩(120) 및 수동 소자(160)를 배치하고, 제1 와이어들(141)을 이용하여 상기 컨트롤러 칩(120)과 상기 제2 접속 패드들(115b)을 와이어 본딩하고, 제3 와이어들(145)을 이용하여 상기 수동 소자(160)와 상기 제4 접속 패드들(115d)을 와이어 본딩하는 것을 포함할 수 있다.
도 28을 참조하면, 상기 방법은 상기 상부 기판(113) 상에 칩 스택(130)을 배치시키고, 제2 와이어들(143)을 이용하여 상기 칩 스택(130)과 상기 제3 접속 패드들(115c)을 와이어 본딩하는 것을 포함할 수 있다.
이후, 도 4b를 참조하면, 상기 방법은 상기 상부 기판(113) 상에 상기 제1 캐비티(C1), 및 제2 캐비티(C2)의 내부를 채우고, 상기 칩 스택(130)을 덮는 봉지재(150)를 형성하는 것을 포함할 수 있다.
도 29는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치를 도시한 사시도이고, 도 30은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치의 시스템 블록도이다. 이때, 상기 전자 장치는 솔리드 스테이트 드라이브(solid state drive, SSD)와 같은 데이터 저장 장치일 수 있다.
도 29 및 도 30을 참조하면, 도 1a 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 솔리드 스테이트 드라이브(1100)에 적용될 수 있다. 상기 솔리드 스테이트 드라이브(SSD)(1100)는 인터페이스(interface)(1113), 제어기(controller)(1115), 비-휘발성 메모리(non-volatile memory)(1118), 및 버퍼 메모리(buffer memory)(1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(hard disk drive, HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화 및 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북 PC, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장 장치에 사용될 수 있다.
상기 인터페이스(1113)는 호스트(host)(1002)에 접속될 수 있으며, 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다.
상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장 용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다.
상기 버퍼 메모리(1119)는 상기 제어기(1115)에 전기적으로 접속될 수 있다. 상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(dynamic random access memory, DRAM), 및/또는 에스램(static random access memory, SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작 속도를 보인다. 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다.
상기 인터페이스(1113)의 데이터 처리 속도는 상기 비-휘발성 메모리(1118)의 동작 속도에 비하여 상대적으로 빠를 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞춰 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작 속도를 증가시키고, 에러(error) 발생률을 감소시키는 역할을 할 수 있다.
도 31 및 도 32는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치들의 사시도들이고, 도 33은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 전자 장치의 시스템 블록도이다.
도 31 및 도 32를 참조하면, 도 1a 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 micro SD(1300), 모바일 무선 폰(1900)에 적용될 수 있다. 부가하여, 도 1a 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 넷북, 노트북, 또는 태블릿 PC 등과 같은 전자 시스템들에 유용하게 적용될 수 있다. 예를 들어, 도 1a 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 상기 모바일 무선 폰(1900) 내의 메인보드에 탑재될 수 있다. 또는, 도 1 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 상기 micro SD(1300)와 같은 확장 장치로 제공되어 상기 모바일 무선 폰(1900)에 결합되어 사용될 수도 있다.
도 33을 참조하면, 도 1a 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(body)(2110), 마이크로프로세서(microprocessor)(2120), 파워 유닛(power unit)(2130), 기능 유닛(function unit)(2140), 및 디스플레이 컨트롤러(display controller)(2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로 기판(PCB)으로 형성된 마더 보드(mother board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(display)(2160)가 배치될 수 있다. 예를 들어, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 처리된 신호를 이미지로 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받고, 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능들을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 모바일 무선 폰인 경우, 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(external apparatus)(2170)와의 교신으로 상기 디스플레이(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 모바일 무선 폰 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라가 장착된 경우 카메라 이미지 프로세서(camera image processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러의 역할을 할 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)의 기능 확장을 위해 유에스비(universal serial bus, USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1a 내지 도 4b를 참조하여 설명된 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나는 상기 기능 유닛(2140) 또는 상기 마이크로프로세서(2120)에 적용될 수 있다. 예를 들어, 상기 기능 유닛(2140)은 상기 패키지 기판(110), 상기 패키지 기판(110) 내에 내장된 컨트롤러 칩(120), 상기 패키지 기판(110) 상에 배치된 메모리 칩들(131, 132, 133, 134, 135, 136, 137, 138)을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 패키지 기판
111: 하부 기판 CL: 하부 캐비티
113: 상부 기판 CU: 상부 캐비티
C: 캐비티
C1: 제1 캐비티 C2: 제2 캐비티
115: 접속 패드
115a: 제1 접속 패드 115b: 제2 접속 패드
115c: 제3 접속 패드 115d: 제4 접속 패드
117: 외부 접속 단자 119: 보호층
120: 컨트롤러 칩 120a: 제1 접착층
130: 칩 스택 131 - 138: 메모리 칩
131a - 138a: 본딩 패드 130a: 제2 접착층
141: 제1 와이어 143: 제2 와이어
145: 제3 와이어
150: 봉지재 160: 수동 소자
M1_1, M2_1, M3_1: 하부 금속 필름
M1_2, M2_2, M3_2: 상부 금속 필름
P: 돌출부
P1: 제1 돌출부 P2: 제2 돌출부

Claims (10)

  1. 하부 기판, 및 상기 하부 기판 상에 배치되고, 제1 캐비티를 갖는 상부 기판을 포함하는 패키지 기판;
    상기 제1 캐비티 내에 배치된 제1 반도체 칩; 및
    상기 상부 기판 상에 상기 제1 캐비티와 부분적으로 수직으로 중첩하도록 배치된 칩 스택을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 캐비티는 상면도에서 일 방향으로 길게 늘어진(elongated) 직사각형 형상을 갖는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 캐비티의 중앙 영역은 상기 칩 스택과 수직으로 중첩하고, 및 상기 제1 캐비티의 양 끝 영역은 상기 칩 스택과 수직으로 중첩하지 않는 반도체 패키지.
  4. 제1항에 있어서,
    상기 상부 기판은 상기 제1 캐비티와 이격되고, 상기 칩 스택과 수직으로 중첩하는 제2 캐비티를 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 칩 스택은 캐스케이드 모양으로 적층된 다수의 메모리 칩들을 포함하는 반도체 패키지.
  6. 제5항에 잇어서,
    상기 제2 캐비티는 상기 칩 스택의 최하부 메모리 칩과 수직으로 중첩하지 않는 반도체 패키지.
  7. 하부 기판 및 상기 하부 기판 상에 배치되고, 제1 캐비티 및 제2 캐비티를 갖는 상부 기판을 포함하는 패키지 기판;
    상기 제1 캐비티 내에 배치된 제1 반도체 칩, 및 상기 제2 캐비티 내에 배치된 제2 반도체 칩; 및
    상기 상부 기판 상에 배치된 칩 스택을 포함하고,
    상기 칩 스택은 상기 제1 캐비티 및 상기 제2 캐비티와 수직으로 중첩하는 반도체 패키지.
  8. 제1 캐비티를 갖는 패키지 기판;
    상기 제1 캐비티 내에 배치된 제1 반도체 칩; 및
    상기 패키지 기판 상에 배치된 칩 스택을 포함하고,
    상기 칩 스택은 상기 제1 캐비티의 중앙 영역과 수직으로 중첩하고, 및 상기 제1 캐비티의 일 단부와 수직으로 중첩하지 않는 반도체 패키지.
  9. 제8항에 있어서,
    상기 패키지 기판은 하부 기판 및 상부 기판을 포함하고,
    상기 제1 캐비티는 상기 하부 기판을 관통하는 하부 캐비티 및 상기 상부 기판을 관통하는 상부 캐비티를 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 하부 캐비티의 측벽과 상기 상부 캐비티의 측벽은 수직으로 정렬하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190260751A1 (en) * 2018-02-18 2019-08-22 Cisco Technology, Inc. Internet of things security system

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
KR20180002939A (ko) 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈
US10109617B2 (en) * 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
US20180190776A1 (en) * 2016-12-30 2018-07-05 Sireesha Gogineni Semiconductor chip package with cavity
US11233030B1 (en) * 2017-06-30 2022-01-25 Rockwell Collins, Inc. Microfluidic manufactured mesoscopic microelectronics interconnect
KR20220135447A (ko) * 2021-03-30 2022-10-07 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US11942430B2 (en) * 2021-07-12 2024-03-26 Micron Technology, Inc. Stacked die modules for semiconductor device assemblies and methods of manufacturing stacked die modules

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102171021B1 (ko) * 2014-03-14 2020-10-28 삼성전자주식회사 회로기판 및 반도체 패키지 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190260751A1 (en) * 2018-02-18 2019-08-22 Cisco Technology, Inc. Internet of things security system
US10848495B2 (en) * 2018-02-18 2020-11-24 Cisco Technology, Inc. Internet of things security system
US11658977B2 (en) 2018-02-18 2023-05-23 Cisco Technology, Inc. Internet of Things security system

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