KR20140019573A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 실장 영역 및 실장 영역을 둘러싸는 몰딩 영역을 포함하되, 실장 영역의 중심부를 관통하는 관통 홀을 갖는 배선 기판, 배선 기판의 실장 영역에 플립 칩 방식으로 실장된 반도체 칩, 및 배선 기판의 몰딩 영역 및 반도체 칩을 덮는 동시에, 반도체 칩과 배선 기판 사이 및 관통 홀을 채우는 몰딩부를 포함한다. 관통 홀을 채우는 몰딩부는 반도체 칩이 실장되는 배선 기판의 제 1 면에 대향하는 제 2 면과 실질적으로 공면을 이룬다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Packages and Methods of Fabricating the Same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더 구체적으로 플립 칩 형태로 반도체 칩이 실장된 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 전자 산업의 추세는 더욱 경향화, 소형화, 고속화, 다기능화, 고성능화되고, 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 패키지(package) 기술이다. 이에 따라, 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package : CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.
반도체 패키지의 소형화와 더불어 대용량화도 요구되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 안에 보다 많은 수의 셀(cell)을 제조해 넣을 수 있는 기술이 요구된다. 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 최근에 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집적화를 구현할 수 있는 방법, 예컨대, 반도체 칩을 3차원으로 적층한 멀티 칩 적층 패키지(multi-chip stacked package)나 반도체 패키지를 3차원으로 적층한 적층형 반도체 패키지(stack type semiconductor package)에 대한 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 과제는 솔더 볼 레이아웃의 자유도를 높일 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 솔더 볼 레이아웃의 자유도를 높일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는 실장 영역 및 실장 영역을 둘러싸는 몰딩 영역을 포함하되, 실장 영역의 중심부를 관통하는 관통 홀을 갖는 배선 기판, 배선 기판의 실장 영역에 플립 칩 방식으로 실장된 반도체 칩, 및 배선 기판의 몰딩 영역 및 반도체 칩을 덮는 동시에, 반도체 칩과 배선 기판 사이 및 관통 홀을 채우는 몰딩부를 포함할 수 있다. 관통 홀을 채우는 몰딩부는 반도체 칩이 실장되는 배선 기판의 상부면에 대향하는 하부면과 실질적으로 공면을 이룰 수 있다.
배선 기판은 상부면에 제공된 상부 접속 패드 및 하부면에 제공된 하부 접속 패드를 포함할 수 있다.
반도체 칩은 배선 기판의 상부 접속 패드와 전기적으로 연결되는 본딩 패드를 포함할 수 있다. 반도체 칩의 본딩 패드는 반도체 칩의 가장자리를 따라 배열된 에지형 본딩 패드 배열을 가질 수 있다.
반도체 칩의 본딩 패드 상에 제공되는 실장용 접속 단자를 더 포함할 수 있다.
배선 기판의 하부 접속 패드 상에 제공되는 외부 연결용 접속 단자를 더 포함할 수 있다.
몰딩부는 에폭시 몰딩 컴파운드를 포함할 수 있다.
또한, 상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 패키지의 제조 방법을 제공한다. 이 방법은 복수의 실장 영역들 및 상기 복수의 실장 영역들 각각을 둘러싸며 서로 연결된 몰딩 영역들을 포함하되, 실장 영역들 각각은 그 중심부를 관통하는 관통 홀을 갖는 배선 기판을 준비하는 것, 배선 기판의 하부면 상에 관통 홀들 각각에 대응되는 연장 관통 홀을 갖는 접착성의 희생층을 형성하는 것, 배선 기판의 하부면에 대향하는 상부면 상의 복수의 실장 영역들 각각에 플립 칩 방식으로 반도체 칩을 실장하는 것, 반도체 칩들 및 배선 기판의 상부면을 덮는 동시에, 반도체 칩들과 배선 기판 사이, 관통 홀 및 연장 관통 홀을 채우면서, 연장 관통 홀의 직경보다 넓은 폭으로 일 방향으로 배선 기판의 하부면 상의 희생층의 일부를 덮는 몰딩부를 형성하는 것, 및 희생층을 제거하여 배선 기판의 하부면 상의 희생층의 일부를 덮고, 그리고 연장 관통 홀을 채우는 몰딩부의 부위들을 제거하는 것을 포함할 수 있다.
희생층은 배선 기판보다 몰딩부에 대한 접착 강도가 높은 물질을 포함할 수 있다.
희생층은 자외선 경화 수지 또는 열가소성 수지를 포함하는 접착제일 수 있다.
몰딩부는 배선 기판보다 희생층에 대한 접착 강도가 높은 물질을 포함할 수 있다.
몰딩부는 에폭시 몰딩 컴파운드를 포함할 수 있다.
배선 기판은 하부면에 제공된 하부 접속 패드 및 상부면에 제공된 상부 접속 패드를 포함하고, 그리고 반도체 칩은 본딩 패드를 포함할 수 있다. 반도체 칩을 실장하는 것은 반도체 칩의 본딩 패드를 배선 기판의 상부 접속 패드에 전기적으로 연결하는 것일 수 있다.
배선 기판의 하부 접속 패드 상에 외부 연결용 접속 단자를 형성하는 것을 더 포함할 수 있다.
몰딩 영역 부위의 배선 기판 및 몰딩부를 절단하여 각각의 반도체 패키지로 분리하는 것을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 패키지의 배선 기판이 몰딩 영역에 의해 둘러싸인 실장 영역의 중심부에 관통 홀을 가짐으로써, 플립 칩 방식으로 반도체 칩이 실장된 반도체 패키지를 몰딩하는 공정에서 반도체 칩과 배선 기판 사이에서 발생할 수 있는 보이드가 방지될 수 있을 뿐만 아니라, 반도체 칩의 솔더 볼 레이아웃의 자유도가 높아질 수 있다. 이에 따라, 다양한 솔더 볼 레이아웃을 갖는 반도체 칩들이 플립 칩 방식으로 배선 기판에 실장된 반도체 패키지가 제공될 수 있다.
또한, 본 발명의 과제 해결 수단에 따르면 반도체 패키지의 배선 기판이 몰딩 영역에 의해 둘러싸인 실장 영역의 중심부에 관통 홀을 가짐으로써, 플립 칩 방식으로 반도체 칩이 실장된 반도체 패키지를 몰딩하는 공정에서 반도체 칩과 배선 기판 사이에서 발생할 수 있는 보이드가 방지될 수 있을 뿐만 아니라, 반도체 칩의 솔더 볼 레이아웃의 자유도가 높아질 수 있다. 이에 따라, 다양한 솔더 볼 레이아웃을 갖는 반도체 칩들을 플립 칩 방식으로 배선 기판에 실장할 수 있는 반도체 패키지의 제조 방법이 제공될 수 있다.
이에 더하여, 본 발명의 과제 해결 수단에 따르면 반도체 패키지의 배선 기판의 하부면에 관통 홀에 대응되는 연장 관통 홀을 갖는 희생층을 적용함으로써, 플립 칩 방식으로 반도체 칩이 실장된 반도체 패키지를 몰딩하는 공정에서 반도체 칩과 배선 기판 사이에서 발생할 수 있는 보이드가 방지될 수 있을 뿐만 아니라, 배선 기판의 솔더 볼 레이아웃의 자유도가 높아질 수 있다. 이에 따라, 다양한 솔저 볼 레이아웃을 갖는 배선 기판을 포함하는 반도체 패키지의 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 상부 평면도이다.
도 1b 및 도 1c는 각각 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들도이다.
도 2a 내지 도 7a는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 상부 평면도들이다.
도 2b 내지 도 7b는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 하부 평면도들이다.
도 2c 내지 도 7c 및 도 2d 내지 도 7d는 각각 도 2a 내지 도 7a의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선을 따라 절단한 공정 단면도들이다.
도 8은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 9는 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 10은 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 11은 본 발명의 실시예들에 따른 전자 장치의 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 상부 평면도이이고, 그리고 도 1b 및 도 1c는 각각 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지는 반도체 칩(110), 배선 기판(wiring board, 210), 실장용 접속 단자(240) 및 몰딩부(molding part, 250)를 포함한다.
반도체 칩(110)은 활성면 상에 본딩 패드들(bonding pad, 112)을 갖는다. 반도체 칩(110)의 본딩 패드들(112)은 활성면의 가장자리를 따라 위치하여, 에지형(edge type) 본딩 패드 배열(array)을 가질 수 있다. 도시하지 않았지만, 본 발명의 실시예에 따른 반도체 칩(110)은 복수의 반도체 칩들이 관통 전극에 의해 서로 전기적으로 연결되면서, 적층된 반도체 칩군 형태를 가질 수 있다. 이때, 반도체 칩군의 최하부 반도체 칩의 활성면 상에 본딩 패드들(112)이 제공될 수 있으며, 반도체 칩군을 관통하는 관통 전극은 본딩 패드들(112)에 전기적으로 연결될 수 있다.
배선 기판(210)은 실장 영역(S) 및 몰딩 영역(M)을 포함할 수 있다. 몰딩 영역(M)은 실장 영역(S)을 둘러쌀 수 있다. 즉, 실장 영역(S)은 배선 기판(210)의 중심부에 해당하고, 그리고 몰딩 영역(M)은 실장 영역(S)을 둘러싸는 배선 기판(210)의 가장자리부에 해당할 수 있다. 배선 기판(210)은 실장 영역(S)의 중심부를 관통하는 관통 홀(215)을 포함할 수 있다. 관통 홀(215)은 몰딩부(250)을 형성하기 위한 공정에서 몰딩 물질의 흐름을 원활하게 하여, 반도체 칩(110)과 배선 기판(210) 사이에서 발생할 수 있는 보이드(void)를 방지하는 역할을 할 수 있다.
배선 기판(210)은 그 내부의 회로 패턴(미도시)에 연결된 상부면의 상부 접속 패드들(212) 및 하부면의 하부 접속 패드들(214)을 포함할 수 있다. 배선 기판(210)은 인쇄 회로 기판(Printed Circuit Board : PCB)일 수 있다. 배선 기판(210)의 상부 접속 패드들(212)은 반도체 칩(110)의 본딩 패드들(112)과 전기적으로 연결된다. 즉, 반도체 칩(110)은 배선 기판(210)의 실장 영역(S)의 상부면 상에 실장될 수 있다. 배선 기판(210)의 하부 접속 패드들(214)에는 외부 회로와 전기적으로 연결하기 위한 외부 연결용 접속 단자들(260)이 제공될 수 있다. 외부 연결용 접속 단자들(260)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(Pin Grid Array : PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 외부 연결용 접속 단자들(260)은 솔더 볼일 수 있다.
반도체 칩(110)의 본딩 패드들(112)이 실장용 접속 단자들(240)을 통해 배선 기판(210)의 상부 접속 패드들(212)과 전기적으로 연결될 수 있다. 즉, 반도체 칩(110)은 플립 칩(Flip Chip : F/C) 형태로 배선 기판(210)의 실장 영역(S)의 상부면 상에 실장될 수 있다. 실장용 접속 단자들(240)은 도전성 범프, 솔더 볼, 도전성 스페이서, 핀 그리드 어레이 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 실장용 접속 단자들(240)은 솔더 볼일 수 있다.
몰딩부(250)는 배선 기판(210)의 몰딩 영역(M) 및 반도체 칩(110)을 덮는 동시에, 반도체 칩(110)과 배선 기판(210) 사이 및 관통 홀(215)을 채울 수 있다. 관통 홀(215)을 채우는 몰딩부(250)는 배선 기판(210)의 하부면과 실질적으로 공면(coplanar)을 이룰 수 있다. 몰딩부(250)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다. 몰딩부(250)는 배선 기판(210)의 측면과 공면을 이루는 것으로 도시되어 있지만, 이에 한정되지 않는다. 즉, 몰딩부(250)는 배선 기판의 상부면에 대해 경사진 측면을 가질 수도 있다.
본 발명의 실시예에 따른 반도체 패키지는 배선 기판(210)이 몰딩 영역(M)에 의해 둘러싸인 실장 영역(S)의 중심부에 관통 홀(215)을 가짐으로써, 플립 칩 방식으로 반도체 칩(110)이 실장된 반도체 패키지를 몰딩하는 공정에서 반도체 칩(110)과 배선 기판(210) 사이에서 발생할 수 있는 보이드가 방지될 수 있을 뿐만 아니라, 반도체 칩(110)의 솔더 볼 레이아웃(layout)의 자유도가 높아질 수 있다. 이에 따라, 다양한 솔더 볼 레이아웃을 갖는 반도체 칩들이 플립 칩 방식으로 배선 기판(210)에 실장된 반도체 패키지가 제공될 수 있다.
도 2a 내지 도 7a는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 상부 평면도들이고, 도 2b 내지 도 7b는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 하부 평면도들이고, 그리고 도 2c 내지 도 7c 및 도 2d 내지 도 7d는 각각 도 2a 내지 도 7a의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선을 따라 절단한 공정 단면도들이다.
도 2a 내지 도 2d를 참조하면, 복수의 실장 영역들(S) 및 복수의 실장 영역들 각각을 둘러싸며 서로 연결된 몰딩 영역들(M)을 포함하되, 실장 영역들(S) 각각은 그 중심부를 관통하는 관통 홀(215)을 갖는 배선 기판(210)이 준비된다. 또한, 배선 기판(210)에는 추후 공정에서 각각의 반도체 패키지들로 분리하기 위한 절단 영역들(scribe line, 225)이 제공될 수 있다.
배선 기판(210)은 그 내부의 회로 패턴(미도시)에 연결된 상부면의 상부 접속 패드들(212) 및 하부면의 하부 접속 패드들(214)을 포함할 수 있다. 배선 기판(210)은 인쇄 회로 기판일 수 있다.
배선 기판(210)의 하부면 상에 관통 홀들(215) 각각에 대응되는 연장 관통 홀(235)을 갖는 접착성의 희생층(230)이 형성된다. 희생층(230)은 배선 기판(210)보다 몰딩부(도 4a의 250 참조)에 대한 접착 강도가 높은 물질을 포함할 수 있다. 희생층(230)이 배선 기판(210)보다 몰딩부에 대한 접착 강도가 높은 물질을 포함하는 것은 몰딩 공정 후, 희생층(230)을 배선 기판(210)으로부터 제거하는 추후 공정에서 배선 기판(210)의 하부면 상의 희생층(230)의 일부를 덮고, 그리고 연장 관통 홀(235)을 채우는 몰딩부의 부위들(도 4b, 도 4c 또는 도 4d의 251 참조)이 제거되도록 하기 위한 것일 수 있다. 희생층(230)은 자외선 경화 수지(UltraViolet curable resin : UV resin) 또는 열가소성 수지(thermoplastic)를 포함하는 접착제일 수 있다.
도 3a 내지 도 3d를 참조하면, 배선 기판(210)의 상부면 상의 복수의 실장 영역들(S) 각각에 플립 칩 방식으로 반도체 칩(110)이 실장된다.
반도체 칩(110)은 활성면 상에 본딩 패드들(112)을 갖는다. 반도체 칩(110)의 본딩 패드들(112)은 활성면의 가장자리를 따라 위치하여, 에지형 본딩 패드 배열을 가질 수 있다. 도시하지 않았지만, 본 발명의 실시예에 따른 반도체 칩(110)은 복수의 반도체 칩들이 관통 전극에 의해 서로 전기적으로 연결되면서, 적층된 반도체 칩군 형태를 가질 수 있다. 이때, 반도체 칩군의 최하부 반도체 칩의 활성면 상에 본딩 패드들(112)이 제공될 수 있으며, 반도체 칩군을 관통하는 관통 전극은 본딩 패드들(112)에 전기적으로 연결될 수 있다.
반도체 칩(110)의 본딩 패드들(112)이 실장용 접속 단자들(240)을 통해 배선 기판(210)의 상부 접속 패드들(212)과 전기적으로 연결될 수 있다. 즉, 반도체 칩(110)은 플립 칩 형태로 배선 기판(210)의 실장 영역(S)의 상부면 상에 실장될 수 있다. 실장용 접속 단자들(240)은 도전성 범프, 솔더 볼, 도전성 스페이서, 핀 그리드 어레이 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 실장용 접속 단자들(240)은 솔더 볼일 수 있다.
도 4a 내지 도 4d를 참조하면, 반도체 칩들(110) 및 배선 기판(210)의 상부면을 덮는 동시에, 반도체 칩들(110)과 배선 기판(210) 사이, 관통 홀(215) 및 연장 관통 홀(235)을 채우면서, 연장 관통 홀(235)의 직경보다 넓은 폭으로 일 방향으로 배선 기판(210)의 하부면 상의 희생층(230)의 일부를 덮는 몰딩부(250, 251)가 형성된다. 몰딩부(250, 251)는 배선 기판(210)보다 희생층(230)에 대한 접착 강도가 높은 물질을 포함할 수 있다. 몰딩부(250, 251)는 에폭시 몰딩 컴파운드를 포함할 수 있다.
연장 관통 홀(235)의 직경보다 넓은 폭으로 일 방향으로 희생층(230)의 일부를 덮는 몰딩부의 일부(251)는 몰딩 공정에 사용되는 금형의 형태에 따른 것일 수 있다. 따라서, 희생층(230)의 일부를 덮는 몰딩부의 일부(251)는 도시된 것에 한정되지 않는다.
도 5a 내지 도 5d를 참조하면, 배선 기판(210)의 하부면 상의 희생층(230)의 일부를 덮고, 그리고 연장 관통 홀(235)을 채우는 몰딩부의 부위들(251)을 제거하기 위해 희생층(230)이 제거된다. 이는 몰딩부(250)가 배선 기판(210)보다 희생층(230)에 대한 접착 강도가 높은 물질을 포함하기 때문에, 희생층(230)을 배선 기판(210)으로부터 제거하는 과정에서 배선 기판(210)의 하부면 상의 희생층(230)의 일부를 덮고, 그리고 연장 관통 홀(235)을 채우는 몰딩부의 부위들(251)이 제거될 수 있다. 이에 따라, 몰딩부(250)는 배선 기판(210)의 하부면과 실질적으로 공면을 이룰 수 있다.
이와는 달리, 배선 기판(210)으로부터 희생층(230)을 제거하는 과정에서 연장 관통 홀(235)을 채우는 몰딩부의 일부(251)가 배선 기판(210)의 하부면 상에 잔존할 가능성이 있다. 이러한 경우에는 잔존하는 몰딩부의 일부(251)를 제거하기 위한 연마(grinding) 공정이 부가적으로 수행될 수 있다.
도 6a 내지 도 6d를 참조하면, 배선 기판(210)의 하부 접속 패드들(214) 상에 외부 연결용 접속 단자들(260)을 형성하는 것을 더 포함할 수 있다. 외부 연결용 접속 단자들(260)은 외부 회로와 반도체 패키지를 전기적으로 연결하기 위한 것일 수 있다. 외부 연결용 접속 단자들(260)은 도전성 범프, 솔더 볼, 도전성 스페이서, 핀 그리드 어레이 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 외부 연결용 접속 단자들(260)은 솔더 볼일 수 있다.
이와는 달리, 외부 연결용 접속 단자들(260)은 각각의 반도체 패키지로 분리된 후, 분리된 반도체 패키지의 배선 기판(210)의 하부 접속 패드들(214) 상에 형성될 수도 있다.
도 7a 내지 도 7d를 참조하면, 절단 장치로 몰딩 영역(도 6a 또는 도 6b의 M 참조) 부위의 배선 기판(210)의 절단 영역(도 6a 또는 도 6b의 225 참조) 및 이에 대응되는 몰딩부(250)를 절단하는 것을 수행하는 것으로 각각의 반도체 패키지로 분리된다. 몰딩부(250)는 배선 기판(210)의 측면과 공면을 이루는 것으로 도시되어 있지만, 이에 한정되지 않는다. 즉, 몰딩부(250)는 배선 기판(210)의 상부면에 대해 경사진 측면을 가도록 형성될 수도 있다.
본 발명의 실시예에 따른 방법으로 제조된 반도체 패키지는 배선 기판이 몰딩 영역에 의해 둘러싸인 실장 영역의 중심부에 관통 홀을 가짐으로써, 플립 칩 방식으로 반도체 칩이 실장된 반도체 패키지를 몰딩하는 공정에서 반도체 칩과 배선 기판 사이에서 발생할 수 있는 보이드가 방지될 수 있을 뿐만 아니라, 반도체 칩의 솔더 볼 레이아웃의 자유도가 높아질 수 있다. 이에 따라, 다양한 솔더 볼 레이아웃을 갖는 반도체 칩들을 플립 칩 방식으로 배선 기판에 실장할 수 있는 반도체 패키지의 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시예에 따른 방법으로 제조된 반도체 패키지는 배선 기판의 하부면에 관통 홀에 대응되는 연장 관통 홀을 갖는 희생층을 적용함으로써, 플립 칩 방식으로 반도체 칩이 실장된 반도체 패키지를 몰딩하는 공정에서 반도체 칩과 배선 기판 사이에서 발생할 수 있는 보이드가 방지될 수 있을 뿐만 아니라, 배선 기판의 솔더 볼 레이아웃의 자유도가 높아질 수 있다. 이에 따라, 다양한 솔더 볼 레이아웃을 갖는 배선 기판을 포함하는 반도체 패키지의 제조 방법이 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 8을 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 패키지(706)는 본 발명의 실시예에 따른 반도체 패키지들을 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 9를 참조하면, 메모리 카드(800)는 하우징(housing, 810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)는 멀티 칩 패키지(multi-chip package)를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(Multi Media Card : MMC) 또는 보안 디지털(Secure Digital : SD) 카드를 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 10을 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(processor, 914), 램(RAM, 916), 및 사용자 인터페이스(user interface, 918)를 포함할 수 고, 이들은 버스(bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 9의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 10의 900 참조)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 11은 전자 시스템(도 10의 900 참조)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 10의 900 참조)은 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(Solid State Disk : SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 반도체 칩
112 : 본딩 패드
210 : 배선 기판
212 : 상부 접속 패드
214 : 하부 접속 패드
215 : 관통 홀
225 : 절단 영역
230 : 희생층
235 : 연장 관통 홀
240 : 반도체 칩 실장용 접속 단자
250, 251 : 몰딩부
260 : 외부 회로 연결용 접속 단자
700 : 패키지 모듈
702 : 모듈 기판
704 : 반도체 칩
706 : 반도체 패키지
708 : 외부 연결 단자
800 : 메모리 카드
810 : 하우징
820 : 제어기
830 : 메모리
900 : 전자 시스템
912 : 메모리 시스템
914 : 프로세서
916 : 램
918 : 유저 인터페이스
920 : 버스
1000 : 모바일 폰

Claims (10)

  1. 실장 영역 및 상기 실장 영역을 둘러싸는 몰딩 영역을 포함하되, 상기 실장 영역의 중심부를 관통하는 관통 홀을 갖는 배선 기판;
    상기 배선 기판의 상기 실장 영역에 플립 칩 방식으로 실장된 반도체 칩;
    상기 배선 기판의 몰딩 영역 및 상기 반도체 칩을 덮는 동시에, 상기 반도체 칩과 상기 배선 기판 사이 및 상기 관통 홀을 채우는 몰딩부를 포함하되,
    상기 관통 홀을 채우는 몰딩부는 상기 반도체 칩이 실장되는 상기 배선 기판의 제 1 면에 대향하는 제 2 면과 공면을 이루는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 배선 기판은 상기 제 1 면에 제공된 제 1 접속 패드 및 상기 제 2 면에 제공된 제 2 접속 패드를 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 반도체 칩은 상기 배선 기판의 상기 제 1 접속 패드와 전기적으로 연결되는 본딩 패드를 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 반도체 칩의 상기 본딩 패드는 상기 반도체 칩의 가장자리를 따라 배열된 에지형 본딩 패드 배열을 갖는 반도체 패키지.
  5. 제 3항에 있어서,
    상기 반도체 칩의 상기 본딩 패드 상에 제공되는 실장용 접속 단자를 더 포함하는 반도체 패키지.
  6. 복수의 실장 영역들 및 상기 복수의 실장 영역들 각각을 둘러싸며 서로 연결된 몰딩 영역들을 포함하되, 상기 실장 영역들 각각은 그 중심부를 관통하는 관통 홀을 갖는 배선 기판을 준비하는 것;
    상기 배선 기판의 제 1 면 상에 상기 관통 홀들 각각에 대응되는 연장 관통 홀을 갖는 접착성의 희생층을 형성하는 것;
    상기 배선 기판의 상기 제 1 면에 대향하는 제 2 면 상의 상기 복수의 실장 영역들 각각에 플립 칩 방식으로 반도체 칩을 실장하는 것;
    상기 반도체 칩들 및 상기 배선 기판의 상기 제 2 면을 덮는 동시에, 상기 반도체 칩들과 상기 배선 기판 사이, 상기 관통 홀 및 상기 연장 관통 홀을 채우면서, 상기 연장 관통 홀의 직경보다 넓은 폭으로 일 방향으로 상기 배선 기판의 상기 제 1 면 상의 상기 희생층의 일부를 덮는 몰딩부를 형성하는 것;
    상기 희생층을 제거하여, 상기 배선 기판의 상기 제 1 면 상의 상기 희생층의 일부를 덮고, 그리고 상기 연장 관통 홀을 채우는 상기 몰딩부의 부위들을 제거하는 것을 포함하는 반도체 패키지의 제조 방법.
  7. 제 6항에 있어서,
    상기 희생층은 상기 배선 기판보다 상기 몰딩부에 대한 접착 강도가 낮은 물질을 포함하는 반도체 패키지의 제조 방법.
  8. 제 6항에 있어서,
    상기 희생층은 자외선 경화 수지 또는 열가소성 수지를 포함하는 접착제인 반도체 패키지의 제조 방법.
  9. 제 6항에 있어서,
    상기 몰딩부는 상기 배선 기판보다 상기 희생층에 대한 접착 강도가 낮은 물질을 포함하는 반도체 패키지의 제조 방법.
  10. 제 6항에 있어서,
    상기 배선 기판은 상기 제 1 면에 제공된 제 1 접속 패드 및 상기 제 2 면에 제공된 제 2 접속 패드를 포함하고, 그리고
    상기 반도체 칩은 본딩 패드를 포함하되,
    상기 반도체 칩을 실장하는 것은 상기 반도체 칩의 상기 본딩 패드를 상기 배선 기판의 제 2 접속 패드에 전기적으로 연결하는 것인 반도체 패키지의 제조 방법.
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TWI626722B (zh) * 2017-05-05 2018-06-11 矽品精密工業股份有限公司 電子封裝件及其製法
KR102366970B1 (ko) * 2017-05-16 2022-02-24 삼성전자주식회사 반도체 패키지
DE102017212796A1 (de) * 2017-07-26 2019-01-31 Robert Bosch Gmbh Elektrische Baugruppe
US20220181294A1 (en) * 2020-12-07 2022-06-09 Intel Corporation Through-substrate void filling for an integrated circuit assembly
KR20230000725A (ko) * 2021-06-25 2023-01-03 삼성전자주식회사 반도체 패키지
US20240178188A1 (en) * 2022-11-30 2024-05-30 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791248A (en) * 1987-01-22 1988-12-13 The Boeing Company Printed wire circuit board and its method of manufacture
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5710071A (en) * 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
US5981312A (en) * 1997-06-27 1999-11-09 International Business Machines Corporation Method for injection molded flip chip encapsulation
US6081997A (en) * 1997-08-14 2000-07-04 Lsi Logic Corporation System and method for packaging an integrated circuit using encapsulant injection
US6324069B1 (en) * 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
KR19990055277A (ko) 1997-12-27 1999-07-15 윤종용 칩 스케일 패키지
US6490166B1 (en) * 1999-06-11 2002-12-03 Intel Corporation Integrated circuit package having a substrate vent hole
US6772512B2 (en) * 2001-01-13 2004-08-10 Siliconware Precision Industries Co., Ltd. Method of fabricating a flip-chip ball-grid-array package without causing mold flash
US6451625B1 (en) * 2001-01-13 2002-09-17 Siliconware Precision Industries, Co., Ltd. Method of fabricating a flip-chip ball-grid-array package with molded underfill
US6610560B2 (en) 2001-05-11 2003-08-26 Siliconware Precision Industries Co., Ltd. Chip-on-chip based multi-chip module with molded underfill and method of fabricating the same
US6693239B2 (en) * 2001-09-06 2004-02-17 Delphi Technologies Inc. Overmolded circuit board with underfilled surface-mount component and method therefor
US6963142B2 (en) * 2001-10-26 2005-11-08 Micron Technology, Inc. Flip chip integrated package mount support
US20030113952A1 (en) * 2001-12-19 2003-06-19 Mahesh Sambasivam Underfill materials dispensed in a flip chip package by way of a through hole
KR20060009087A (ko) 2004-07-20 2006-01-31 주식회사 하이닉스반도체 플립-칩 패키지용 기판 제조방법
KR20060009086A (ko) 2004-07-20 2006-01-31 주식회사 하이닉스반도체 플립-칩 패키지
TWI246760B (en) * 2004-12-22 2006-01-01 Siliconware Precision Industries Co Ltd Heat dissipating semiconductor package and fabrication method thereof
KR100910772B1 (ko) 2005-07-05 2009-08-04 삼성테크윈 주식회사 이미지 센서용 플립칩 패키지 및 이를 구비한 컴팩트카메라 모듈
US7719099B2 (en) * 2005-10-21 2010-05-18 Advanced Optoelectronic Technology Inc. Package structure for solid-state lighting devices and method of fabricating the same
KR20070069714A (ko) 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 패키지
US7700414B1 (en) * 2007-02-22 2010-04-20 Unisem (Mauritius) Holdings Limited Method of making flip-chip package with underfill
TW200840008A (en) * 2007-03-27 2008-10-01 Phoenix Prec Technology Corp Multi-chip semiconductor package structure
KR20090036950A (ko) 2007-10-10 2009-04-15 주식회사 하이닉스반도체 플립 칩 패키지 제조 방법
US7791209B2 (en) * 2008-03-12 2010-09-07 International Business Machines Corporation Method of underfill air vent for flipchip BGA
KR20110071669A (ko) 2009-12-21 2011-06-29 엘지이노텍 주식회사 플립칩 패키지
KR20110092045A (ko) 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
TW201207961A (en) 2010-08-04 2012-02-16 Global Unichip Corp Semiconductor package device using underfill material and packaging method thereof
US20120032337A1 (en) 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
KR20120032762A (ko) 2010-09-29 2012-04-06 하나 마이크론(주) 플립칩 패키지 및 이의 제조 방법

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