KR20060009087A - 플립-칩 패키지용 기판 제조방법 - Google Patents

플립-칩 패키지용 기판 제조방법 Download PDF

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Abstract

본 발명은 플립-칩 패키지용 기판 제조방법을 개시한다. 개시된 본 발명의 플립-칩 패키지용 기판은 절연층의 상,하부면 및 내부에 회로패턴을 형성하는 단계; 상기 절연층의 상,하부면 각각에 회로패턴의 범프 패드 및 볼 랜드 예정 영역과 연결되게 플레이팅 바를 형성하는 단계; 상기 플레이팅 바 및 회로패턴을 포함한 절연층의 상,하부면 각각에 범프 패드 및 볼 랜드를 노출시키는 제 1솔더마스크를 형성하는 단계; 상기 제 1솔더마스크에 의해 노출된 범프 패드 및 볼 랜드 각각에 니켈 및 금을 차례로 플레이팅하는 단계; 상기 제 1솔더마스크를 제거하는 단계; 상기 절연층의 상,하부면 각각에 플레이팅 바를 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 플레이팅 바를 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 플레이팅 바가 제거된 절연층의 상,하부면 각각에 니켈 및 금이 플레이팅된 범프 패드 및 볼 랜드를 노출시키는 제 2솔더마스크를 형성하는 단계를 포함한다.

Description

플립-칩 패키지용 기판 제조방법{Method of fabricating substrate for flip-chip}
도 1은 페이스-업(Face-up) 타입의 FBGA 패키지용 기판의 평면도.
도 2는 페이스-다운(Face-down) 타입의 FBGA 패키지용 기판의 평면도.
도 3은 센터 패드형 FBGA 패키지용 기판의 평면도.
도 4는 본 발명에 따른 플립-칩 패키지용 기판의 평면도.
도 5a 내지 도 5e는 본 발명에 따른 플립-칩 패키지용 기판제조 방법을 나타낸 도면.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 기판제조 방법을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
22 : 회로패턴 23 : 플레이팅 바
24 : 제 1솔더마스크 25 : 니켈
26 : 금 27 : 감광막 패턴
28 : 제 2솔더마스크
본 발명은 반도체 패키지 및 제조방법에 관한 것으로서, 보다 구체적으로는 반도체 패키지의 전기적 특성 및 신뢰성 저하를 방지하기 위한 기판상의 플레이팅 바를 제거하는 플립-칩 패키지용 기판 제조방법에 관한 것이다.
일반적으로, 반도체 패키지용 기판은 기판 상의 금속패드와 볼 랜드간의 신호전달의 효율을 높이기 위해 니켈(Ni)과 금(Au)으로 도금을 실시한다. 이때, 주로 전기도금(Electro plating)을 실시하는데, 이는 전기에너지를 이용하여 금속 또는 비금속 소자에 다른 금속의 피막을 만들어주는 방법이다. 즉, 금속의 전기도금은 도금금속이 용해된 용액에 전도체 표면이 담긴 상태로 진행되며, 이 전도체 표면은 외부 전원공급기에 전기적으로 연결되어 있고, 전류는 전도체 표면을 통해 용액속으로 흘러 들어간다. 이렇게 되면 금속이온이 전자와 반응하여 금속이 만들어지며, 이러한 원리로 증착이 진행되게 된다.
상기와 같이, 전기도금을 실시하기 위해 반도체 패키지용 기판에서는 도금이 실시는 상기 기판 상의 금속패드와 볼랜드를 플레이팅 바를 통해 전원공급기와 전기적으로 연결한다.
여기서, 기판 상에 형성되는 플레이팅 바의 길이는 짧을 수록 바람직하나, 만약, 플레이팅 바의 길이가 길어지게 되면 캐패시턴스 값이 증가하게 되어 전기적 특성이 저하된다.
이하, 도 1 및 도 2를 참조하여 FBGA 패키지용 기판에 형성된 플레이팅 바를 살펴보기로 한다.
도 1은 페이스-업(Face-up) 타입의 FBGA 패키지용 기판의 평면도를 도시한다.
도시된 바와 같이, 기판의 양쪽 끝부분에는 반도체 칩과 연결되며, 전기적 신호를 기판 상의 볼랜드(미도시)에 전달하는 수개의 본드핑거(11)를 구비한다.
여기서, 상기 기판 상에는 전기도금이 실시되는 상기 본드핑거(11)와 기판의 가장자리를 공통으로 연결하는 플레이팅 바(12)가 형성된다.
상기 각 본드핑거(11)는 플레이팅 바(12)를 매개로 외부 전원공급기(미도시)와 전기적으로 연결되어, 전기도금시, 상기 각 본드핑거에 금속막이 형성된다. 이때, 상기 플레이팅 바(12)는 기판의 가장자리에만 형성되기 때문에 그 길이를 짧게 유지할 수 있다.
도 2는 페이스-다운(Face-down) 타입의 FBGA 패키지용 기판의 평면도를 도시한 것이다.
도시된 바와 같이, 기판의 중앙부에 윈도우가 형성될 영역(A)의 양측으로 본드핑거(11)를 구비한다. 여기서, 플레이팅 바(12)는 기판의 중심부를 중심으로 각각의 본드핑거(11)와 공통으로 연결된다.
상기 기판의 윈도우 영역(A)은 패키지공정 중 마스크 공정까지 완료한 후, 반도체 칩과의 와이어 본딩을 위해 드릴이나 레이져로 제거되는데, 이 과정에서 상기 플레이팅 바는 대부분 제거되기 때문에 플레이팅 바의 길이가 매우 짧아지게 된다.
상기에는, FBGA 패키지용 기판에 형성된 플레이팅 바에 대해서만 설명하였다. 이후, 플립-칩 패키지용 기판에 형성된 플레이팅 바에 대해 설명하기로 한다.
상기 플립-칩 패키지용 기판은 센터 패드형과 에지 패드형 구조를 갖으며, 기판 상에 범프랜드를 구비하여 반도체 칩상의 범프와 직접 연결하여 전기적 패스를 짧게한 반도체 패키지용 기판을 말한다.
상기 에지 패드형 기판은 도 1에 도시된 페이스-업 방식의 FBGA 패키지용 기판과 마찬가지로 상기 플레이팅 바는 기판의 가장자리에만 형성되기 때문에 그 길이를 짧게 유지할 수 있다.
그러나, 도 3에 도시된 도 3은 센터 패드형 FBGA 패키지용 기판의 경우, 기판의 중심부에 형성된 수개의 범프 패드(13)와 상기 범프 패드(13)를 중심으로 양측 기판 상에 형성된 수개의 볼 랜드(14)는 신호라인(15)으로 각각 연결되며, 상기 볼 랜드와 연결되도록 플레이팅 바(12)가 형성된다. 이때, 플레이팅 바(12)는 기판의 가장자리와 공통으로 연결되어 있다.
여기서, 상기 플레이팅 바(12)를 범프 패드(13)에 인접하게 형성된 볼 랜드(14)와 연결하기 위해서는 플레이팅 바(12)의 길이가 신호라인(15)보다 길게 형성된다. 이로 인해, 길어진 전기적 연결패스는 기판 상의 캐패시턴스를 증가시키며, 이는 반도체 칩의 동작속도를 느려지게 한다. 또한, 플레이팅 바(12)의 길이가 길어짐으로 인해 인접된 다른 신호라인(15)과 노이즈 현상을 발생시키등 전기적 특성을 저하시키는 문제점을 발생시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 플레이팅 바를 제거하여 패키지 상의 캐패시턴스를 줄여 전기적 특성을 향상시키는 플립-칩 패키지용 기판 제조방법을 제공함을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플립-칩 패키지용 기판은 절연층의 상,하부면 및 내부에 회로패턴을 형성하는 단계; 상기 절연층의 상,하부면 각각에 회로패턴의 범프 패드 및 볼 랜드 예정 영역과 연결되게 플레이팅 바를 형성하는 단계; 상기 플레이팅 바 및 회로패턴을 포함한 절연층의 상,하부면 각각에 범프 패드 및 볼 랜드를 노출시키는 제 1솔더마스크를 형성하는 단계; 상기 제 1솔더마스크에 의해 노출된 범프 패드 및 볼 랜드 각각에 니켈 및 금을 차례로 플레이팅하는 단계; 상기 제 1솔더마스크를 제거하는 단계; 상기 절연층의 상,하부면 각각에 플레이팅 바를 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 플레이팅 바를 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 플레이팅 바가 제거된 절연층의 상,하부면 각각에 니켈 및 금이 플레이팅된 범프 패드 및 볼 랜드를 노출시키는 제 2솔더마스크를 형성하는 단계를 포함한다.
또한, 본 플립-칩 패키지용 기판 제조방법은 절연층의 상,하부면 및 내부에 회로패턴을 형성하는 단계; 상기 절연층의 상,하부면 각각에 회로패턴의 범프 패드 및 볼 랜드 예정 영역과 연결되게 플레이팅 바를 형성하는 단계; 상기 플레이팅 바 상면에 감광막 패턴을 형성하는 단계; 상기 회로패턴을 포함한 절연층의 상,하부면 각각에 범프 패드, 볼 랜드 및 상기 감광막 패턴을 노출시키는 솔더마스크를 형성 하는 단계; 상기 솔더마스크에 의해 노출된 범프 패드 및 볼 랜드 각각에 니켈 및 금을 차례로 플레이팅하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 플레이팅 바를 제거하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4는 본 발명에 따른 플립-칩 패키지용 기판의 평면도를 도시한다.
도시된 바와 같이, 플립-칩 패키지용 기판은, 기판의 중심부에 형성된 수개의 범프 패드(13)와 상기 범프 패드(13)를 중심으로 양측 기판 상에 형성된 수개의 볼 랜드(14)는 신호라인(15)으로 각각 연결된 구조를 갖는다.
여기서, 본 발명의 플립-칩 패키지용 기판은 플레이팅 바가 제거된 형태로,
상기 플레이팅 바와 인접된 신호라인(15)과의 노이즈현상을 방지하고, 패키지 상의 캐패시턴스를 줄여 전기적 특성을 향상시킬 수 있다.
이하에서는 상기한 본 발명에 따른 플립-칩 패키지용 기판 제조방법을 도 5a 내지 도 5e를 참조하여 설명하기로 한다.
도 5a를 참조하면, 본 발명에 따른 플립-칩 패키지용 기판은 절연층(21)의 상,하부면 및 내부에 회로패턴(22)을 형성하고, 상기 절연층의 상,하부면 각각에 회로패턴(22)의 범프 패드 및 볼 랜드 예정 영역과 연결되게 플레이팅 바(23)를 형성하며, 상기 플레이팅 바(23) 및 회로패턴(22)을 포함한 절연층(21)의 상,하부면 각각에 범프 패드 및 볼 랜드를 노출시키는 제 1솔더마스크(24)를 형성한다. 이 후, 상기 제 1솔더마스크(24)에 의해 노출된 범프 패드(13) 및 볼 랜드(14) 각각에 니켈(Ni:25) 및 금(Au:26)을 차례로 플레이팅한다.
도 5b를 참조하면, 상기 제 1솔더마스크(24)를 제거하여 상기 절연층의 상,하부면에 형성회로패턴(22)을 노출시킨다.
도 5c 및 5d를 참조하면, 상기 회로패턴(22)이 노출된 절연층(21)의 상,하부면 각각에 플레이팅 바(23)를 노출시키는 감광막 패턴(27)을 형성한 후에 상기 노출된 플레이팅 바(23)를 제거한다.
도 5e를 참조하면, 상기 감광막 패턴(27)을 제거하고, 상기 플레이팅 바(23)가 제거된 절연층의 상,하부면 각각에 니켈(25) 및 금(26)이 프레이팅된 범프 패드 및 볼 랜드를 노출시키는 제 2솔더마스크(28)를 형성한다.
상기와 같이, 본 발명에 따른 플립-칩 패키지용 기판을 제작하는 과정에서 범프 패드(13)와 볼 랜드(14)에 니켈(25) 및 금(26)으로 플레이팅을 실시 할 때 까지만 기판상에 플레이팅 바(23)를 구비하고, 그 후, 플레이팅 바(23)를 제거함으로써, 상기 플레이팅 바(23)와 인접된 다른 배선과의 노이즈현상을 방지하고, 패키지 상의 캐패시턴스를 줄여 전기적 특성을 향상시킬 수 있다.
도 6a 내지 도 6c는 본 발명의 다른 실시예를 설명한 도면으로써, 여기서, 각 도면에 대한 설명은 전술한 본 발명의 실시예와 상이한 부분에 대해서만 하도록 한다.
도 6a를 참조하면, 이 실시예는 절연층(21)의 상,하부면 및 내부에 회로패턴(22)을 형성하고, 상기 절연층의 상,하부면 각각에 회로패턴(22)의 범프 패드 및 볼 랜드 예정 영역과 연결되게 플레이팅 바(23)를 형성하며, 상기 플레이팅 바 상면에 감광막 패턴(27)을 형성한다.
도 6b를 참조하면, 상기 회로패턴(22)을 포함한 절연층(21)의 상,하부면 각각에 범프 패드, 볼 랜드 및 상기 감광막 패턴을 노출시키는 솔더마스크(24)를 형성하고, 상기 솔더마스크(24)에 의해 노출된 범프 패드 및 볼 랜드 각각에 니켈(25) 및 금(26)을 차례로 플레이팅한다.
도 6c를 참조하면, 상기 감광막 패턴(27)을 제거하고, 상기 플레이팅 바(23)를 제거하여 기판을 완성한다.
이상에서와 같이, 본 발명은 플립 칩 패키지용 기판 을 제작하는 과정에서 플레이팅 바를 필요로하는 공정까지 구비한 후, 플레이팅 바를 제거함으로써, 패키지 상의 캐패시턴스를 줄여 전기적 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (2)

  1. 절연층의 상,하부면 및 내부에 회로패턴을 형성하는 단계;
    상기 절연층의 상,하부면 각각에 회로패턴의 범프 패드 및 볼 랜드 예정 영역과 연결되게 플레이팅 바를 형성하는 단계;
    상기 플레이팅 바 및 회로패턴을 포함한 절연층의 상,하부면 각각에 범프 패드 및 볼 랜드를 노출시키는 제 1솔더마스크를 형성하는 단계;
    상기 제 1솔더마스크에 의해 노출된 범프 패드 및 볼 랜드 각각에 니켈 및 금을 차례로 플레이팅하는 단계;
    상기 제 1솔더마스크를 제거하는 단계;
    상기 절연층의 상,하부면 각각에 플레이팅 바를 노출시키는 감광막 패턴을 형성하는 단계;
    상기 노출된 플레이팅 바를 제거하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 플레이팅 바가 제거된 절연층의 상,하부면 각각에 니켈 및 금이 플레이팅된 범프 패드 및 볼 랜드를 노출시키는 제 2솔더마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 플립-칩 패키지용 기판 제조방법.
  2. 절연층의 상,하부면 및 내부에 회로패턴을 형성하는 단계;
    상기 절연층의 상,하부면 각각에 회로패턴의 범프 패드 및 볼 랜드 예정 영 역과 연결되게 플레이팅 바를 형성하는 단계;
    상기 플레이팅 바 상면에 감광막 패턴을 형성하는 단계;
    상기 회로패턴을 포함한 절연층의 상,하부면 각각에 범프 패드, 볼 랜드 및 상기 감광막 패턴을 노출시키는 솔더마스크를 형성하는 단계;
    상기 솔더마스크에 의해 노출된 범프 패드 및 볼 랜드 각각에 니켈 및 금을 차례로 플레이팅하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및 상기 플레이팅 바를 제거하는 단계를 포함하는 것을 특징으로 하는 플립-칩 패키지용 기판 제조방법.
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