KR100826989B1 - 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

전원 공급용 패드의 증가없이 전원 공급이 용이하게 이루어지도록 한 반도체 패키지 및 그의 제조방법을 개시하며, 개시된 반도체 패키지는, 전원 공급용 패드를 포함한 다수의 본딩 패드가 중앙부에 배열되고, 외부로 노출되도록 내부 배선이 구비된 반도체칩; 상기 반도체칩 상에 상기 전원 공급용 패드 및 내부 배선을 노출시키도록 형성된 절연막; 및 상기 절연막 상에 상기 노출된 전원 공급용 패드와 내부 배선 부분을 연결하도록 형성된 재배선;을 포함한다.

Description

반도체 패키지 및 그의 제조방법{Semiconductor package and method for fabricating the same}
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체칩 102 : 본딩 패드
102a : 전원 공급용 패드 104 : 내부 배선
106 : 보호막 110 : 절연막
120 : 재배선 122 : 씨드 금속막
124 : 마스크 패턴 126 : 금속막
130 : 캡핑막
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 전원 공급용 패드의 증가없이 전원 공급이 용이하게 이루어지도록 한 반도체 패키지 및 그의 제조 방법에 관한 것이다.
최근의 반도체 소자, 예컨데, 디램(DRAM)은 보다 높은 밀도 및 속도를 갖도록 제작되고 있다. 그리고, 이러한 고속 및 고성능의 칩은 높은 전력 사용 및 그에 따른 열 발생 등을 감소시키기 위하여 저전압의 동작 특성을 요구하고 있다.
그런데, 이와 같은 특성을 만족시키기 위해서는 기존의 칩에 비해 상대적으로 더 많은 수의 전원공급용 패드를 요구하지만, 칩 내에 패드를 증가시키는 것은 그 자체로 한계가 있을 뿐만 아니라, 칩의 전체 크기를 크게 만들기 때문에 제조원가의 상승이 불가피하다.
구체적으로, 최근의 고속 및 고성능의 반도체칩은 많은 수의 전원 공급용 패드를 필요로 하며, 이러한 패드들은 어셈블리 공정에서 와이어 본딩이 가능하도록 특정한 위치에 한정되어 형성되어야 한다. 그런데, 이와 같이 특정 위치에 더 많은 수의 패드를 설치하기 위해서는 칩의 크기를 크게 할 수 밖에 없으며, 그래서, 제조 원가의 상승이 초래된다.
또한, 통상의 디램 소자는 중앙에 패드가 배열된 칩을 윈도우가 구비된 기판을 이용해서 BOC(Board On Chip) 타입으로 패키지를 제작하게 된다. 그런데, 이 경우에는 칩의 가장자리 부분에 대한 전원 공급이 중앙의 패드에 연결된 금속와이어를 통해 이루어지므로, 충분한 전원 공급이 어렵다.
게다가, 반도체칩은 미세 공정을 사용하여 제조하기 때문에 패드의 크기와 개수 및 피치(pitch)에 대한 제안이 매우 적은 반면, 이러한 반도체칩을 패키징하기 위해 사용하는 리드프레임이나 기판의 경우는 공정의 한계로 인하여 그 피치가 매우 크다. 따라서, 전원 공급을 위해 충분한 수량의 패드를 반도체칩 상에 형성한다고 해도, 전부를 와이어를 통해 연결하는 것은 패드와 리드프레임의 피치 차이에 의해 불가능하다.
부가해서, 추가적인 파워 또는 신호 배선을 마련하기 위해서는 반도체칩 전체를 재설계하거나, 또는, 팹 공정(Fab. process)에서 추가적인 금속배선을 형성해주어야 하므로, 많은 시간과 비용이 소모된다.
본 발명은 칩 크기의 증가없이 저전압 특성을 달성할 수 있는 반도체 패키지를 제공한다.
또한, 본 발명은 충분한 전원 공급이 가능한 반도체 패키지를 제공한다.
게다가, 본 발명은 저전압 특성의 확보에도 불구하고 제조 시간 및 비용을 절감할 수 있는 반도체 패키지를 제공한다.
본 발명의 반도체 패키지는, 전원 공급용 패드를 포함한 다수의 본딩 패드가 중앙부에 배열되고, 외부로 노출되도록 내부 배선이 구비된 반도체칩; 상기 반도체칩 상에 상기 전원 공급용 패드 및 내부 배선을 노출시키도록 형성된 절연막; 및 상기 절연막 상에 상기 노출된 전원 공급용 패드와 내부 배선 부분을 연결하도록 형성된 재배선;을 포함한다.
상기 전원 공급 패드 및 노출된 내부 배선은 적어도 하나 이상씩이 구비된다.
상기 적어도 하나 이상씩의 노출된 내부 배선과 재배선은 모두 서로 연결된다.
상기 재배선은 금속막으로 이루어지며, 상기 금속막은 금(Au)의 단일막, 또는, 최상부층이 금으로 이루어진 구리/니켈/금, 구리/금 및 니켈/금 중 어느 하나의 합금막으로 구성된다.
본 발명의 반도체 패키지는, 상기 재배선을 포함한 절연막 상에 상기 재배선의 일부분 및 본딩패드들 각각을 노출시키도록 형성된 캡핑막을 더 포함한다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은, 전원 공급용 패드를 포함한 다수의 본딩 패드가 중앙부에 배열되고, 외부로 노출되도록 내부 배선이 구비된 반도체칩 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 전원 공급용 패드 및 내부 배선의 일부분을 노출시키는 단계; 및 상기 절연막 상에 상기 노출된 전원 공급용 패드와 내부 배선 부분간을 연결하도록 재배선을 형성하는 단계;를 포함한다.
상기 재배선에 의해 연결되는 전원 공급 패드 및 노출된 내부 배선은 적어도 하나 이상씩이 구비되도록 한다.
상기 재배선은 적어도 하나 이상씩의 노출된 내부 배선과 재배선을 모두 서로 연결하도록 형성한다.
상기 재배선을 형성하는 단계는 전해 도금 공정으로 형성한다.
상기 전해 도금 공정을 이용한 재배선 형성은 상기 노출된 전원 공급용 패드 및 내부 배선 부분을 포함한 절연막 상에 씨드 금속막을 형성하는 단계; 상기 씨드 금속막 상에 재배선 형성 영역을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 씨드 금속막 부분 상에 금속막을 도금하는 단계; 및 상기 마스크 패턴 및 그 아래의 씨드 금속막 부분을 제거하는 단계;를 포함한다.
상기 마스크 패턴은 감광막 패턴을 형성한다.
상기 금속막은 금의 단일막, 또는, 최상부층이 금으로 이루어진 구리/니켈/금, 구리/금 및 니켈/금 중 어느 하나의 합금막으로 형성한다.
본 발명에 따른 반도체 패키지의 제조방법은, 상기 재배선을 형성하는 단계 후, 상기 재배선을 포함한 절연막 상에 상기 재배선의 일부분 및 본딩패드들 각각을 노출시키도록 캡핑막을 형성하는 단계를 더 포함한다.
본 발명에 따른 반도체 패키지의 제조방법은, 상기 캡핑막을 형성하는 단계 후, 상기 반도체칩의 후면을 백그라인딩하는 단계를 더 포함한다.
본 발명에 따른 반도체 패키지의 제조방법은, 상기 절연막을 형성하는 단계 내지 상기 반도체칩의 후면을 백그라인딩하는 단계를 웨이퍼 레벨로 수행한다.
본 발명에 따른 반도체 패키지의 제조방법은, 상기 웨이퍼 레벨로 반도체칩의 후면을 백그라인딩하는 단계 후, 칩 레벨로 쏘잉하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 패키징 공정을 진행하기 전에 반도체칩에 이미 형성되어 있는 내부 배선의 일부분을 노출시킨 후, 웨이퍼 레벨에서의 재배선 공정을 통해서 상기 노출된 내부 배선과 전원 공급용 패드를 상호 연결시키는 재배선을 형성해주고, 이후, 공지된 패키징 공정을 진행한다.
이 경우, 본 발명은 재배선을 통해 내부 배선에 직접 전원 공급을 행할 수 있으므로, 전원 공급용 패드의 수를 증가시킬 필요가 없으며, 따라서, 본 발명은 전원 공급용 패드 수의 증가에 기인하는 칩 크기의 증가 없이도 저전압 특성을 갖는 고속 및 고성능의 반도체칩을 구현할 수 있다.
또한, 본 발명은 금속와이어가 아닌 재배선을 통해 칩 가장자리에 있는 내부 배선에 전원 공급이 이루어지도록 하기 때문에, 충분한 전원 공급이 가능하게 된다.
게다가, 본 발명은 노출시키는 내부 배선 부분의 크기에 대해 와이어 본딩을 위한 본딩패드 형성과는 다르게 크기의 제한을 받지 않으므로, 전원 공급을 용이하게 할 수 있다.
부가해서, 본 발명은 전원 공급을 위해 반도체칩 전체를 재설계하거나, 팹 공정에서 별도의 금속배선을 형성하지 않아도 되므로, 제조 시간 및 비용 증가를 방지할 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 반도체칩(100)은 전원 공급용 패드(102a)를 포함한 다수의 본딩 패드(102) 및 배선(104)을 구비한다. 상기 전원 공급용 패드(102a)를 포함한 다수의 본딩 패드(102)는 반도체칩(100)의 중앙부에 1열 또는 2열로 배열되며, 상기 전원 공급용 패드(102a)는 적어도 하나 이상이 구비된다. 상기 배선(104)은 칩 제조 공정에서 반도체칩(100)의 내부에, 예컨데, 내부 가장자리에 배치되도록 형성되는 것으로, 적어도 하나 이상이 형성된다.
상기 반도체칩(100)의 표면에는 보호막(106)이 형성되어 있으며, 이러한 보호막(106)은 전원 공급용 패드(102a)를 포함한 본딩 패드(102)는 물론 내부 배선(104)을 함께 노출시키도록 형성된다.
상기 반도체칩(100)의 보호막(106) 상에 전원 공급용 패드(102a)를 포함한 다수의 본딩 패드(102)와 상기 배선(104)의 일부분을 노출시키도록 절연막(110)이 형성된다.
상기 절연막(110) 상에 노출된 배선(104) 부분과 전원 공급용 패드(102a)를 상호 연결시키는 재배선(120)이 형성된다. 상기 재배선(120)은, 예컨데, 전해 도금 공정을 통해 형성되며, 상기 전원 공급용 패드(102a)를 통해 인가된 전원을 상기 배선(104)에 전달하는 역할을 한다. 이러한 재배선(120)은 적어도 하나 이상씩 형성된 내부 배선(104)과 전원 공급용 패드(102a)들 모두를 서로 연결하도록 형성하며, 금속막, 예컨데, 금(Au)의 단일막, 또는, 최상부층이 금으로 이루어진 구리/니켈/금(Cu/Ni/Au), 구리/금(Cu/Au) 및 니켈/금(Ni/Au) 중 어느 하나의 합금막으로 형성된다.
한편, 도시하지는 않았으나, 재배선(120)이 형성된 절연막(110) 상에는 상기 재배선(120)을 보호하기 위한 캡핑막이 형성된다. 이때, 상기 캡핑막은 전원 공급용 패드(102a)를 포함한 본딩 패드(102)와 재배선(120)의 일부분을 노출시키도록 형성된다.
또한, 전술한 바와 같은 구조를 갖는 반도체칩(100)은, 예컨데, 전극단자 및 볼랜드를 포함한 회로패턴이 구비된 기판 상에 부착되고, 상기 기판의 전극단자와 전원 공급용 패드(102a)를 포함한 본딩 패드(102)가 금속와이어에 의해 본딩되며, 상기 금속와이어를 포함한 반도체칩(100)의 상면이 봉지제로 밀봉되고, 그리고, 상기 기판 하면에 마련된 볼랜드에 외부접속단자로서 솔더볼이 부착되는 것에 의해 패키지로 구성된다.
전술한 바와 같은 본 발명의 실시예에 따른 반도체 패키지는 재배선에 의해 전원 공급용 패드와 내부 배선이 상호 연결됨으로써 전원 공급용 패드 수의 증가없이도 반도체칩에의 전원 공급을 더욱 용이하게 할 수 있으며, 그래서, 저전압 특성을 갖는 반도체칩을 구현할 수 있다.
이하에서는 전술한 바와 같은 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도 2a 내지 도 2e를 참조하여 설명하도록 한다.
도 2a를 참조하면, 전원 공급용 패드(102a)를 포함하여 중앙부에 배열되는 다수의 본딩 패드 및 내부 가장자리에 배치되는 내부 배선(104)를 구비하고, 표면에 상기 본딩 패드(102)를 노출시키도록 보호막(106)이 형성된 반도체칩(100)을 마련한다. 상기 반도체칩(100) 표면의 보호막(106)을 식각하여 내부 배선(104)을 노출시킨다.
도 2b를 참조하면, 반도체칩(100)의 보호막(106) 상에 절연막(110)을 형성한 후, 이를 패터닝하여 전원 공급용 패드(102a)를 포함한 다수의 본딩 패드를 노출시 킴과 아울러 내부 배선(104)을 노출시킨다.
도 2c를 참조하면, 노출된 본딩 패드(102) 및 내부 배선(104)을 포함하여 반도체칩(100)의 보호막(106) 상에 전해도금을 위한 씨드 금속막(122)을 형성한다. 그런다음, 상기 씨드 금속막(122) 상에 재배선 형성 영역만을 선택적으로 노출시키는 마스크 패턴(124)을 형성한다. 상기 마스크 패턴(124)은, 바람직하게, 포토리소그라피 공정으로 형성한 감광막 패턴이다.
도 2d를 참조하면, 노출된 씨드 금속막(122) 부분 상에 전해 도금 공정에 따라 금속막(126)을 도금한다. 상기 금속막(126)은 금(Au)의 단일막, 또는, 최상부층이 금이 배치되도록 하는 구리/니켈/금(Cu/Ni/Au), 구리/금(Cu/Au), 또는, 니켈/금(Ni/Au)의 합금막으로 형성한다.
도 2e를 참조하면, 마스크 패턴 및 그 아래의 씨드 금속막(122) 부분을 제거하고, 이를 통해, 전원 공급용 패드들(102a)과 내부 배선들(104)을 모두 상호 연결시키는 재배선(120)을 형성한다. 그런다음, 상기 재배선(120)을 포함한 절연막(110) 상에 전원 공급용 패드(102a) 및 재배선(120)의 일부분을 노출시키는 형태로 캡핑막(130)을 형성한다.
이후, 도시하지는 않았으나, 상기 캡핑막(130)이 형성된 반도체칩(100)의 후면을 백그라인딩하여 그 두께를 낮춘 상태로, 예컨데, 기판 상에 부착하고, 상기 기판의 전극단자와 전원 공급용 패드(102a)를 포함한 다수의 본딩 패드(102)를 금속와이어를 이용해서 상호 연결시키며, 그런다음, 상기 금속와이어를 포함한 반도체칩(100)의 상면을 봉지제로 밀봉하고, 그리고, 상기 기판 하면에 외부접속단자로 서 솔더볼을 부착시켜서 본 발명에 따른 반도체 패키지의 제조를 완성한다.
한편, 전술한 본 발명의 실시예에 따른 반도체 패키지의 제조방법은 내부 배선을 노출시키는 단계를 포함하여 절연막을 형성하는 단계 내지 반도체칩의 후면을 백그라인딩하는 단계를 웨이퍼 레벨로 수행하며, 상기 웨이퍼 레벨로 반도체칩의 후면을 백그라인딩하는 단계 후에는 칩 레벨로 쏘잉한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 제조 완료된 반도체칩에 대해 웨이퍼 레벨 공정을 통해서 본딩 패드와 칩 내부의 내부 배선간을 연결하는 재배선을 형성해 준 상태로 후속의 패키징 공정을 진행함으로써, 저전압 특성을 갖는 반도체 패키지를 용이하게 구현할 수 있다. 또한, 본 발명은 재배선을 통해 내부 배선에 직접 전원 공급을 행할 수 있으므로, 칩 크기의 증가를 방지할 수 있다. 게다가, 본 발명은 내부 배선에 직접 전원 공급이 이루어지도록 하기 때문에 충분한 전원 공급을 가능하게 할 수 있다. 부가해서, 본 발명은 전원 공급을 위해 반도체칩 전체를 재설계하거나, 팹 공정에서 별도의 금속배선을 형성하지 않아도 되므로, 반도체칩의 제조 시간 및 비용 증가를 방지할 수 있다.

Claims (17)

  1. 전원 공급용 패드를 포함한 다수의 본딩 패드가 중앙부에 배열되고, 외부로 노출되도록 내부 배선이 구비된 반도체칩;
    상기 반도체칩 상에 상기 전원 공급용 패드 및 내부 배선을 노출시키도록 형성된 절연막; 및
    상기 절연막 상에 상기 노출된 전원 공급용 패드와 내부 배선 부분을 연결하도록 형성된 재배선;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 전원 공급 패드 및 노출된 내부 배선은 적어도 하나 이상씩이 구비된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 적어도 하나 이상씩의 노출된 내부 배선과 재배선은 모두 서로 연결된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 재배선은 금속막으로 이루어진 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 금속막은 금(Au)의 단일막, 또는, 최상부층이 금으로 이루어진 구리/니켈/금(Cu/Ni/Au), 구리/금(Cu/Au) 및 니켈/금(Ni/Au) 중 어느 하나의 합금막으로 구성된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 재배선을 포함한 절연막 상에 재배선의 일부분 및 본딩패드들 각각을 노출시키도록 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 전원 공급용 패드를 포함한 다수의 본딩 패드가 중앙부에 배열되고, 외부로 노출되도록 내부 배선이 구비된 반도체칩 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 전원 공급용 패드 및 내부 배선의 일부분을 노출시키는 단계; 및
    상기 절연막 상에 상기 노출된 전원 공급용 패드와 내부 배선 부분간을 연결하도록 재배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 7 항에 있어서,
    상기 재배선에 의해 연결되는 전원 공급 패드 및 노출된 내부 배선은 적어도 하나 이상씩이 구비되도록 하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 8 항에 있어서,
    상기 재배선은 적어도 하나 이상씩의 노출된 내부 배선과 재배선을 모두 서로 연결하도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 7 항에 있어서,
    상기 재배선을 형성하는 단계는 전해 도금 공정으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 10 항에 있어서,
    상기 전해 도금 공정을 이용한 재배선 형성은,
    상기 노출된 전원 공급용 패드 및 내부 배선 부분을 포함한 절연막 상에 씨드 금속막을 형성하는 단계;
    상기 씨드 금속막 상에 재배선 형성 영역을 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 씨드 금속막 부분 상에 금속막을 도금하는 단계; 및
    상기 마스크 패턴 및 그 아래의 씨드 금속막 부분을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 마스크 패턴은 감광막 패턴을 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 11 항에 있어서,
    상기 금속막은 금(Au)의 단일막, 또는, 최상부층이 금으로 이루어진 구리/니켈/금(Cu/Ni/Au), 구리/금(Cu/Au) 및 니켈/금(Ni/Au) 중 어느 하나의 합금막으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제 7 항에 있어서,
    상기 재배선을 형성하는 단계 후, 상기 재배선을 포함한 절연막 상에 상기 재배선의 일부분 및 본딩패드들 각각을 노출시키도록 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제 14 항에 있어서,
    상기 캡핑막을 형성하는 단계 후, 상기 반도체칩의 후면을 백그라인딩 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 절연막을 형성하는 단계 내지 상기 반도체칩의 후면을 백그라인딩하는 단계는 웨이퍼 레벨로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제 16 항에 있어서,
    상기 웨이퍼 레벨로 반도체칩의 후면을 백그라인딩하는 단계 후, 칩 레벨로 쏘잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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