TWI614859B - 半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法 - Google Patents

半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法 Download PDF

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Abstract

一種半導體裝置係具有一帶有複數個半導體晶粒的半導體晶圓。接觸墊係形成在該半導體晶粒的一表面上。該半導體晶粒係被分開以在該半導體晶粒的周圍形成一週邊區域。一封裝材料或絕緣材料係沉積在該半導體晶粒的周圍的該週邊區域中。一互連結構係形成在該半導體晶粒及絕緣材料之上。該互連結構係具有一I/O密度小於在該半導體晶粒上的該些接觸墊的一I/O密度。一基板係具有一和該互連結構的該I/O密度一致的I/O密度。該半導體晶粒係被安裝至該基板，其中該互連結構係將該半導體晶粒的該些接觸墊電連接至該基板的該第一導電層。複數個分別具有該互連結構的半導體晶粒可被安裝在該基板之上。

Description

半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法
本發明係大致有關於半導體裝置，並且更具體而言係有關於一種半導體裝置和形成一具有一扇出互連結構以減少一基板之複雜性之擴大的半導體裝置之方法。
半導體裝置係常見於現代的電子產品中。半導體裝置係在電氣構件的數目及密度上變化。離散的半導體裝置一般包含一類型的電氣構件，例如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(MOSFET)。集積的半導體裝置通常包含數百到數百萬個電氣構件。集積的半導體裝置的例子係包含微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、以及數位微鏡裝置(DMD)。
半導體裝置係執行廣範圍的功能，例如，信號處理、高速的計算、傳送及接收電磁信號、控制電子裝置、轉換太陽光成為電力、以及產生用於電視顯示器的視覺投影。半導體裝置係見於娛樂、通訊、電力轉換、網路、電腦以及消費者產品的領域中。半導體裝置亦見於軍事的應用、航空、汽車、工業用的控制器、以及辦公室設備中。
半導體裝置係利用半導體材料的電氣特性。半導體材料的原子結構係容許其導電度能夠藉由一電場或基極電流的施加或是透過摻雜的製程加以操縱。摻雜係將雜質帶入 半導體材料中，以操縱及控制半導體裝置的導電度。
一半導體裝置係包含主動及被動的電性結構。包含雙載子及場效電晶體的主動結構係控制電流的流動。藉由改變摻雜的程度以及一電場或基極電流的施加，該電晶體不是提升、就是限制電流的流動。包含電阻器、電容器及電感器的被動結構係在電壓及電流之間產生執行各種電氣功能所必要的一種關係。該被動及主動結構係電連接以形成電路，此係使得該半導體裝置能夠執行高速的計算及其它有用的功能。
半導體裝置一般是利用兩個複雜的製程，亦即，前端製造及後端製造來加以製造，每個製造潛在涉及數百道步驟。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。每個半導體晶粒通常是相同的並且包含藉由電連接主動及被動構件所形成的電路。後端製造係牽涉到從完成的晶圓單粒化(singulating)個別的半導體晶粒並且封裝該晶粒以提供結構的支撐以及環境的隔離。如同在此所用的術語“半導體晶粒”係指該字的單數及複數形，於是可以指單一半導體裝置以及多個半導體裝置。
半導體製造的一目標是產出較小的半導體裝置。較小的裝置通常消耗較低的功率，具有較高的效能，並且可以更有效率地加以生產。此外，較小的半導體裝置具有一較小的覆蓋區，此係較小的終端產品所期望的。較小的半導體晶粒尺寸可藉由在產生具有較小且較高密度的主動及被動構件之半導體晶粒的前端製程中的改良來達成。後端製 程可以藉由在電互連及封裝材料上的改良來產生具有較小覆蓋區的半導體裝置封裝。
一習知覆晶類型的半導體晶粒10係被展示在圖1中，其中凸塊12係形成在主動表面16之上的接觸墊14上。接觸墊14係以一給定的圖案來加以佈局，該圖案係具有一藉由半導體晶粒10中的主動及被動構件的輸入/輸出(I/O)需求所決定的密度及間距。半導體晶粒10的尺寸係藉由該晶粒的電氣功能以及互連至該晶粒的主動及被動構件所需的I/O來加以決定。為了縮小晶粒尺寸並且最大化每個晶圓的晶粒數目，接觸墊14通常是根據製程可利用的最小間距來加以佈局。換言之，接觸墊14係被設置成製程所能容許地靠近在一起，以達成最高的I/O密度以及最小可行的間距。在一實施例中，接觸墊14係具有80μm的間距。藉由針對接觸墊14來利用製程可達成的最小間距，半導體晶粒10可以符合該晶粒的主動及被動構件的I/O需求，同時最小化晶粒尺寸。在一實施例中，半導體晶粒是5.2x5.2毫米平方(mm2)。
半導體晶粒10係被安裝到基板20，其中凸塊12係冶金且電氣連接至形成在該基板上的導電層22。導電層22係包含用於透過基板20來電互連的接觸墊及線路。在基板20上的導電層22必須以和如同用於接觸墊14的製程可達成的最小間距(例如，80μm)相同的間距來加以佈局。換言之，導電層22的佈局係具有和接觸墊14相同的I/O密度。用於基板20的高I/O密度佈局的要求會實質增加基板的成本並 且降低在設置導電層22上的彈性。
在許多應用中，複數個離散的電氣構件24係被安裝到基板20。該些離散的電氣構件24需要距離半導體晶粒10一最小的間隔，以降低不利的寄生效應。於是，離散的電氣構件24係在基板20上被設置成距離半導體晶粒10一最小的距離D，以避免寄生的干擾。在該些離散的電氣構件24及半導體晶粒10之間的最小間隔D係耗用基板20上的面積，並且複雜化線路22的繞線。
對於放鬆基板的佈局密度規則以便於降低製造成本係存在著需求。於是，在一實施例中，本發明是一種製造一擴大的半導體裝置之方法，其係包括下列步驟：提供一具有複數個半導體晶粒的半導體晶圓，其中複數個接觸墊係形成在該半導體晶粒的一表面上、分開該半導體晶粒以在該半導體晶粒的周圍形成一週邊區域、在該半導體晶粒的周圍的該週邊區域中沉積一絕緣材料、以及在該半導體晶粒及絕緣材料之上形成一互連結構。該互連結構係具有一I/O密度小於在該半導體晶粒上的該些接觸墊的一I/O密度。該方法進一步包含提供一具有一和該互連結構的該I/O密度一致的I/O密度之基板、以及利用該互連結構以將該半導體晶粒安裝至該基板，該互連結構係將該半導體晶粒的該些接觸墊電連接至該基板的該第一導電層的步驟。
在另一實施例中，本發明是一種製造一擴大的半導體 裝置之方法，其係包括下列步驟：提供一具有複數個接觸墊的半導體晶粒，該些接觸墊係形成在該半導體晶粒的一表面上、在該半導體晶粒的周圍的一週邊區域中沉積一絕緣材料、以及在該半導體晶粒及絕緣材料之上形成一互連結構。該互連結構係具有一I/O密度小於在該半導體晶粒上的該些接觸墊的一I/O密度。
在另一實施例中，本發明是一種製造一擴大的半導體裝置之方法其係包括下列步驟：提供一具有一第一I/O密度的第一階層裝置、在該第一階層裝置之上形成一I/O密度轉換結構、提供一具有一小於該第一I/O密度的第二I/O密度之第二階層裝置、以及利用該I/O密度轉換結構以將該第一階層裝置安裝至該第二階層裝置，該I/O密度轉換結構係將該第一階層裝置電連接至該第二階層裝置。
在另一實施例中，本發明是一擴大的半導體裝置，其係包括一具有複數個接觸墊的半導體晶粒，該些接觸墊係形成在該半導體晶粒的一表面上。一絕緣材料係沉積在該半導體晶粒的周圍的一週邊區域中。一互連結構係形成在該半導體晶粒及絕緣材料之上。該互連結構係具有一I/O密度小於在該半導體晶粒上的該些接觸墊的一I/O密度。
本發明係在以下參考該些圖式的說明中，以一或多個實施例來加以描述，其中相同的元件符號係代表相同或類似的元件。儘管本發明係以用於達成本發明之目的之最佳 模式來加以描述，但熟習此項技術者將會體認到的是，其係欲涵蓋可內含在藉由所附的申請專利範圍及其藉由以下的揭露內容及圖式所支持的等同項所界定的本發明的精神與範疇內的替換、修改以及等同物。
半導體裝置一般是利用兩個複雜的製程：前端製造及後端製造來加以製造。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。在該晶圓上的每個晶粒係包含電連接以形成功能電路的主動及被動電氣構件。例如是電晶體及二極體的主動電氣構件係具有控制電流的流動之能力。例如是電容器、電感器、電阻器及變壓器的被動電氣構件係產生執行電路功能所必要的電壓及電流之間的一種關係。
被動及主動構件係藉由一系列的製程步驟而形成在半導體晶圓的表面之上，該些製程步驟包含摻雜、沉積、微影、蝕刻及平坦化。摻雜係藉由例如是離子植入或熱擴散的技術以將雜質帶入半導體材料中。該摻雜製程係修改主動元件中的半導體材料的導電度，其係轉換該半導體材料成為絕緣體、導體、或是響應於一電場或基極電流來動態地改變該半導體材料的導電度。電晶體係包含具有不同類型及程度的摻雜的區域，該些區域係以使得該電晶體在電場或基極電流的施加時能夠提升或限制電流的流動所必要的方式來加以配置。
主動及被動構件係藉由具有不同電氣特性的材料層來加以形成。該些層可藉由各種沉積技術來形成，該技術部 分是由被沉積的材料類型來決定的。例如，薄膜沉積可能牽涉到化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解的電鍍以及無電的電鍍製程。每個層一般是被圖案化，以形成主動構件、被動構件或是構件間的電連接的部分。
該些層可利用微影而被圖案化，微影係牽涉到光敏材料(例如，光阻)在待被圖案化的層之上的沉積。一圖案係利用光以從一光罩轉印至光阻。在一實施例中，該光阻圖案遭受到光的部分係利用一溶劑來移除，以露出下面待被圖案化的層的部分。在另一實施例中，該光阻圖案未遭受到光的部分(即負光阻)係利用一溶劑來移除，此係露出下面待被圖案化的層的部分。該光阻的剩餘部分係被移除，留下一圖案化的層。或者是，某些類型的材料係藉由利用例如是無電的電鍍及電解的電鍍的技術來直接將該材料沉積到該些區域或是沉積到藉由一先前的沉積/蝕刻製程所形成的空孔中而被圖案化。
圖案化是移除半導體晶圓表面上的頂端層的部分所藉由的基本動作。半導體晶圓的部分可利用微影、光罩法、遮罩法、氧化物或金屬的移除、照相及製版、以及顯微蝕刻術來加以移除。微影係包含以標線片或一光罩形成一圖案，並且將該圖案轉印到半導體晶圓的表面層。微影係以兩個步驟的製程，在該半導體晶圓的表面上形成主動及被動構件之水平的尺寸。首先，在該標線片或遮罩上的圖案係被轉印到一光阻層。光阻是一種光敏的材料，其係在暴露到光時會在結構及性質上進行變化。該光阻的結構及性 質的變化過程不是以負作用光阻、就是以正作用光阻來發生。其次，該光阻層係被轉印到晶圓表面。該轉印係發生在蝕刻移除半導體晶圓的頂端層未被該光阻覆蓋的部分時。光阻的化學作用係使得該光阻維持實質完整的，並且抵抗藉由化學蝕刻溶液的移除，同時半導體晶圓的頂端層未被該光阻覆蓋的部分係被移除。形成、曝光及移除光阻的製程以及移除半導體晶圓的一部分的製程可根據所使用的特定光阻以及所要的結果來加以修改。
在負作用光阻中，光阻係暴露到光，並且在一個以聚合作用著稱的過程中從一可溶的狀態變化到一不可溶的狀態。在聚合作用中，未聚合的材料係暴露到光或是能量源，並且聚合物係形成一種抗蝕刻的交聯材料。在大多數的負光阻中，該聚合物是聚異戊二烯(polyisopreme)。利用化學溶劑或顯影劑來移除可溶的部分(亦即，未暴露到光的部分)係在光阻層中留下孔洞，該孔洞係對應於標線片上的不透明的圖案。其中圖案是存在於不透明的區域之光罩係稱為透明場光罩。
在正作用光阻中，光阻係被暴露到光，並且在一以光溶解化著稱的過程中從相對非可溶的狀態變化到更為可溶的狀態。在光溶解化中，該相對不可溶的光阻係暴露到適當的光能量，並且被轉換到一更為可溶的狀態。該光阻被光溶解化的部分可在顯影製程中藉由一溶劑來加以移除。該基本的正光阻聚合物是苯酚-甲醛聚合物，亦稱為苯酚-甲醛的酚醛樹脂。利用化學溶劑或顯影劑來移除該可溶的 部分(亦即，暴露到光的部分)係在該光阻層中留下孔洞，該孔洞係對應於該標線片上之透明的圖案。其中圖案是存在於透明的區域中的光罩係稱為暗場光罩。
在移除半導體晶圓未被該光阻覆蓋的頂端部分之後，該光阻的剩餘部分係被移除，留下一圖案化的層。或者是，某些類型的材料係藉由利用例如是無電的電鍍及電解的電鍍的技術來直接將該材料沉積到該些區域或是沉積到由一先前的沉積/蝕刻製程所形成的空孔中而被圖案化。
在一現有的圖案之上沉積一材料薄膜可能會擴大下面的圖案並且產生一非均勻平坦的表面。一均勻平坦的表面是產生較小且更緊密聚集的主動及被動構件所需的。平坦化可被利用來從晶圓的表面移除材料並且產生一均勻平坦的表面。平坦化係牽涉到利用一拋光墊來拋光晶圓的表面。一研磨劑材料及腐蝕性化學品係在拋光期間被加到晶圓的表面。該研磨劑的機械性作用以及該化學品的腐蝕性作用的組合係移除任何不規則的表面構形，產生一均勻平坦的表面。
後端製造係指切割或單粒化完成的晶圓成為個別的半導體晶粒並且接著為了結構的支撐及環境的隔離來封裝該半導體晶粒。為了單粒化該半導體晶粒，晶圓係沿著該晶圓的非功能區域(稱為切割道或劃線)來被劃線且截斷。該晶圓係利用一雷射切割工具或鋸刀而被單粒化。在單粒化之後，該個別的半導體晶粒係被安裝到一封裝基板，該封裝基板係包含用於和其它系統構件互連的接腳或接觸墊。形 成在半導體晶粒之上的接觸墊係接著連接至該封裝內的接觸墊。該些電連接可以利用焊料凸塊、柱形凸塊、導電膏、或是引線接合來做成。一封裝材料或是其它模製材料係沉積在該封裝之上，以提供實體支撐及電氣隔離。該完成的封裝係接著被插入一電氣系統中，並且使得該半導體裝置的功能為可供其它系統構件利用的。
圖2係描繪具有複數個安裝於其表面上之半導體封裝的晶片載體基板或印刷電路板(PCB)52之電子裝置50。視應用而定，電子裝置50可具有一種類型之半導體封裝或多種類型之半導體封裝。不同類型之半導體封裝係為了說明之目的而展示於圖2中。
電子裝置50可以是一使用該些半導體封裝以執行一或多種電功能之獨立的系統。或者，電子裝置50可以是一較大系統之子構件。舉例而言，電子裝置50可以是行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或是其它電子通訊裝置的一部份。或者是，電子裝置50可以是一可插入電腦中之顯示卡、網路介面卡或其它信號處理卡。該半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置或其它半導體晶粒或電氣構件。小型化及重量減輕是這些產品能夠被市場接受所不可少的。在半導體裝置間的距離必須縮短以達到更高的密度。
在圖2中，PCB 52係提供一般的基板以供安裝在該PCB上之半導體封裝的結構支撐及電氣互連。導電的信號線路 54係利用蒸鍍、電解的電鍍、無電的電鍍、網版印刷、或其它適合的金屬沉積製程而被形成在PCB 52的一表面之上或是在層內。信號線路54係提供在半導體封裝、安裝的構件、以及其它外部的系統構件的每一個之間的電通訊。線路54亦提供電源及接地連接給每個半導體封裝。
在某些實施例中，一半導體裝置係具有兩個封裝層級。第一層級的封裝是一種用於將半導體晶粒機械及電氣地附接至一中間載體的技術。第二層級的封裝係牽涉到將該中間載體機械及電氣地附接至PCB。在其它實施例中，一半導體裝置可以只有該第一層級的封裝，其中晶粒是直接機械及電氣地安裝到PCB上。
為了說明之目的，包含引線接合封裝56及覆晶58之數種類型的第一層級的封裝係被展示在PCB 52上。此外，包含球格陣列(BGA)60、凸塊晶片載體(BCC)62、雙排型封裝(DIP)64、平台柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無引腳封裝(QFN)70及四邊扁平封裝72之數種類型的第二層級的封裝係被展示安裝在PCB 52上。視系統需求而定，以第一及第二層級的封裝類型的任意組合來組態的半導體封裝的任何組合及其它電子構件可連接至PCB 52。在某些實施例中，電子裝置50係包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板之上組合一或多個半導體封裝，製造商可將預製的構件納入電子裝置及系統中。由於半導體封裝包括複雜的功能，因此可使用較便宜構件及流線化製程來製造電子裝 置。所產生的裝置不太可能發生故障且製造費用較低，從而降低消費者成本。
圖3a-3c係展示範例的半導體封裝。圖3a係描繪安裝在PCB 52上的DIP 64之進一步的細節。半導體晶粒74係包括一含有類比或數位電路的主動區，該些類比或數位電路係被實施為形成在晶粒內之主動元件、被動元件、導電層及介電層並且根據該晶粒的電設計而電互連。例如，該電路可包含形成在半導體晶粒74的主動區內之一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸墊76是一或多層的導電材料，例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)，並且電連接至形成在半導體晶粒74內之電路元件。在DIP 64的組裝期間，半導體晶粒74係利用一金矽共晶層或例如是熱環氧樹脂的黏著材料而被安裝到一中間載體78。該封裝主體係包含一種例如是聚合物或陶瓷的絕緣封裝材料。導線80及引線接合82係在半導體晶粒74及PCB 52之間提供電互連。封裝材料84係為了環境保護而沉積在該封裝之上，以防止濕氣及微粒進入該封裝且污染半導體晶粒74或引線接合82。
圖3b係描繪安裝在PCB 52上之BCC 62的進一步細節。半導體晶粒88係利用一種底膠填充(underfill)或是環氧樹脂黏著材料92而被安裝在載體90之上。引線接合94係在接觸墊96及98之間提供第一層級的封裝互連。模製化合物或封裝材料100係沉積在半導體晶粒88及引線接合94之上以提供實體支撐及電氣隔離給該裝置。接觸墊102係 利用一例如是電解的電鍍或無電的電鍍之合適的金屬沉積製程而被形成在PCB 52的一表面之上以避免氧化。接觸墊102係電連接至PCB 52中的一或多個導電信號線路54。凸塊104係形成在BCC 62的接觸墊98以及PCB 52的接觸墊102之間。
在圖3c中，半導體晶粒58係以覆晶型第一層級的封裝方式面向下安裝到中間載體106。半導體晶粒58的主動區108係包含類比或數位電路，該些類比或數位電路係被實施為根據該晶粒的電設計所形成的主動元件、被動元件、導電層及介電層。例如，該電路可包含一或多個電晶體、二極體、電感器、電容器、電阻器以及主動區108內之其它電路元件。半導體晶粒58係透過凸塊110電氣及機械地連接至載體106。
BGA 60係以BGA型第二層級的封裝方式利用凸塊112電氣及機械地連接至PCB 52。半導體晶粒58係透過凸塊110、信號線114及凸塊112電連接至PCB 52中的導電信號線路54。一種模製化合物或封裝材料116係沉積在半導體晶粒58及載體106之上以提供實體支撐及電氣隔離給該裝置。該覆晶半導體裝置係提供從半導體晶粒58上的主動元件到PCB 52上的導電跡線之短的導電路徑，以便縮短信號傳遞距離、降低電容以及改善整體電路效能。在另一實施例中，半導體晶粒58可在無中間載體106的情況下，利用覆晶型第一層級的封裝直接機械及電連接至PCB 52。
圖4a-4r係相關於圖2及3a-3c來描繪利用一扇出互連 結構來形成一擴大的半導體裝置以減少一基板的複雜性之製程。圖4a係展示一具有一種例如是矽、鍺、砷化鎵、磷化銦、或是矽碳化物的主體基板材料122以用於結構的支撐之半導體晶圓120。如上所述，複數個半導體晶粒或構件124係形成在晶圓120上，且藉由非主動的晶粒間的晶圓區域或切割道126加以分開。切割道126係提供切割區域以單粒化半導體晶圓120成為個別的半導體晶粒124。
圖4b係展示半導體晶圓120的一部份的橫截面圖。每個半導體晶粒124係具有一背表面128以及一包含類比或數位電路的主動表面130，該類比或數位電路被實施為形成在該晶粒內且根據該晶粒的電設計及功能電互連的主動元件、被動元件、導電層以及介電層。例如，該電路可包含一或多個電晶體、二極體以及其它形成在主動表面130內之電路元件以實施類比電路或數位電路，例如數位信號處理器(DSP)、ASIC、記憶體或是其它信號處理電路。半導體晶粒124亦可包含整合被動裝置(IPD)，例如電感器、電容器及電阻器，以供RF信號處理使用。每個半導體晶粒124係具有由其電氣功能(主動及被動構件的數目)以及I/O需求所決定之一給定的面積，以提供互連至該晶粒的主動及被動構件。半導體晶粒124是一具有範圍從5.2x5.2mm2到25x25mm2的尺寸之覆晶類型晶粒。
一導電層132係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍以及無電的電鍍製程之圖案化及金屬沉積製程來加以形成。導電層132可以是一或多層的Al、Cu、Sn、 Ni、Au、Ag、或是其它包含該些金屬的合金之合適的導電材料。導電層132係運作為接觸墊，該些接觸墊係電連接至半導體晶圓120的主動表面130上的電路。如同圖4b中所示，導電層132可以和半導體晶粒124的邊緣隔一第一距離來加以設置。或者是，導電層132可以是以多個列並列，使得一第一列的接觸墊係和該晶粒的邊緣隔一第一距離地加以設置，並且一和該第一列交錯的第二列的接觸墊係和該晶粒的邊緣隔一第二距離地加以設置。在一實施例中，導電層132可具有一圓形、矩形、或是其它適當的形狀。
導電層132係以一具有由I/O需求所決定的I/O密度及間距之給定的圖案來加以佈局，以提供互連至半導體晶粒124的電氣構件。半導體晶粒124的尺寸係由該晶粒的電氣功能以及用於互連至該晶粒的主動及被動構件所需的I/O所決定。為了縮小晶粒尺寸並且最大化每個晶圓的晶粒數目，導電層132通常是根據製程可利用的最小間距來加以佈局。在一實施例中，導電層132係被配置為一具有100-500μm的間距的內柵。此外，一或多個外側的列的導電層132係被配置在該內柵的周圍。該些外側的列的導電層132可具有40-150μm的間距。藉由對於導電層132利用製程可達成的最小間距，半導體晶粒124可以符合該晶粒的主動及被動構件的I/O需求，同時最小化該晶粒尺寸並且獲得每個晶圓120最大的晶粒數目。
在圖4c中，半導體晶粒124係利用一例如是鋸刀、水 刀、或是雷射的切割工具134而被單粒化。該被單粒化的半導體晶粒係接著利用一擴展台136來加以分開，該擴展台136係移動在如同圖4d中的箭頭138所示的二維的橫向方向上，以擴展間隔並且在該些半導體晶粒之間產生被標明為週邊區域140之較大的實體分開。圖4e是擴展台136的平面圖，該擴展台136係在箭頭138指出的x軸及y軸上，在該台控制的容限內移動實質相同的距離，以增加週邊區域140的寬度以及介於半導體晶粒124之間的分開。例如，介於半導體晶粒124之間的週邊區域140的擴展後的寬度範圍可以是從500到1500μm。
在另一實施例中，從圖4c繼續，半導體晶圓120係利用切割工具134，透過切割道126而被單粒化成為個別的半導體晶粒124。圖4f係展示一臨時基板或載體144係包含犧牲基底材料，例如，矽、聚合物、鈹氧化物、或其它適當的低成本剛性材料，以用於結構的支撐。一介面層或雙面帶146係形成在載體144之上以作為一臨時黏著的接合膜或是蝕刻停止層。半導體晶粒124係在主動表面130被定向為朝向該載體的情形下，利用一拾放動作而被設置且安裝到介面層146及載體144之上。尤其，半導體晶粒124係在一標明為週邊區域148的實體分開的情形下被設置在載體144之上。在一實施例中，週邊區域148的寬度範圍是從0.2到5.0mm。
圖4g係展示半導體晶粒124安裝到載體144，以描繪重新配置或重組的晶圓150的一部分。複數個離散的電氣 構件151可以實質相鄰半導體晶粒124而被安裝到重組的晶圓150。該些離散的電氣構件151係包含電晶體、二極體、電阻器、電容器、電感器、以及其它主動及被動元件。
在圖4h中，一封裝材料或模製化合物152係利用一膏印刷、壓縮模製、轉移模製、液體封裝材料模製、真空疊層、旋轉塗覆、或是其它適當的施用器，而被沉積在半導體晶粒124及載體144之上並且在週邊區域148中。封裝材料152可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當填充物的聚合物。封裝材料152是非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。
在另一實施例中，一絕緣或介電材料152係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層而形成在半導體晶粒124及載體144之上並且在週邊區域148中。該絕緣層152係包含一或多層的二氧化矽(SiO2)、矽氮化物(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、鋁氧化物(Al2O3)、苯環丁烯(BCB)、聚醯亞胺(PI)、聚苯並噁唑(PBO)、聚合物、或是其它具有類似的絕緣及結構性質的材料。
在圖4i中，封裝材料152的一部分係選配地藉由研磨機154來加以移除，以平坦化該封裝材料並且露出半導體晶粒124的背表面128。圖4j係展示在背面研磨製程之後的半導體晶粒124，其中封裝材料152係被設置在週邊區域148內。圖4k係展示重組的晶圓150的平面圖，其中封裝 材料152係被設置在半導體晶粒124的周圍的週邊區域148內。
在圖41中，載體144及介面層146係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除而被移除，以露出封裝材料152、主動表面130、以及導電層132。封裝材料152係在載體144的移除之後提供結構的支撐給半導體晶粒124。
在圖4m中，一絕緣或保護層156係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層而形成在封裝材料152及半導體晶粒124之上。該絕緣層156係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、或是其它具有類似的絕緣及結構性質的材料。絕緣層156的一部分係藉由一利用一圖案化的光阻層(未顯示)之蝕刻製程來加以移除，以露出導電層132。或者是，絕緣層156的一部分係藉由利用雷射158的雷射直接剝蝕(LDA)來加以移除，以露出導電層132。
在圖4n中，一導電層160係利用PVD、CVD、濺鍍、電解的電鍍、無電的電鍍製程、或是其它適當的金屬沉積製程的圖案化以形成在絕緣層156及導電層132之上。導電層160可以是一或多層的Al、Cu、Sn、Ni、Au、Ag或是其它包含該些金屬的合金之適當的導電材料。導電層160的一部分係水平地沿著絕緣層156且平行於半導體晶粒124的主動表面130延伸，以橫向地重新分配該電互連至導電層132。導電層160係運作為一扇出的重新分配層(RDL)， 以用於半導體晶粒124的電氣信號。導電層160的一部分係電連接至導電層132。根據半導體晶粒124的連接性，導電層160的其它部分是電氣共通的或是電氣隔離的。
在圖4o中，一絕緣或保護層162係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、網版印刷或是疊層以形成在絕緣層156及導電層160之上。該絕緣層162可以是一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、或是其它具有類似的絕緣及結構性質的材料。絕緣層162的一部分係藉由一利用一圖案化的光阻層之蝕刻製程來加以移除，以露出導電層160。或者是，絕緣層162的一部分係藉由利用雷射164的LDA來加以移除，以露出導電層160。
在圖4p中，一導電層166係利用PVD、CVD、濺鍍、電解的電鍍、無電的電鍍製程、或是其它適當的金屬沉積製程的圖案化以形成在絕緣層162及導電層160之上。導電層166可以是一或多層的Al、Cu、Sn、Ni、Au、Ag或是其它包含該些金屬的合金之適當的導電材料。在一實施例中，導電層166是一具有黏著層、阻障層、以及晶種或潤濕層之多金屬的堆疊的UBM層，其係電連接至導電層160。該黏著層係形成在絕緣層162之上，並且可以是鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、Al、或是鉻(Cr)。該阻障層係形成在該黏著層之上，並且可以是Ni、鎳釩(NiV)、鉑(Pt)、鈀(Pd)、TiW、或是鉻銅(CrCu)。該阻障層係禁止Cu擴散到該晶粒的主動區域中。該晶種層係形成在該阻障層 之上，並且可以是Cu、Ni、NiV、Au、或是Al。
在圖4q中，一導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在UBM層166之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其組合及合金，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料或是無鉛的焊料。該凸塊材料係利用一適當的附接或接合製程而被接合到UBM層166。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來進行回焊以形成球或凸塊168。在某些應用中，凸塊168係被回焊第二次，以改善至UBM層166的電氣接觸。凸塊168亦可以被壓縮接合到UBM層166。凸塊168係代表一種類型的可形成在UBM層166之上的互連結構。該互連結構亦可以使用柱形凸塊、微凸塊、或是其它電互連。
絕緣層156及162、導電層160及166、以及凸塊168的組合係構成一形成在半導體晶粒124及封裝材料152之上的扇出的互連結構170。額外的絕緣層及導電層可被形成在扇出的互連結構170中，以用於互連至半導體晶粒124。互連結構170的配接表面係具有一I/O密度小於在半導體晶粒124上的導電層132的一I/O密度。
在圖4r中，該重組的晶圓150係利用鋸刀或雷射切割工具172，穿過封裝材料152及扇出的互連結構170而被單粒化成為個別扇出的擴大的半導體裝置174。
圖5係展示在單粒化之後的具有扇出的互連結構170 之擴大的半導體裝置174。半導體晶粒124的導電層132係電連接至導電層160及166以及凸塊168。該擴大的半導體裝置174係大於半導體晶粒124，因為封裝材料152係被設置在週邊區域148中。在一實施例中，給定5.2x5.2mm2的半導體晶粒，則包含半導體晶粒124以及形成在週邊區域148的周圍的封裝材料152之擴大的半導體裝置174是6.0x6.0mm2。在其它實施例中，擴大的半導體裝置174可以是高達50x50mm2。
圖6a係展示具有設置在基板176之上的扇出的互連結構170之擴大的半導體裝置174，其中凸塊168係對準形成在該基板上的導電層178。導電層178係包含用於透過基板176電互連的接觸墊或線路。圖6b係展示擴大的半導體裝置174，其中凸塊168係冶金且電連接至導電層178。導電層178的I/O密度係和互連結構170的I/O密度相等或是一致的。
圖7係展示具有扇出的互連結構170以及冶金且電連接至導電層178的凸塊168之兩個並排擴大的半導體裝置174。在基板176上之並排擴大的半導體裝置174係提供2.5D內插器(interposer)集積的一替代方案。
圖8係展示在一具有扇出的互連結構170以及冶金且電連接至基板176的導電層178的凸塊168之擴大的半導體裝置174中的兩個並排的半導體晶粒124。
作為具有扇出的互連結構170之擴大的半導體裝置174之一特點的是，相較於導電層132所用的製程可達成的最 小間距，凸塊168係以一放鬆的佈局設計規則來加以設置。換言之，形成在扇出的互連結構170之上的凸塊168係被散開以具有相較於該製程可達成的最大I/O密度以及最小間距之一較低的I/O密度以及較大的間距。在一實施例中，凸塊168係以160μm的間距來加以設置。儘管具有一較低的I/O密度，凸塊168係具有和導電層132相同的I/O數目，以提供用於半導體晶粒124上的主動及被動構件的互連。凸塊168之較低的I/O密度以及較大的間距係降低基板176的佈局需求。換言之，基板176的導電層178並不須符合導電層132的製程設計規則可達成的最小間距。導電層178可以在和扇出的互連結構170內的導電層160及凸塊168所用的相同之放鬆的佈局設計規則或是一致的佈局設計規則之下，用較大的間距來加以設置。在一實施例中，導電層178係具有160μm的間距。用於基板176上的導電層178且利用扇出的互連結構170可達成之放鬆的佈局設計規則係降低I/O密度，並且藉由提供設計上的彈性給基板上的導電層的佈局而簡化用於該基板的繞線。
擴大的半導體裝置174的優點中之一是較低的成本。在許多半導體製程中，形成該凸塊結構的成本大約是總費用的15%。基板的成本大約是總費用的60%，並且組裝大約是總費用的25%。基板的成本之一相當大的部分是由半導體封裝的I/O密度以及相關的線路間距需求所驅使的。儘管具有扇出的互連結構170之擴大的半導體裝置174(參見圖4a-4r)的形成可能增加一些成本到該製程，但是利用具有 扇出的互連結構170之擴大的半導體裝置174結合具有較大的線路間距之基板176的節省是顯著的。例如，具有較大線路間距的基板176的成本是小於用於和如同圖4b中所述的導電層132的製程設計規則可達成的最小間距相容的基板之成本的一半。利用具有較大線路間距的基板176所達成的節省係超過形成擴大的半導體裝置174之可能的額外成本。此外，用於具有較大間距的基板176之放鬆的佈局設計規則係在設置接觸墊及線路178上提供較大的彈性。
具有扇出的互連結構170之擴大的半導體裝置174係容許分別具有不同的I/O佈局及密度之許多不同的半導體晶粒124能夠利用於一共同的基板176。該扇出的互連結構170係將實質任意的半導體晶粒124的I/O佈局及密度轉換為一共同且均勻的I/O佈局及密度，以用於互連至基板176的導電層178。例如，一第一半導體晶粒124可具有一給定的I/O佈局及密度。該扇出的互連結構170係轉換該第一晶粒的I/O佈局及密度以用於互連至基板176的導電層178。 一第二半導體晶粒124可具有一較高的I/O佈局及密度。該扇出的互連結構170係轉換該第二晶粒之較高的I/O佈局及密度，以用於如同該第一晶粒地互連至相同的基板176的導電層178。於是，扇出的互連結構170係轉換不同的半導體晶粒的I/O佈局及密度成為基板176之一共同且均勻的I/O佈局及密度。一共同的基板的使用係降低成本。
該擴大的半導體裝置174係包含呈現低模數及高的熱膨脹係數(CTE)之複合性質之例如是矽的半導體材料以及 例如是環氧樹脂的封裝材料。擴大的半導體裝置174之複合的CTE係匹配基板176的CTE、或是比單獨半導體材料更密切匹配之。於是，擴大的半導體裝置174以及該在擴大的半導體裝置174及基板176之間的電互連係在熱循環期間遭受到較少的應力。
擴大的半導體裝置174的另一優點是離散的電氣構件151可以實質相鄰半導體晶粒124來加以置放，同時維持充分的分開以消除由於形成在週邊區域148中的封裝材料152所造成之寄生阻抗的影響。
圖9a-9d係相關於圖2及3a-3c來描繪利用導電柱及扇出互連結構來形成一擴大的半導體裝置，以減少一基板的複雜性。從圖4o繼續，一圖案化或光阻層190係利用印刷、旋轉塗覆、或是噴霧塗覆以形成在絕緣層162及導電層160之上，即如同在圖9a中所示者。在某些利用一絕緣層於圖案化的實施例中，該絕緣層可包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似的結構性質的材料。光阻層190的一部分係藉由一蝕刻製程來加以移除以形成貫孔192，該些貫孔192係向下延伸並且露出導電層160。或者是，貫孔192係藉由利用雷射194的LDA來加以形成。
在圖9b中，一導電材料係利用一例如是印刷、濺鍍、電解的電鍍、以及無電的電鍍的圖案化及金屬沉積製程以沉積到導電層160之上的貫孔192中，以形成導電柱196。該導電材料可以是一或多層的Al、Cu、Sn、Ti、Ni、Au、 Ag、W或是其它包含該些金屬的合金之合適的導電材料。導電柱196係電連接至導電層160。
在圖9c中，光阻層190的剩餘部分係藉由一化學剝除製程來加以移除，以露出絕緣層162以及導電柱196的一部分。在一實施例中，導電柱196的高度是20-45μm。
在圖9d中，一導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在導電柱196之上。該凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其組合及合金，其具有一選配的助熔溶劑。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料或是無鉛的焊料。該凸塊材料可被形成在導電柱196之上。或者是，該凸塊材料可利用一適當的附接或接合製程而被接合到導電柱196。在一實施例中，該導電的凸塊材料係藉由加熱該材料超過其熔點來進行回焊以形成球或凸塊198。在某些應用中，凸塊198係被回焊第二次，以改善至導電柱196的電氣接觸。
該些導電柱196及凸塊198可藉由其它製程來加以形成。例如，一非可熔的導電柱196(例如Cu)可被形成在導電層132或導電層160之上。在不需要一絕緣材料以阻止可熔的材料向下流動到該導電柱的情形下，一可熔的凸塊198係形成在非可熔的導電柱196之上。
絕緣層156及162、導電層160、導電柱196、以及凸塊198的組合係構成一形成在半導體晶粒124及封裝材料152之上的扇出的互連結構200。額外的絕緣層及RDL可被 形成在扇出的互連結構200中，以用於互連至半導體晶粒124。互連結構200的配接表面係具有一I/O密度小於在半導體晶粒124上的導電層132的一I/O密度。
該重組的晶圓係利用鋸刀或雷射切割工具202，穿過封裝材料152及扇出的互連結構200而被單粒化成為具有扇出的互連結構200之個別的擴大的半導體裝置204。
圖10係展示在單粒化之後的具有扇出的互連結構200之擴大的半導體裝置204。半導體晶粒124的導電層132係電連接至導電層160、導電柱196、以及凸塊198。該擴大的半導體裝置204係大於半導體晶粒124，因為封裝材料152係被設置在週邊區域148中。在一實施例中，給定5.2x5.2mm2的半導體晶粒之下，則擴大的半導體裝置204是6.0x6.0mm2。在其它實施例中，擴大的半導體裝置204可以是高達50x50mm2。
圖11a係展示具有設置在基板206之上的扇出的互連結構200之擴大的半導體裝置204，其中凸塊198係對準形成在該基板上的導電層208。導電層208係包含用於透過基板206電互連的接觸墊及線路。圖11b係展示安裝到基板206之擴大的半導體裝置204，其中凸塊係冶金且電連接至導電層208。導電層208的I/O密度係和互連結構200的I/O密度相等或是一致的。
圖12係展示兩個並排擴大的半導體裝置204，其中凸塊168係冶金並且電連接至導電層178。在基板176上的並排擴大的半導體裝置174係提供2.5D內插器集積的一替代 方案。
圖13係展示在一具有扇出的互連結構200以及冶金且電連接至基板176的導電層178的凸塊198之擴大的半導體裝置204中的兩個並排的半導體晶粒124。
作為具有扇出的互連結構200之擴大的半導體裝置204之一特點的是，相較於導電層132所用的製程可達成的最小間距，凸塊208係以一放鬆的佈局設計規則來加以設置。換言之，形成在扇出的互連結構200之上的凸塊208係被散開以具有相較於該製程可達成的最大I/O密度以及最小間距之一較低的I/O密度以及較大的間距。在一實施例中，凸塊208係以160μm的間距來加以設置。儘管具有一較低的I/O密度，凸塊208係具有和導電層132相同的I/O數目，以提供用於半導體晶粒124上的主動及被動構件的互連。凸塊208之較低的I/O密度以及較大的間距係降低基板206的佈局需求。換言之，基板206的導電層208並不須符合導電層132的製程設計規則可達成的最小間距。導電層208可以在和扇出的互連結構200內的導電層160及凸塊208所用的相同之放鬆的佈局設計規則或是一致的佈局設計規則之下，用較大的間距來加以設置。在一實施例中，導電層208係具有160μm的間距。用於基板206上的導電層208且利用扇出的互連結構200可達成之放鬆的佈局設計規則係降低I/O密度，並且藉由提供設計上的彈性給基板上的導電層的佈局而簡化用於該基板的繞線。
擴大的半導體裝置204的優點中之一是較低的成本。 在許多半導體製程中，形成該凸塊結構的成本大約是總費用的15%。基板的成本大約是總費用的60%，並且組裝大約是總費用的25%。基板的成本之一相當大的部分是由半導體封裝的I/O密度以及相關的線路間距需求所驅使的。儘管具有扇出的互連結構200之擴大的半導體裝置204的形成可能增加一些成本到該製程，但是利用具有扇出的互連結構200之擴大的半導體裝置204結合具有較大的線路間距之基板206的節省是顯著的。例如，具有較大線路間距的基板206的成本是小於用於和如同圖4b中所述的導電層132的製程設計規則可達成的最小間距相容的基板之成本的一半。利用具有較大線路間距的基板206所達成的節省係超過形成擴大的半導體裝置204之可能的額外成本。此外，用於具有較大間距的基板206之放鬆的佈局設計規則係在設置接觸墊及線路208上提供較大的彈性。
具有扇出的互連結構200之擴大的半導體裝置204係容許分別具有不同的I/O佈局及密度之許多不同的半導體晶粒124能夠利用於一共同的基板206。該扇出的互連結構200係將實質任意的半導體晶粒124的I/O佈局及密度轉換為一共同且均勻的I/O佈局及密度，以用於互連至基板206的導電層208。例如，一第一半導體晶粒124可具有一給定的I/O佈局及密度。該扇出的互連結構200係轉換該第一晶粒的I/O佈局及密度以用於互連至基板206的導電層208。一第二半導體晶粒124可具有一較高的I/O佈局及密度。該扇出的互連結構200係轉換該第二晶粒之較高的I/O佈局及 密度，以用於如同該第一晶粒地互連至相同的基板206的導電層208。於是，扇出的互連結構200係轉換不同的半導體晶粒的I/O佈局及密度成為基板206之一共同且均勻的I/O佈局及密度。一共同的基板的使用係降低成本。
該擴大的半導體裝置204係包含呈現低模數及高CTE之複合性質之例如是矽的半導體材料以及例如是環氧樹脂的封裝材料。擴大的半導體裝置204之複合的CTE係匹配基板206的CTE、或是比單獨半導體材料更密切匹配之。於是，擴大的半導體裝置204以及該在擴大的半導體裝置204及基板206之間的電互連係在熱循環期間遭受到較少的應力。
擴大的半導體裝置204的另一優點是離散的電氣構件151可以實質相鄰半導體晶粒124來加以置放，同時維持充分的分開以消除由於形成在週邊區域148中的封裝材料152所造成之寄生阻抗的影響。
圖14係展示一沉積在半導體晶粒124的背表面128之上的熱介面材料(TIM)210。TIM 210是一熱環氧樹脂或是導熱膏。一散熱器或散熱片212係被安裝或形成在TIM 210及封裝材料152之上。散熱片212可以是CU、Al、或是其它具有高導熱度的材料。散熱片212及TIM 210係形成一導熱的路徑，其係散佈及耗散由半導體晶粒124的高頻電子構件所產生的熱，並且提高擴大的半導體裝置204的熱效能。該熱係徑向地從散熱片204來加以耗散。
在以上的每一個例子中，一扇出比例係存在於該半導 體晶粒及基板之間。一個階層的扇出比例是一第一裝置的I/O密度(每單位面積的I/O)除以一電連接至該第一裝置的第二裝置的I/O密度。在圖6a-6b及11a-11b中，該扇出比例是該半導體晶粒124的I/O密度除以基板176或206的I/O密度。在一實施例中，半導體晶粒124的I/O密度是每mm2有30個I/O，並且基板176的I/O密度是每mm2有10個I/O，此係得到一個30/10=3的扇出比例。
作為被體現在擴大的半導體裝置174及204中之一般原理的是，一I/O密度轉換結構係被設置在較高的I/O階層(半導體晶粒124)以及較低的I/O階層(基板176或206)之間，以有效率地向下轉換I/O密度，以便於簡化較低的I/O階層的佈局需求。一般而言，一個階層的扇出比例(FR)可在方程式(1)中被定義為：FR=(輸入I/O密度)/(輸出I/O密度) (1)=p2 * (N/d2)
其中：d=晶粒尺寸
p=封裝間距
N=在晶粒上非冗餘的I/O數目
圖15係展示一較高I/O密度的階層220(例如，半導體晶粒124)電連接至一I/O密度轉換結構222(例如，扇出的互連結構150或170)。該I/O密度轉換結構222係電連接至較低的I/O階層224(例如，基板176或206)。
該I/O密度轉換可以應用到半導體製造的任意階段。例如，該較高I/O密度的階層220可以是基板176或206，並 且該較低I/O密度的階層224可以是一PCB(參見圖2)。當扇出比例超過10時，例如對於矽晶粒而言，佈局及互連規則會變成在經濟上是效率差的。在2到10之間的扇出比例對於大多數的半導體階層而言係被視為經濟的。在一實施例中，基板176或206的I/O密度是每mm2有10個I/O，並且PCB的I/O密度是每mm2有4個I/O，此係得到10/4=5的扇出比例。該I/O密度轉換結構222係放鬆用於該PCB導電層的佈局設計規則，以降低I/O密度並且簡化用於該較低I/O密度的階層224的繞線以降低成本。
圖16a係展示具有扇出的互連結構170之擴大的半導體裝置174被設置且安裝到基板176之上。具有凸塊226的基板176係被設置且安裝到PCB 50之上。圖16b係展示安裝到基板176的半導體裝置174以及安裝到PCB 50的基板176。半導體晶粒124之較高的I/O密度係透過扇出的互連結構170而被轉換至基板176之較低的I/O密度。同樣地，基板176可以轉換其I/O密度成為PCB 50之一較低的I/O密度。在每個情形中，在每個階層之間的I/O密度轉換結構係放鬆用於該較低階層的導電層佈局設計規則，以降低I/O密度並且簡化用於該較低I/O密度的階層的繞線以降低成本。
儘管本發明的一或多個實施例已經詳細地加以描述，但本領域技術人員將會體認到可對於該些實施例做修改及調適，而不脫離如以下的申請專利範圍中所闡述之本發明的範疇。
10‧‧‧半導體晶粒
12‧‧‧凸塊
14‧‧‧接觸墊
16‧‧‧主動表面
20‧‧‧基板
22‧‧‧導電層(線路)
24‧‧‧電氣構件
50‧‧‧電子裝置
52‧‧‧印刷電路板(PCB)
54‧‧‧信號線路
56‧‧‧引線接合封裝
58‧‧‧覆晶
60‧‧‧球格陣列(BGA)
62‧‧‧凸塊晶片載體(BCC)
64‧‧‧雙排型封裝(DIP)
66‧‧‧平台柵格陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧四邊扁平無引腳封裝(QFN)
72‧‧‧四邊扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊
78‧‧‧中間載體
80‧‧‧導線
82‧‧‧引線接合
84‧‧‧封裝材料
88‧‧‧半導體晶粒
90‧‧‧載體
92‧‧‧底膠填充(環氧樹脂黏著材料)
94‧‧‧引線接合
96、98‧‧‧接觸墊
100‧‧‧模製化合物(封裝材料)
102‧‧‧接觸墊
104‧‧‧凸塊
106‧‧‧中間載體
108‧‧‧主動區
110、112‧‧‧凸塊
114‧‧‧信號線
116‧‧‧模製化合物(封裝材料)
120‧‧‧半導體晶圓
122‧‧‧主體基板材料
124‧‧‧半導體晶粒(構件)
126‧‧‧切割道
128‧‧‧背表面
130‧‧‧主動表面
132‧‧‧導電層
134‧‧‧切割工具
136‧‧‧擴展台
138‧‧‧箭頭
140‧‧‧週邊區域
144‧‧‧臨時基板(載體)
146‧‧‧介面層(雙面帶)
148‧‧‧週邊區域
150‧‧‧重新配置(重組)的晶圓
151‧‧‧離散的電氣構件
152‧‧‧封裝材料(模製化合物)
154‧‧‧研磨機
156‧‧‧絕緣(保護)層
158‧‧‧雷射
160‧‧‧導電層
162‧‧‧絕緣(保護)層
164‧‧‧雷射
166‧‧‧導電層
168‧‧‧凸塊(球)
170‧‧‧扇出的互連結構
172‧‧‧鋸刀(雷射切割工具)
174‧‧‧擴大的半導體裝置
176‧‧‧基板
178‧‧‧導電層
190‧‧‧圖案化(光阻)層
192‧‧‧貫孔
194‧‧‧雷射
196‧‧‧導電柱
198‧‧‧凸塊(球)
200‧‧‧扇出的互連結構
202‧‧‧鋸刀(雷射切割工具)
204‧‧‧擴大的半導體裝置
206‧‧‧基板
208‧‧‧導電層(凸塊)
210‧‧‧熱介面材料(TIM)
212‧‧‧散熱器(散熱片)
220‧‧‧較高I/O密度的階層
222‧‧‧I/O密度轉換結構
224‧‧‧較低I/O密度的階層
圖1係描繪一習知安裝到基板的覆晶類型的半導體晶粒；圖2係描繪一具有不同類型的封裝安裝到其表面的PCB；圖3a-3c係描繪安裝到該PCB之代表性的半導體封裝的進一步細節；圖4a-4r係描繪形成一具有一扇出互連結構之擴大的半導體裝置以減少基板的複雜性的製程；圖5係描繪具有一用於該扇出互連結構之降低的佈局密度之擴大的半導體裝置；圖6a-6b係描繪以降低的佈局密度安裝到基板之擴大的半導體裝置；圖7係描繪兩個根據圖6a-6b以降低的佈局密度來安裝到基板的並排擴大的半導體裝置；圖8係描繪在一擴大的半導體裝置中之兩個並排的半導體晶粒；圖9a-9d係描繪利用導電柱及扇出互連結構以形成一擴大的半導體裝置之製程；圖10係描繪具有導電柱及扇出互連結構之擴大的半導體裝置；圖11a-11b係描繪以降低的佈局密度安裝到基板之具有導電柱及互連結構之擴大的半導體裝置； 圖12係描繪兩個根據圖10a-10b以降低的佈局密度來安裝到基板的並排擴大的半導體裝置；圖13係描繪在一擴大的半導體裝置中之兩個並排半導體晶粒；圖14係描繪一形成在該擴大的半導體裝置之上的散熱器；圖15係描繪一較高的I/O密度階層利用一I/O密度轉換結構而被轉換成一較低的I/O密度階層；以及圖16a-16b係描繪多階層的半導體裝置及結構，其分別具有一不同的I/O密度。
124‧‧‧半導體晶粒(構件)
128‧‧‧背表面
130‧‧‧主動表面
132‧‧‧導電層
151‧‧‧離散的電氣構件
152‧‧‧封裝材料(模製化合物)
156‧‧‧絕緣(保護)層
158‧‧‧雷射
160‧‧‧導電層
162‧‧‧絕緣(保護)層
166‧‧‧導電層
168‧‧‧凸塊(球)
176‧‧‧基板
178‧‧‧導電層

Claims (15)

  1. 一種製造一半導體裝置之方法，其係包括：提供一基板；提供一第一半導體晶粒，其包含複數個接觸墊，該些接觸墊係具有一輸入/輸出(I/O)密度，其大於該基板的一I/O密度；在該第一半導體晶粒上形成一I/O密度轉換結構以將在該第一半導體晶粒上的接觸墊的該I/O密度轉換至該基板的該I/O密度，藉由(a)在該第一半導體晶粒的周圍的一週邊區域中沉積一絕緣材料；以及(b)在該第一半導體晶粒及絕緣材料之上形成一互連結構；以及將該第一半導體晶粒以及I/O密度轉換結構安裝至該基板，其中該互連結構將所述接觸墊的該I/O密度轉換至該基板的該I/O密度是利用該互連結構對於該第一半導體晶粒的一第一配接表面的一第一I/O密度與所述接觸墊的該I/O密度一致並且該互連結構對於該基板的一第二配接表面的一第二I/O密度與該基板的該I/O密度一致。
  2. 如申請專利範圍第1項之方法，其中形成該互連結構係包含：在該第一半導體晶粒以及該絕緣材料之上形成一第一絕緣層；在該第一絕緣層以及該第一半導體晶粒的接觸墊之上 形成一導電層；以及在該導電層之上形成一第二絕緣層。
  3. 如申請專利範圍第2項之方法，其中形成該互連結構進一步包含在該導電層之上形成複數個導電柱。
  4. 如申請專利範圍第1項之方法，其進一步包含設置一離散的電氣構件相鄰於該第一半導體晶粒。
  5. 如申請專利範圍第1項之方法，其進一步包含：設置一第二半導體晶粒相鄰於該第一半導體晶粒，該第二半導體晶粒包含一I/O密度，其不同於在該第一半導體經歷上的該些接觸墊的I/O密度；以及將該I/O密度轉換結構形成在該第二半導體晶粒之上以將該第二半導體晶粒的該I/O密度轉換至該基板的該I/O密度。
  6. 一種製造一半導體裝置之方法，其係包括：提供一第一階層裝置，其包含一第一I/O密度；沉積一絕緣材料圍繞該第一階層裝置；提供一第一輸入/輸出(I/O)密度轉換結構；配置該第一階層裝置於該第一I/O密度轉換結構上；提供一第二階層裝置，其包含小於該第一I/O密度的一第二I/O密度；以及配置該第一I/O密度轉換結構於該第二階層裝置上，其中該第一I/O密度轉換結構將該第一階層裝置的該第一I/O密度轉換至該第二階層裝置的該第二I/O密度。
  7. 如申請專利範圍第6項之方法，其中該第一階層裝置 係包含一半導體晶粒。
  8. 如申請專利範圍第6項之方法，其中形成該第一I/O密度轉換結構係包含在該第一階層裝置及絕緣材料之上形成一導電層，並且在該導電層上形成複數個凸塊。
  9. 如申請專利範圍第8項之方法，其中形成該第一I/O密度轉換結構進一步包含：在該導電層之上形成複數個導電柱；以及在該導電柱之上形成該些凸塊。
  10. 如申請專利範圍第6項之方法，其中該第二階層裝置係包含一基板，其含有一第二I/O密度轉換結構。
  11. 一種半導體裝置，其係包括：一第一半導體晶粒；一絕緣材料沉積，其被沉積在該第一半導體晶粒的周圍的一週邊區域中；一第一輸入/輸出(I/O)密度轉換結構，其被形成在該第一半導體晶粒之下，該第一輸入/輸出(I/O)密度轉換結構包含：(a)被形成在該第一半導體晶粒和絕緣材料之上的一導電層，以及(b)被形成在該導電層之上的複數個互連結構；以及一基板，其被設置在相對於該第一半導體晶粒的該第一I/O密度轉換結構之下，其中該第一I/O密度轉換結構 將該第一半導體晶粒的一I/O密度轉換至該基板的一I/O密度。
  12. 如申請專利範圍第11項的半導體裝置，其進一步包含：一第二半導體晶粒，其被設置在該基板之上；以及一第二I/O密度轉換結構，其被形成在該第二半導體晶粒和該基板之間。
  13. 如申請專利範圍第11項的半導體裝置，其進一步包含一第二半導體晶粒，其被設置在該第一I/O密度轉換結構之上。
  14. 如申請專利範圍第13項的半導體裝置，其中該第二半導體晶粒包含一I/O密度，其不同於該第一半導體晶粒的該I/O密度。
  15. 如申請專利範圍第11項的半導體裝置，其進一步包含一離散的電氣構件，其被設置在該第一I/O密度轉換結構之上。
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