TWI579960B - 形成具有絕緣環形圈的導電性直通矽晶穿孔（ｔｓｖ）之半導體裝置及方法 - Google Patents

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Description

形成具有絕緣環形圈的導電性直通矽晶穿孔(TSV)之半導體裝置及方法
本發明大體上關於半導體元件，更特別的係關於形成具有絕緣環形圈的導電性直通矽晶穿孔之半導體裝置及方法。
在現代電子產品中半導體元件隨處可見。半導體元件隨電性構件的數目和密度變化。離散的半導體元件一般含有一種電性構件，諸如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、以及功率型金屬氧化物半導體場效電晶體(MOSFET)。積體半導體元件典型上含有數百到數百萬個電性構件。積體半導體裝置的範例包括微控制器、微處理器、電荷耦合元件(CCD)、太陽能電池、以及數位微鏡元件(DMD)。
半導體元件實行很廣泛的功能，諸如：信號處理、高速計算、傳輸及接收電磁信號、控制電子元件、將太陽光轉成電力、以及替電視顯示器建立視覺投影。半導體元件見於各種娛樂、通信、電力轉換、網路、電腦、以及消費性產品的領域中。半導體元件也於軍事、航空、汽車、工業控制器以及辦公室設備中發現。
半導體元件利用了半導體材料的電性性質。半導體材料的原子結構藉由電場的或基極電流的施加或透過摻雜的過程使得其導電度得以操縱。摻雜將雜質引進半導體材料內來操縱並控制半導體元件的導電度。
半導體元件包含主動及被動的電性結構。包括雙極電晶體及場效電晶體的主動結構係控制電流的流動。藉由改變摻雜的程度以及電場或基極電流的施加，電晶體係促進或限制電流的流動。包含電阻器、電容器、電感器的被動結構係建立實施各種電性的功能所必需的電壓及電流的關係。被動及主動結構係經電性連接以形成電路，該電路其使得半導體元件實施高速計算及其它有效的功能。
半導體元件一般係使用二個複雜的製造過程來製造，也就是前端製造以及後端製造，其每一者可能牽涉數百個步驟。前端製造牽涉半導體晶圓表面上複數個晶粒的形成。每一個晶粒典型上係完全相同的且含有由電性連接主動及被動構件形成的電路。後端製造牽涉從已完成的晶圓單離化出個別的晶粒，並將晶粒封裝以提供結構上的支撐和環境的隔絕。
半導體製造的一個目標係生產較小的半導體元件。較小的元件典型上消耗較少的電力、具有較高的效能、以及可以更有效率生產出。此外，較小的半導體元件具有較小的佔位面積(footprint)，其對於較小端的產品是所想要的。一較小的晶粒尺寸可藉由前端製程改善而造成具有較小、較高密度的主動和被動構件的晶粒來達成。後端製程可藉由在電性連結以及封裝材料上的改良以造成具有較小佔位面積的半導體元件封裝。
圖1顯示一具有由鋸切道14隔開而形成於晶圓上的複數個半導體晶粒12的習知半導體晶圓10。一絕緣層或介電層16形成於作用表面18之上。一電性導電層20形成於絕緣層16之上。導電層20隨著用於電性連接到外部電路的接觸墊來操作。一絕緣層或鈍化層22形成於絕緣層16和導電層20之上。
圖2例示習知的半導體晶粒12的一部份。複數個穿孔係經過晶粒12的基底半導體材料和絕緣層16而形成。一絕緣材料首先形成與穿孔的側壁上當作一絕緣圈24。形成絕緣圈24之後，剩下的穿孔區域接者以絕緣圈24上的導電性材料充填以形成Z方向垂直的導電性直通矽晶穿孔(TSV) 26。
圖3a-3d例示另一個具有一絕緣圈的習知導電性TSV。在圖3a中，複數個穿孔28經過晶粒12的基底半導體材料和絕緣層16而形成。一絕緣材料首先沉積進入穿孔28以形成一絕緣圈30，如圖3b所示。在圖3c中，穿孔32被切掉以移除絕緣圈30以及絕緣層16內或裡面的基底半導體材料下至導電層20。形成絕緣圈30之後，剩下的穿孔區域32接著以電性導電材料充填以形成Z方向垂直的導電性TSV 34，如圖3d所示。導電性TSV 34係經電性連接到導電層20。
在每一個案例中，絕緣圈係在導電性TSV之前沉積。因此，絕緣材料會於沉積期間在暴露的導電層20上積聚。在用導電材料充填穿孔之前，絕緣材料必須從導電層20的TSV接觸區域被移除或清理掉以確保良好的電性接觸。從導電層20的TSV接觸區域移除絕緣殘餘物的過程非常耗時，而且增加了製造成本。不能從導電層20的TSV接觸區域適當地移除絕緣層24會造成半導體晶粒12的高接觸抗性及缺陷。
其需要用一絕緣圈來形成一導電性TSV而不會在底下的導電層上留下絕緣材料殘餘物。因此，在一實施例中，本發明係一種製造半導體元件的方法，該方法包含以下的步驟：提供一半導體晶圓；在該半導體晶圓的作用表面上形成一絕緣層；在該絕緣層上形成一導電層；從該半導體晶圓的背表面，對置於該作用表面形成一第一穿孔，經過該半導體晶圓及絕緣層，到該導電層；在該第一穿孔中沉積一導電材料以形成一TSV；在形成該導電性TSV之後，從該半導體晶圓的背表面的導電性TSV附近形成一第二穿孔，經過該半導體晶圓及絕緣層到該導電層；以及在該第二穿孔中沉積一第一絕緣材料以形成一絕緣環形圈。
在另一個實施例中，本發明係一種製造半導體元件的方法，該方法包含以下的步驟：提供一半導體晶圓；形成一經過該半導體晶圓的第一穿孔；在該第一穿孔中沉積一導電材料以形成一導電穿孔；在該導電穿孔附近形成一經過該半導體晶圓的第二穿孔；以及在該第二穿孔中沉積一第一絕緣材料以形成一絕緣圈。
在另一個實施例中，本發明係一種製造半導體元件的方法，該方法包含以下的步驟：提供一半導體晶粒；形成一經過該半導體晶粒的第一穿孔；在該第一穿孔中沉積一導電材料以形成一導電穿孔；在該導電穿孔外部形成一第二穿孔經過該半導體晶粒；以及在該第二穿孔中沉積一第一絕緣材料以形成一絕緣圈。
在另一實施例中，本發明係一種半導體元件，該半導體元件包含一半導體晶粒及導電穿孔，該導電穿孔係經過該半導體晶粒來形成。一絕緣圈經過該半導體晶粒而形成於導電穿孔的外部。
本發明係被敘述在下文關於該等圖式之描述的一或更多實施例中，其中相同的元件符號係代表相同或是類似的元件。儘管本發明係以用於達成本發明目的之最佳模式的角度來敘述，熟習本項技術人士仍將理解到係，其打算涵蓋可被包含於本發明之精神與範疇內的替代例、修改例、以及對等例，其中本發明之精神與範疇係如由該等下述揭示內容與圖式所支持的該等後附申請專利範圍以及其對等例來定義。
半導體元件一般係使用二複雜製造過程來製造：前端製造以及後端製造。前端製造牽涉半導體晶圓表面上複數個晶粒的形成。晶圓上的每一晶粒包含主動和被動的電性構件，其係經電性連接以形成功能性的電性電路。主動電性構件，諸如電晶體及二極體，具有控制電流流動的能力。被動電性構件，諸如電容器、電感器、電阻器、及變壓器，係建立實施電性電路功能所必須的電壓及電流的關係。
被動及主動構件係藉由包含摻雜、沉積、光微影、蝕刻、和平坦化等一系列製程步驟。藉由諸如離子佈植或熱擴散的技術，摻雜得以將雜質引進半導體材料。該摻雜製程係修改主動元件中的半導體材料的導電度，其係轉換該半導體材料成為絕緣體、導體、或是響應於一電場或基極電流來動態地改變該半導體材料的導電度。電晶體係包含具有不同類型及程度的摻雜的區域，該些區域係視所必要以使得該電晶體在電場或基極電流的施加時提升或限制電流的流動來加以配置。
主動及被動構件係藉由具有不同電性性質的層來形成。該些層可藉由各種沉積技術來形成，該技術部分是由被沉積的材料類型來決定的。例如，薄膜沉積可能牽涉到化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解電鍍法、及無電電鍍法。每個層一般是被圖案化，以形成主動構件、被動構件或是構件間的電性連接的部分。
該等層可利用光微影而被圖案化，該光微影牽涉在該層上的光敏材料的沉積而得以被圖案化。一圖案係利用光從一光罩轉印至光阻。該光阻圖案遭受到光的部分係利用一溶劑來移除，露出下面待被圖案化的層的部分。該光阻的剩餘部分係被移除，留下一圖案化的層。或者是，某些類型的材料係藉由利用諸如是無電電鍍法及電解電鍍法的技術來直接將該材料沉積到該些區域或是沉積到由一先前的沉積/蝕刻製程所形成的空孔中而被圖案化。
沉積一材料的薄膜於一現存的圖案上可以擴大底下的圖案並建立一非均勻平坦的表面。一均勻平坦的表面是產生較小且更緊密聚集的主動及被動構件所需的。平坦化可被利用來從晶圓的表面移除材料並且產生一均勻平坦的表面。平坦化係牽涉到利用一拋光墊來拋光晶圓的表面。一研磨劑材料及腐蝕性化學品係在拋光期間被加到晶圓的表面。該研磨劑的機械性作用以及該化學品的腐蝕性作用的組合係移除任何不規則的表面構形，以產生一均勻平坦的表面。
後端製造係指切割或單離化已完成的晶圓成個別的晶粒，並接著封裝用於結構性支撐和環境隔絕的晶粒。為了單離化晶粒，晶圓係沿著該晶圓的非功能區域(稱為鋸切道或劃線)來被劃線且截斷。該晶圓係利用一雷射切割工具或鋸刀而被單離化。在單離化之後，該個別的晶粒係被安裝到一封裝基板，該封裝基板係包含用於和其它系統構件互連的接腳或接觸墊。形成在半導體晶粒之上的接觸墊係接著連接至該封裝內的接觸墊。該些電性連接可以利用銲料凸塊、柱形凸塊、導電膏、或是引線接合來做成。一封裝材料或是其它塑模材料係沉積在該封裝之上，以提供實體支撐及電性隔絕。該完成的封裝係接著被插入一電性系統中，並且使得該半導體元件的功能為可供其它系統構件利用的。
圖4例示具有一晶片載體基板或是具有複數個印刷電路板(PCB)的電子元件50，而該半導體封裝係安裝到其表面。電子元件50可具有半導體封裝之一類型、或多類型，取決於應用方式。半導體封裝的不同類型係經顯示於圖4以作為例示的目的。
電子元件50可是孤立式系統，該孤立式系統使用半導體封裝來執行一或多個電性功能。或者，電子元件50可以是一較大系統之子構件。舉例而言，電子元件50可以是行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或是其它電子通訊元件的一部份。或者是，電子元件50可以是一可插入電腦中之顯示卡、網路介面卡或其它信號處理卡。該半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散元件或其它半導體晶粒或電性構件。小型化及重量減輕是這些產品能夠被市場接受所不可少的。在半導體元件間的距離必須縮短以達到更高的密度。
在圖4中，PCB 52提供一般的基板，其用於結構性支撐以及安裝於該PCB上的半導體封裝的電性互連。導電的信號線路54係利用蒸鍍、電解電鍍法、無電電鍍法、網版印刷、或其它合宜的金屬沉積製程而被形成在PCB 52的一表面之上或是在層內。信號線路54提供在半導體封裝、安裝的構件、以及其它外部的系統構件的每一個之間的電性通訊。線路54亦提供電源及接地連接給每個半導體封裝。
在一些實施例中，半導體元件具有二封裝層級。第一層級的封裝是一種用於將半導體晶粒機械地及電性地附接至一中間載體的技術。第二層級的封裝係牽涉到將該中間載體機械地及電性地附接至PCB。在其它實施例中，一半導體元件可以只有該第一層級的封裝，其中晶粒是直接機械地及電性地安裝到PCB上。
為了例示的目的，許多第一層級封裝的類型，包括引線接合封裝56及覆晶58，係被顯示於PCB 52上。此外，包含球狀柵格陣列(BGA) 60、凸塊晶片載體(BCC) 62、雙排型封裝(DIP) 64、平台柵格陣列(LGA) 66、多晶片模組(MCM) 68、四邊扁平無引腳封裝(QFN) 70、及四邊扁平封裝72之數種類型的第二層級的封裝係被展示安裝在PCB 52上。視系統需求而定，以第一及第二層級的封裝類型的任意組合來組態的半導體封裝的任何組合及其它電子構件可連接至PCB 52。在某些實施例中，電子元件50包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板之上組合一或多個半導體封裝，製造商可將預製的構件納入電子元件及系統中。由於半導體封裝包括複雜的功能，因此可使用較便宜構件及流線化製程來製造電子元件。所產生的元件不太可能發生故障且製造費用較低，從而降低消費者成本。
圖5a-5c顯示範例性的半導體封裝。圖5a例示安裝於PCB 52上的DIP 64的進一步細節。半導體晶粒74係包括一含有類比或數位電路的作用區域，該些類比或數位電路係被實施為形成在晶粒內之主動元件、被動元件、導電層及介電層，並且根據該晶粒的電性設計而電性互連。例如，該電路可包含形成在半導體晶粒74的作用區域內之一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸墊76是一或多個層的導電材料，諸如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)，並且電性連接至形成在半導體晶粒74內之電路元件。在DIP 64的組裝期間，半導體晶粒74係利用一金-矽共晶層或諸如是熱環氧樹脂的黏著劑材料而被安裝至一中間載體78。封裝主體係包含一諸如是聚合物或陶瓷的絕緣封裝材料。導線80及引線接合82係在半導體晶粒74及PCB 52之間提供電性互連。囊封劑84係為了環境保護而沉積在該封裝之上以防止濕氣及微粒進入該封裝且污染晶粒74或引線接合82。
圖5b例示安裝於PCB 52上的BCC 62的進一步細節。半導體晶粒88係利用一底膠填充(underfill)或是環氧樹脂黏著劑材料92而被安裝在載體90之上。引線接合94係在接觸墊96及98之間提供第一層級的封裝互連。塑模化合物或囊封劑100係沉積在半導體晶粒88及引線接合94之上以提供實體支撐及電性隔絕給該元件。接觸墊102係利用一諸如電解電鍍法或無電電鍍法之合宜的金屬沉積製程而被形成在PCB 52的一表面之上以避免氧化。接觸墊102經電性連接到一或多個在PCB 52中的導電信號線路54。凸塊104係形成在BCC 62的接觸墊98以及PCB 52的接觸墊102之間。
在圖5c中，半導體晶粒58用一覆晶型的第一層級封裝被面向下地安裝到中間載體106。半導體晶粒58的作用區域108係包含類比或數位電路，該些類比或數位電路係被實施為根據該晶粒的電設計所形成的主動元件、被動元件、導電層及介電層。例如，該電路可包含一或多個電晶體、二極體、電感器、電容器、電阻器以及作用區域108內之其它電路元件。半導體晶粒58係經過凸塊110電性地及機械地連接至或體106。
BGA 60係使用凸塊112電性地及機械地連接到具有一BGA型的第二層級封裝的PCB 52。半導體晶粒58係經過凸塊110、信號線114及凸塊112電性連接至PCB 52中的導電信號線路54。一塑模化合物或囊封劑116係沉積在半導體晶粒58及載體106之上以提供實體支撐及電性隔絕給該元件。該覆晶半導體元件係提供從半導體晶粒58上的主動元件到PCB 52上的導電跡線之短的導電路徑，以便縮短信號傳遞距離、降低電容以及改善整體電路效能。在另一實施例中，半導體晶粒58可在無中間載體106的情況下，利用覆晶型第一層級的封裝直接機械地及電性地連接至PCB 52。
圖6a顯示，相關於圖4及5a-5c，一具有一基底基板材料122(諸如：矽、鍺、砷化鎵、磷化銦、或碳化矽)的半導體晶圓120以作為結構性支撐。複數個半導體晶粒或構件124係形成在晶圓120上且藉由如上所述的鋸切道126隔開。
圖6b顯示半導體晶圓120之一部分的剖面圖。每一個半導體晶粒124包括一背表面128及一作用表面130，該作用表面包含實施作為主動元件、被動元件、導電層、及在該晶粒內形成的介電層之類比或數位電路，並且根據該晶粒的電性設計被電性互連著。例如，該電路可包含一或多個電晶體、二極體以及其它形成在作用表面130內之電路元件以實施類比電路或數位電路，諸如數位信號處理器(DSP)、ASIC、記憶體或是其它信號處理電路。半導體晶粒124也可包含IPD，諸如電感器、電容器及電阻器，以供RF信號處理使用。
一絕緣或介電層132係利用PVD、CVD、網版印刷、旋轉塗佈、噴霧塗佈、燒結、或是熱氧化而形成於作用表面130之上。該絕緣層132包含一或多個層的二氧化矽(SiO2)、矽氮化物(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、氧化鋁(Al2O3)、聚亞醯胺、苯環丁烯(benzocyclobutene，BCB)、聚苯噁唑(polybenzoxazol，PBO)、或其他合宜的介電材料。
一電性導電層134利用PVD、CVD、電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程形成於絕緣層132上。導電層134可為一或多個層的Al、Cu、Sn、Ni、Au、Ag、或其他合宜的導電材料。導電層134係操作成接觸墊以便電性連接到外部電路。
一絕緣層或鈍化層136係利用PVD、CVD、網版印刷、旋轉塗佈、噴霧塗佈、燒結、或熱氧化而形成在絕緣層132、及導電層134之上。該絕緣層136包含一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似的絕緣及結構性質的材料。
圖6c顯示另一個實施例，其具有利用PVD、CVD、電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程而形成的電性導電層138。導電層138可為一或多個層的Al、Cu、Sn、Ni、Au、Ag、或其他合宜的導電材料。導電層138係操作成電性連接到作用表面130上的電路的接觸墊。
一增長式的互連結構140係形成於半導體晶粒124的作用表面130之上。該增長式的互連結構140包括利用諸如濺鍍、電解電鍍法、及無電電鍍法的圖案和金屬沉積製程而形成的一電性導電層或重分佈層(RDL)142。導電層142可以是一或多個層的Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導電層142的一部分係電性連接到接觸墊138。取決於半導體晶粒124的設計及功能，導電層142的其他部分可被電性共接或電性隔絕。
一絕緣或鈍化層144係利用PVD、CVD、網版印刷、旋轉塗佈、噴霧塗佈、燒結、或是熱氧化而形成在用於電性隔絕的導電層142附近。該絕緣層144包含一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似的絕緣及結構性質的材料。
圖7a-7f例示具有經過半導體晶粒而形成的一導電性TSV及絕緣環型圈的半導體晶粒124的一部份。在圖7a中，複數個穿孔146係經過半導體晶粒124及絕緣層132從作用表面130對面的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的深反應式離子蝕刻(DRIE)形成為晶圓的形式。該等穿孔146經過絕緣層132延伸到導電層134。在一實施例中，穿孔146具有一50-80微米(μm)的直徑或是寬度W1。
在圖7b中，穿孔146係用Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其他合宜的電性導電材料以利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來充填，以形成z方向垂直的導電性TSV 148。導電性TSV 148係經電性連接到導電層134。
在圖7c中，在用導電材料充填穿孔146以形成導電性TSV 148之後，穿孔150係利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE通過半導體晶粒124及絕緣層132從背表面128而形成。特別係，穿孔150會形成於導電性TSV 148的周圍或外部附近，以作為延伸下至導電層134的多個環型孔洞，如圖7d所示。在一實施例中，穿孔150在導電性TSV 148及基底半導體材料122之間具有一10-25μm的寬度W2。
在圖7e中，一絕緣或介電材料係利用PVD、CVD、網版印刷、燒結、或熱氧化，經沉積進入穿孔150以形成一絕緣環形圈152。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。圖7f顯示在導電性TSV 148的周圍或外部附近形成的絕緣環形圈152的一平面視圖。該絕緣環形圈152具有一低的介電常數(k)以電性隔絕具有低接觸電阻值及低電容值的導電性TSV 148。該低k的絕緣環形 圈152減低導電性TSV 148的熱應力及機械應力。此外，在形成絕緣環形圈152之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 148已經在導電層134之上形成了。在形成絕緣環形圈152之前形成導電性TSV 148省下了製造成本。該絕緣環形圈152可形成而實質上不具有孔洞。
圖8a-8g例示具有一絕緣環型圈的導電性TSV的另一個實施例。如圖8a所示，複數個穿孔154經過半導體晶粒124及絕緣層132從作用表面130對面的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE形成為晶圓的形式。該等穿孔154經過絕緣層132延伸到導電層134。在一實施例中，穿孔154具有一50-80μm的直徑或是寬度W1。
在圖8b中，一電性導電材料156，諸如Al、Cu、Sn、Ni、Au、Ag、Ti、或W，係利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來保形地沉積於穿孔154的側壁之上以形成z方向垂直的導電性TSV 156。導電性TSV 156係經電性連接到導電層134。
在圖8c中，該等穿孔154的剩餘部分係利用PVD、CVD、網版印刷、燒結、或熱氧化用一絕緣或介電材料來充填以形成一絕緣核心158。該絕緣核心158可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。該絕緣核心158係提供熱應力及機械應力的釋放給導電性TSV 156。
在圖8d中，在形成導電性TSV 156及絕緣核心158於穿孔154之後，穿孔160係利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE通過半導體晶粒124及絕緣層132從背表面128而形成。特別係，穿孔160會形成於導電性TSV 156及絕緣核心158的周圍或外部附近以作為延伸下至導電層134的多個環型孔洞。在一實施例中，穿孔160在絕緣核心158及基底半導體材料122之間具有一10-25 μm的寬度W2。圖8e顯示穿孔160、導電性TSV 156、及絕緣核心158的一平面視圖。
在圖8f中，一絕緣或介電材料係利用PVD、CVD、網版印刷、燒結、或熱氧化，經沉積進入穿孔160以形成一絕緣環形圈162。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。
圖8g顯示在導電性TSV 156及絕緣核心158的周圍或外部附近形成的絕緣環形圈162的一平面視圖。該絕緣環形圈162具有一低k以電性隔絕具有低接觸電阻值及低電容值的導電性TSV 156。該低k的絕緣環形圈162及絕緣核心158係減低導電性TSV 156上的熱應力及機械應力。此外，在形成絕緣環形圈162之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 156已經在導電層134之上形成了。在形成絕緣環形圈162之前形成導電性TSV 156省下了製造成本。該絕緣環形圈162可形成而實質上不具有孔洞。
圖9a-9f例示具有一絕緣環型圈的導電性TSV的另一個實施例。如圖9a所示，複數個穿孔164經過半導體晶粒124及絕緣層132從作用表面130對面的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE形成為晶圓的形式。該等穿孔164經過絕緣層132延伸到導電層134。在一實施例中，穿孔164具有一20-40 μm的直徑或是寬度W1。
在圖9b中，穿孔164係用Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其他合宜的電性導電材料以利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來充填，以形成z方向垂直的導電性TSV 166。該等較小的穿孔164允許該導電材料的更快沉積。導電性TSV 166係經電性連接到導電層134。
在圖9c中，在用導電材料充填穿孔164以形成導電性TSV 166之後，穿孔168係利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE通過半導體晶粒124及絕緣層132從背表面128而形成。特別係，穿孔168會形成於導電性TSV 166的周圍或外部附近以作為一延伸下至導電層134的環型孔洞，如圖9d所示。在一實施例中，穿孔168在導電性TSV 166及基底半導體材料122之間具有一30-50 μm的寬度W2，其比導電性TSV 166的寬度W1還大。
在圖9e中，一絕緣或介電材料利用PVD、CVD、網版印刷、燒結、或熱氧化，經沉積進入穿孔168以形成一絕緣環形圈170。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。穿孔168的較大寬度允許旋轉塗佈作為沉積聚合物型的絕緣材料的一選項。
圖9f顯示在導電性TSV 166的周圍或外部附近形成的絕緣環形圈170的一平面視圖。該絕緣環形圈170具有一低k以電性隔絕具有低接觸電阻值及低電容值的導電性TSV 166。該低k的絕緣環形圈170減低在導電性TSV 166上的熱應力及機械應力。此外，在形成絕緣環形圈170之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 166已經在導電層134之上形成了。在形成絕緣環形圈170之前形成導電性TSV 166省下了製造成本。該絕緣環形圈170可形成而實質上不具有孔洞。
圖10a-10f例示具有一絕緣環型圈的導電性TSV的另一個實施例。如圖10a所示，複數個穿孔174經過半導體晶粒124及絕緣層132從作用表面130對面的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE形成為晶圓的形式。該等穿孔174經過絕緣層132延伸到導電層134。在一實施例中，穿孔174具有一50-80 μm的直徑或是寬度W1。
在圖10b中，穿孔174係用Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其他合宜的電性導電材料以利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來充填以形成z方向垂直的導電性TSV 176。在此案例中，導電性TSV 176延伸至背表面128之上。該突出的導電性TSV 176致使半導體晶粒124直接地安裝在一堆疊元件或基板的接觸墊上。導電性TSV 176係經電性連接到導電層134。
在圖10c中，在用導電材料充填穿孔174以形成導電性TSV 176之後，穿孔178係利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE通過半導體晶粒124及絕緣層132從背表面128而形成。特別係，穿孔178會形成於導電性TSV 176的周圍或外部以作為一延伸下至導電層134的環型孔洞，如圖10d所示。在一實施例中，穿孔178在導電性TSV 176及基底半導體材料122之間具有一10-25 μm的直徑或是寬度W2。
在圖10e中，一絕緣或介電材料利用PVD、CVD、網版印刷、燒結、熱氧化、或結合光罩及CVD經沉積進入穿孔178來形成一絕緣環形圈180。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。
圖10f顯示在導電性TSV 176的周圍或外部附近形成的絕緣環形圈180的一平面視圖。該絕緣環形圈180具有一低k以電性隔絕具有低接觸電阻值及低電容值的導電性TSV 176。該低k的絕緣環形圈180減低在導電性TSV 176上的熱應力及機械應力。此外，在形成絕緣環形圈180之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 176已經在導電層134形成了。在形成絕緣環形圈180之前形成導電性TSV 176省下了製造成本。該絕緣環形圈180可形成而實質上不具有孔洞。
圖11a-11g例示具有一絕緣環型圈的導電性TSV的另一個實施例。如圖11a所示，複數個穿孔184經過半導體晶粒124及絕緣層132從作用表面130對面的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE形成為晶圓的形式。該等穿孔184經過絕緣層132延伸到導電層134。在一實施例中，穿孔184具有一50-80 μm的直徑或是寬度W1。
在圖11b中，穿孔184係用Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其他合宜的電性導電材料以利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來充填，以形成z方向垂直的導電性TSV 186。導電性TSV 186係經電性連接到導電層134。
在圖11c中，導電性TSV 186的一部分藉由蝕刻製程而移除，使得導電層TSV 186的頂表面低於背表面128。凹陷的導電性TSV 186允許一接觸插塞(諸如，一凸塊)的安裝來減少半導體晶粒124的高度。
在圖11d中，在用導電材料充填穿孔184來形成導電性TSV 186以及回蝕刻背表面128下的導電性TSV之後，穿孔188會利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE從經過半導體晶粒124及絕緣層134的背表面來形成。特別係，穿孔188會形成於導電性TSV 186的周圍或外部附近，以作為一延伸下至導電層134的環型孔洞，如圖11e所示。在一實施例中，穿孔188在導電性TSV 186及基底半導體材料122之間具有一10-25 μm的直徑或是寬度W2。
在圖11f中，一絕緣或介電材料利用PVD、CVD、網版印刷、燒結、熱氧化、或結合光罩及CVD形成一絕緣環形圈190。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。
在圖11g中顯示一在導電性TSV 186周圍或外部附近形成之絕緣環形圈的平面視圖。該絕緣環形圈190具有一低k以電性隔絕具有低接觸電阻值及低電容值的導電性TSV。該低k的絕緣環形圈190減低導電性TSV 186的熱應力及機械應力。此外，在形成絕緣環形圈190之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 186已經在導電層134形成了。在形成絕緣環形圈190之前形成導電性TSV 186省下了製造成本。該絕緣環形圈190可形成而實質上不具有孔洞。
圖12a-12f例示具有一絕緣環形圈的導電性TSV的另一個實施例。如圖12a所示，複數個穿孔194經過半導體晶粒124及絕緣層132從作用表面130對面的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE形成為晶圓的形式。該等穿孔194經過絕緣層132延伸到導電層134。在一實施例中，穿孔194具有一50-80 μm的直徑或是寬度W1。
在圖12b中，穿孔194係用Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其他合宜的電性導電材料以利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來充填，以形成z方向垂直的導電性TSV 196。導電性TSV 196係經電性連接到導電層134。
在圖12c中，在用導電材料充填穿孔194以形成導電性TSV 196之後，穿孔198係利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE通過半導體晶粒124及絕緣層132從背表面128而形成。特別係，穿孔198會形成於導電性TSV 196的周圍或外部附近以做為一延伸下至絕緣層132下面的環型孔洞並終止在作用表面130處，如圖12d所示。在一實施例中，穿孔198在導電性TSV 196及基底半導體材料122之間具有一10-25 μm的寬度W2。
在圖12e中，一絕緣或介電材料利用PVD、CVD、網版印刷、燒結、或熱氧化，經沉積進入穿孔198以形成一絕緣環形圈200。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。
圖12f顯示一在導電性TSV 196周圍或外部附近形成5之絕緣環形圈200的平面視圖。該絕緣環形圈200具有一低的k以電性隔絕具有低接觸電阻值及低電容值的導電性TSV 196。該低k的絕緣環形圈200減低導電性TSV 196的熱應力及機械應力。此外，在形成絕緣環形圈200之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 196已經在導電層134形成了。在形成絕緣環形圈200之前形成導電性TSV 196省下了製造成本。該絕緣環形圈200可形成而實質上不具有孔洞。
圖13a-13f例示具有一絕緣環形圈的導電性TSV的另一個實施例。複數個穿孔204經過半導體晶粒124從作用表面130對置的背表面128而形成，同時利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE形成為晶圓的形式。在一實施例中，穿孔204具有一50-80 μm的直徑或是寬度W1。
在圖13b中，穿孔204係由Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其他合宜的電性導電材料，利用電解電鍍法、無電電鍍法、或其他合宜的金屬沉積製程來充填以形成z方向垂直的導電性TSV 206。導電性TSV 206係經電性連接到導電層138。
在圖13c中，在用導電材料充填穿孔204以形成導電性TSV 206之後，穿孔208利用雷射鑽孔、機械鑽孔、或具有光罩的DRIE通過半導體晶粒124從背表面128而形成。特別係，穿孔208會形成於導電性TSV 206的周圍或外部附近以做為一延伸下至導電層138下面的環型孔洞並終止在作用表面130處，如圖13d所示。在一實施例中，穿孔208在導電性TSV 206及基底半導體材料122之間具有一10-25 μm的寬度W2。
在圖13e中，一絕緣或介電材料利用PVD、CVD、網版印刷、燒結、或熱氧化，經沉積進入穿孔208以形成一絕緣環形圈210。該絕緣材料可為一或多個層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚亞醯胺、BCB、PBO、或其他合宜的介電材料。
圖13f顯示在導電性TSV 206的周圍或外部附近形成的絕緣環形圈170的一平面視圖。該絕緣環形圈210具有一低k以電性隔絕具有低接觸電阻值及低電容值的導電性TSV 206。該低k的絕緣環形圈210減低在導電性TSV 206上的熱應力及機械應力。此外，在形成絕緣環形圈210之後，沒有絕緣材料殘餘物或不需要清理導電層134的TSV接觸區域，因為導電性TSV 206已經在導電層134形成了。在形成絕緣環形圈210之前形成導電性TSV 206省下了製造成本。該絕緣環形圈210可形成而實質上不具有孔洞。
儘管本發明之一或多個實施例係已被詳細說明，熟習本項技術人士仍將理解到，對於該些實施例的更改與修改係可被作出而沒有悖離如在下述該等申請專利範圍中所提及之本發明的精神。
10‧‧‧半導體晶圓
12‧‧‧半導體晶粒
14‧‧‧鋸切道
16‧‧‧絕緣層或介電層
18‧‧‧作用表面
20．．．導電層
22．．．絕緣層或鈍化層
24．．．絕緣圈
26．．．導電性直通矽晶穿孔(TSV)
28．．．穿孔
30．．．絕緣圈
32．．．穿孔/穿孔區域
34．．．導電性TSV
52．．．PCB
54．．．信號線路
56．．．引線接合封裝
58．．．覆晶
60．．．球狀柵格陣列(BGA)
62．．．凸塊晶片載體(BCC)
64．．．雙排型封裝(DIP)
66．．．平台柵格陣列(LGA)
68．．．多晶片模組(MCM)
70．．．四邊扁平無引腳封裝(QFN)
72．．．四邊扁平封裝
74．．．半導體晶粒
76．．．接觸墊
78．．．中間載體
80．．．導線
82．．．引線接合
84．．．囊封劑
88．．．半導體晶粒
90．．．載體
92．．．環氧樹脂黏著劑材料
94．．．引線接合
96．．．接觸墊
98．．．接觸墊
100．．．塑模化合物或囊封劑
102．．．接觸墊
104．．．凸塊
106．．．中間載體
108．．．作用區域
110．．．凸塊
112．．．凸塊
114．．．信號線
116．．．塑模化合物或囊封劑
120．．．半導體晶圓
122．．．基底基板材料
124．．．半導體晶粒
126．．．鋸切道
128．．．背表面
130．．．作用表面
132．．．絕緣或介電層
134．．．電性導電層
136．．．絕緣層或鈍化層
138．．．導電層
140．．．增長式的互連結構
142．．．電性導電層或重分佈層(RDL)
144．．．絕緣或鈍化層
146．．．穿孔
148．．．導電性TSV
150．．．穿孔
152．．．絕緣環形圈
154．．．穿孔
156．．．導電性TSV
158．．．絕緣核心
160．．．穿孔
162．．．絕緣環形圈
164．．．穿孔
166．．．導電性TSV
168．．．穿孔
170．．．絕緣環形圈
174．．．穿孔
176．．．導電性TSV
178．．．穿孔
180．．．絕緣環形圈
184．．．穿孔
186．．．導電性TSV
190．．．絕緣環形圈
194．．．穿孔
196．．．導電性TSV
198．．．穿孔
200．．．絕緣環形圈
204．．．穿孔
206．．．導電性TSV
208．．．穿孔
210．．．絕緣環形圈
W1．．．寬度
W2．．．寬度
圖1例示一具有由一鋸切道隔開的複數個半導體晶粒之習知半導體晶圓；圖2例示一具有經過半導體晶粒而形成的一絕緣圈之習知導電性TSV；圖3a-3d例示另一個具有經過半導體晶粒而形成的一絕緣圈之習知導電性TSV；圖4例示一具有安裝到PCB表面的不同類型半導體封裝之PCB；圖5a-5c例示安裝到該PCB的代表半導體封裝之進一 步細節；圖6a-6c例示具有由一鋸切道隔開的複數個半導體晶粒之一半導體晶圓；圖7a-7f例示形成具有一絕緣環型圈的導電性TSV之製程。
圖8a-8g例示該具有保形的導電內層及絕緣環型圈的導電性TSV。
圖9a-9f例示具有較大的絕緣環型圈的小型導電性TSV。
圖10a-10f例示一具有絕緣環型圈的凸出導電性TSV。
圖11a-11g例示一具有絕緣環型圈的凹陷導電性TSV。
圖12a-12f例示一具有終止在半導體晶粒的作用表面處的絕緣環型圈之導電性TSV。
圖13a-13f例示一具有在增長式互連層上的絕緣環型圈之導電性TSV。
124．．．半導體晶粒
128．．．背表面
130．．．作用表面
132．．．絕緣或介電層
134．．．電性導電層
136．．．絕緣層或鈍化層
148．．．導電性TSV
152．．．絕緣環形圈

Claims (15)

  1. 一種製造半導體元件之方法，其包含：提供一半導體晶圓；在該半導體晶圓的第一表面上形成一絕緣層，以該絕緣層的第一表面接觸該半導體晶圓的第一表面；在該絕緣層的第二表面上形成一導電層，該絕緣層的第二表面係對置於該絕緣層的第一表面；形成一第一穿孔，其經過該半導體晶圓的第二表面並經過該絕緣層而延伸至該導電層；在該第一穿孔中沉積一導電材料而不超過該半導體晶圓的第二表面之位準以形成一導電穿孔，其係與該半導體晶圓和該導電層接觸；在形成該導電穿孔之後，在該導電穿孔附近形成一第二穿孔經過該半導體晶圓並終止於該絕緣層的第一表面處；以及在該第二穿孔中沉積一第一絕緣材料以形成一絕緣圈，其係與該絕緣層的第一表面接觸。
  2. 如申請專利範圍第1項之方法，其進一步包含在該第一穿孔中沉積一第二絕緣材料以在該導電穿孔內形成一絕緣核心。
  3. 如申請專利範圍第1項之方法，其進一步包含將該導電穿孔的一部分移除到該半導體晶圓的表面下的位準。
  4. 如申請專利範圍第1項之方法，其中該第一絕緣材料係沉積於該第二穿孔導電材料而不超過該半導體晶圓的第 二表面之位準。
  5. 如申請專利範圍第4項之方法，其中該第一絕緣材料係以一光罩而進行沉積。
  6. 如申請專利範圍第1項之方法，其中該導電穿孔和該第一絕緣材料包括一環形的形狀。
  7. 一種製造半導體元件之方法，其包含：提供一半導體晶粒；形成一第一穿孔，其經過該半導體晶粒的第一表面；在該第一穿孔中沉積一導電材料到該半導體晶粒的第一表面的位準以形成一導電穿孔；在該導電穿孔外部形成一第二穿孔，其經過該半導體晶粒的第一表面；以及在該第二穿孔中沉積一第一絕緣材料以形成一絕緣圈。
  8. 如申請專利範圍第7項之方法，其中該絕緣圈終止於該半導體晶粒的第二表面處，該半導體晶粒的第二表面係對置於該半導體晶粒的第一表面。
  9. 如申請專利範圍第7項之方法，其進一步包含在該第一穿孔中沉積一第二絕緣材料以在該導電穿孔內形成一絕緣核心。
  10. 如申請專利範圍第7項之方法，其進一步包含在該半導體晶粒的第二表面上形成一絕緣層，以該絕緣層的表面接觸該半導體晶粒的第二表面，其中該第二穿孔終止於該絕緣層的表面處，並且該絕緣圈係接觸該絕緣層的表面。
  11. 如申請專利範圍第7項之方法，其中該第一絕緣材料係沉積於該第二穿孔中到該半導體晶粒的第一表面的位準。
  12. 一種半導體元件，其包含：一半導體晶粒；一經過該半導體晶粒的第一表面而形成的導電穿孔，包含一在該導電穿孔外部形成的開口；一沉積於該開口中的絕緣材料；以及一形成於該半導體晶粒的第二表面上的互連結構，該半導體晶粒的第二表面係對置於該半導體晶粒的第一表面，該互連結構包括一絕緣層和一經過該絕緣層而形成的導電層。
  13. 如申請專利範圍第12項之半導體元件，其中該絕緣材料終止於該半導體晶粒的第二表面處，該半導體晶粒的第二表面係對置於該半導體晶粒的第一表面。
  14. 如申請專利範圍第12項之半導體元件，其進一步包含在該導電穿孔內的絕緣核心。
  15. 如申請專利範圍第12項之半導體元件，其中該導電穿孔係凹陷到該半導體晶粒的表面下。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5115618B2 (ja) * 2009-12-17 2013-01-09 株式会社デンソー 半導体装置
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
JP2012195514A (ja) * 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8883634B2 (en) * 2011-06-29 2014-11-11 Globalfoundries Singapore Pte. Ltd. Package interconnects
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
CN103378028B (zh) * 2012-04-13 2016-01-13 南亚科技股份有限公司 具有应力保护结构的半导体结构与其形成方法
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
TWI497661B (zh) * 2012-08-15 2015-08-21 Ind Tech Res Inst 半導體基板
TW201417225A (zh) * 2012-10-25 2014-05-01 Ind Tech Res Inst 封裝基板及其製法
KR20140065282A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
CN103887272B (zh) * 2012-12-24 2017-03-01 日月光半导体制造股份有限公司 电子模块以及其制造方法
US9236301B2 (en) 2013-07-11 2016-01-12 Globalfoundries Inc. Customized alleviation of stresses generated by through-substrate via(S)
US20150028482A1 (en) * 2013-07-23 2015-01-29 Globalfoundries Inc. Device layout for reducing through-silicon-via stress
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9373613B2 (en) * 2013-12-31 2016-06-21 Skyworks Solutions, Inc. Amplifier voltage limiting using punch-through effect
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9236326B2 (en) * 2014-04-25 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9818645B2 (en) * 2016-01-08 2017-11-14 National Institute Of Advanced Industrial Science And Technology Through electrode, manufacturing method thereof, and semiconductor device and manufacturing method thereof
US9875934B2 (en) * 2016-02-26 2018-01-23 Infineon Technologies Ag Semiconductor device and a method for forming a semiconductor device
US10236208B2 (en) * 2016-06-16 2019-03-19 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
CN106783801B (zh) * 2016-11-18 2020-02-14 浙江大学 高密度soi封装基板及其制备方法
CN110402490B (zh) 2016-11-18 2024-03-12 申泰公司 填充材料以及基板通孔的填充方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11101176B2 (en) * 2018-06-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating redistribution circuit structure
US11037908B2 (en) * 2019-07-25 2021-06-15 Sandisk Technologies Llc Bonded die assembly containing partially filled through-substrate via structures and methods for making the same
CN111081632A (zh) * 2019-12-12 2020-04-28 联合微电子中心有限责任公司 一种减小热应力的硅通孔结构及其制造方法
CN114361131A (zh) * 2020-10-13 2022-04-15 长鑫存储技术有限公司 导电结构、半导体结构及其制作方法
US11751386B2 (en) * 2021-08-11 2023-09-05 Micron Technology, Inc. Field-effect transistors, devices containing such field-effect transistors and methods of their formation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121768A1 (en) * 2003-12-05 2005-06-09 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
CN101699622A (zh) * 2009-11-18 2010-04-28 晶方半导体科技（苏州）有限公司 半导体器件封装结构及其封装方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037822A (en) * 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
US7969015B2 (en) 2005-06-14 2011-06-28 Cufer Asset Ltd. L.L.C. Inverse chip connector
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US20070281460A1 (en) 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
WO2009050207A1 (en) * 2007-10-15 2009-04-23 Interuniversitair Microelectronica Centrum Vzw Method for producing electrical interconnects and devices made thereof
US20090127667A1 (en) * 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
TWI365483B (en) 2007-12-04 2012-06-01 Advanced Semiconductor Eng Method for forming a via in a substrate
US20100224965A1 (en) * 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
TWI406380B (zh) * 2009-09-23 2013-08-21 Advanced Semiconductor Eng 具有穿導孔之半導體元件及其製造方法及具有穿導孔之半導體元件之封裝結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050121768A1 (en) * 2003-12-05 2005-06-09 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
CN101699622A (zh) * 2009-11-18 2010-04-28 晶方半导体科技（苏州）有限公司 半导体器件封装结构及其封装方法

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