KR20140065282A - Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지 - Google Patents

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KR20140065282A
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tsv
insulating layer
substrate
layer
wiring
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최주일
김수경
박건상
손성민
안진호
이도선
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Abstract

본 발명의 기술적 사상은 소자의 축소에 따라 효율적으로 TSV가 형성되면서도, TSV를 감싸는 절연층이 충분한 두께로 형성된 반도체 소자, 그 반도체 소자 제조방법, 및 그 반도체 소자를 포함한 반도체 패키지를 제공한다. 그 반도체 소자는 후면(back side)의 소정 부분에 리세스(recess) 영역이 형성되어 있는 기판; 상기 기판의 전면(front side) 상에 형성되고, 적어도 하나의 배선층을 구비한 배선부; 상기 기판의 후면 상에 형성되되, 상기 리세스 영역을 채우는 제1 부분과 상기 리세스 영역 이외의 상기 기판의 후면을 덮는 제2 부분을 구비한 절연층; 및 상기 제1 부분을 관통하여 상기 적어도 하나의 배선층에 전기적으로 연결된 복수의 관통 실리콘 비아(Through Silicon Vias: TSV);를 포함한다.

Description

ＴＳＶ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지{Semiconductor device comprising TSV(Through Silicon Via), and semiconductor package comprising the same}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 TSV를 포함한 반도체 소자, 그 반도체 소자 제조 방법 및 그 반도체 소자를 포함한 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판(Printed Circuit Board: PCB)에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB, 반도체 칩과 PCB를 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다.
근래 TSV(Through Silicon Via)를 이용하여 반도체 소자를 적층한 반도체 패키지들이 등장하고 있다. TSV를 이용한 적층 칩 패키지는 칩 내에 TSV가 형성되고, 이러한 TSV에 의해 여러 개의 칩이 물리적 및 전기적으로 적층 연결되는 패키지를 의미한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 소자의 축소에 따라 효율적으로 TSV가 형성되면서도, TSV를 감싸는 절연층이 충분한 두께로 형성된 반도체 소자, 그 반도체 소자 제조방법, 및 그 반도체 소자를 포함한 반도체 패키지를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 후면(back side)의 소정 부분에 리세스(recess) 영역이 형성되어 있는 기판; 상기 기판의 전면(front side) 상에 형성되고, 적어도 하나의 배선층을 구비한 배선부; 상기 기판의 후면 상에 형성되되, 상기 리세스 영역을 채우는 제1 부분과 상기 리세스 영역 이외의 상기 기판의 후면을 덮는 제2 부분을 구비한 절연층; 및 상기 제1 부분을 관통하여 상기 적어도 하나의 배선층에 전기적으로 연결된 복수의 관통 실리콘 비아(Through Silicon Via: TSV);를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 배선부는 2개 이상의 배선층을 구비하고, 상기 TSV는 상기 절연층으로부터 가장 인접한 배선층에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 소자는 직사각형의 수평 단면을 가지며, 상기 리세스 영역의 수평 단면은 상기 직사각형의 외곽 부분을 둘러싸는 사각 링 형태, 상기 직사각형 중심 부분에서 연장하는 길쭉한 사각형 형태, 상기 직사각형 양변을 따라 연장하는 2개의 길쭉한 사각형 형태, 중앙 사각형 형태, 및 중앙 사각형과 상기 중앙 사각형을 둘러싸는 사각 링 형태 중 어느 하나의 형태를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 배선층과 상기 절연층 사이에 적어도 하나의 층간 절연층이 배치되며, 상기 절연층과 콘택하는 제1 층간 절연층은 상기 절연층과 식각 선택비가 다를 수 있다. 예컨대, 상기 절연층이 산화막인 경우, 상기 제1 층간 절연층은 질화막이고, 상기 절연층이 질화막인 경우, 상기 제1 층간 절연층은 산화막일 수 있다.
본 발명의 일 실시예에 있어서, 상기 TSV의 하면은 상기 후면과 동일 방향으로 향하고 상기 제1 부분에서 노출되며, 상기 TSV의 하면 상에 범프, 또는 패드 및 범프가 배치될 수 있다. 또한, 상기 후면과 동일 방향으로 향하는 상기 절연층의 하면은 상기 TSV의 하면과 동일 평면을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 TSV의 하면은 상기 후면과 동일 방향으로 향하고 상기 제1 부분에서 노출되며, 상기 TSV의 하면으로부터 소정 거리 이격된 부분의 상기 절연층 상에 패드 및 범프가 배치되며, 상기 TSV의 하면과 상기 패드가 재배선 라인을 통해 연결될 수 있다. 또한, 상기 절연층 상에, 상기 재배선 라인을 덮고 상기 범프를 노출시키는 레지스트(Resist)층이 형성될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 상기 반도체 소자로 구성된 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩; 및 상기 제1 반도체 칩 및 상부 반도체 칩을 밀봉하는 밀봉재를 포함하고, 상기 TSV는 상기 적어도 하나의 제2 반도체 칩에 전기적으로 연결되는 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 제2 반도체 칩은 복수 개이고, 상기 적어도 하나의 제2 반도체 칩 중 최상부 제2 반도체 칩을 제외하고 나머지 제2 반도체 칩에는 상기 TSV가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반도체 칩에는 전극 패드가 형성되어 있고, 상기 전극 패드에는 외부 연결 부재가 배치되며, 상기 제1 반도체 칩은 상기 외부 연결 부재를 통해 상기 반도체 패키지를 지지하는 메인 칩 또는 패키지 기판에 실장될 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 전면 및 후면을 구비하고, 상기 후면의 소정 부분에 리세스 영역을 갖는 기판; 상기 리세스 영역을 채우고 상기 기판의 후면 전체를 덮는 절연층; 및 상기 리세스 영역 내의 절연층을 관통하여 형성되고 상기 기판과 전기적으로 절연되며, 상기 기판 상에 형성된 배선층에 전기적으로 연결되는 복수의 TSV;를 포함한 반도체 소자를 제공한다.
본 발명의 기술적 사상에 따른 TSV를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지는 기판의 소정 부분에 리세스 영역이 형성되고, 그러한 리세스 영역이 절연층으로 매립된 후에, TSV가 매립된 절연층을 관통하는 구조로 형성됨으로써, TSV을 둘러싸는 절연층이 매우 두껍게 형성될 수 있으며, 그에 따라, 반도체 소자의 캡(Cap) 및 신뢰성이 향상될 수 있다.
또한, 절연층은 리세스 영역 이외의 비리세스 영역의 기판 후면을 덮어 보호막을 구성함으로써, 기판 후면 상에 별도의 보호막을 형성할 필요가 없다.
도 1 내지 도 4는 본 발명의 일 실시예들에 따른 TSV를 포함한 반도체 소자에 대한 단면도들이다.
도 5a 내지 도 5f는 도 1의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도들이다.
도 6은 도 1의 TSV를 포함한 반도체 소자에서 TSV의 구조를 좀더 상세히 보여주는 단면도이다.
도 7a 내지 도 7b는 도 2의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도들이다.
도 8은 도 3의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도이다.
도 9a 및 도 9b는 도 4의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도이다.
도 10a 내지 도 10e는 본 발명의 일 실시예들에 따른 TSV가 배치되는 영역을 보여주는 평면도들이다.
도 11 내지 도 13은 본 발명의 일 실시예들에 따른 반도체 패키지를 보여주는 단면도들이다.
도 14는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 15는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1 내지 도 4는 본 발명의 일 실시예들에 따른 TSV를 포함한 반도체 소자에 대한 단면도들이다.
도 1을 참조하면, 본 실시예의 반도체 소자(100)는 기판(110), 절연층(120), 관통 실리콘 비아(130, Through Silicon Vias: TSV), 배선부(140), 층간 절연층부(150), 및 하부층(160)을 포함할 수 있다.
기판(110)은 반도체 물질로 형성된 반도체 기판일 수 있다. 예컨대, 기판(110)은 IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 한편, 기판(110)은 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 단결정 웨이퍼에 한정되지 않고, 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 기판(110)으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
기판(110)은 전면(Fs) 및 후면(Bs)을 구비할 수 있고, 기판(110)의 전면(Fs) 상에는 집적 회로층(미도시)이 형성될 수 있다. 그에 따라, 기판(110)의 전면(Fs)은 활성면으로 언급되기도 한다. 전면(Fs)에 인접한 기판(110)의 하부 영역에는 불순물이 도핑된 도핑 영역들이 형성될 수 있다. 한편, 전면(Fs)에 대향하는 후면(Bs)에 인접하는 기판(110)의 상부 영역은 도핑되지 않은 영역(undoped region)일 수 있다.
본 실시예의 반도체 소자(100)에서, 기판(110)의 후면(Bs)에는 소정 깊이의 리세스(Re1)가 형성될 수 있고, 그러한 리세스(Re1)가 형성된 영역은 리세스 영역(A1)으로 정의될 수 있다. 차후에 설명하겠지만, 리세스 영역(A1)은 다수의 TSV(130)가 배치되는 영역으로, 도 10a 내지 도 10e에서의 TVS 배치 영역(A1)과 동일한 영역일 수 있다. 리세스(Re1)는 층간 절연층부(150)의 최상부층, 즉 제1 층간 절연층(151)을 노출시킬 수 있고, TSV(130)의 높이에 대응하는 깊이를 가질 수 있다. 예컨대, 리세스(Re1)의 깊이(D1)는 50㎛ 이하일 수 있다. 물론, 리세스(Re1)의 깊이가 상기 수치에 한정되는 것은 아니다.
여기서, 리세스(Re1)의 깊이(D1)는 기판(110)의 후면(Bs)에서부터 수직방향으로 파여진 바닥면까지의 길이를 의미할 수 있다. 도 1에서, 바닥면이 기판(110) 전면(Fs)의 레벨과 거의 일치하는 것으로 도시되고 있으나 이는 리세스 영역에 인접한 부분에서만 성립하는 것이고, 다른 부분에서는 바닥면과 기판(110) 전면(Fs)의 레벨은 다를 수 있다.
절연층(120)은 리세스(Re1)를 완전히 채우며, 또한 리세스 영역(A1) 이외의 기판(110)의 후면(Bs)을 덮을 수 있다. 이하, 설명의 편의를 위해 리세스 영역(A1) 이외의 영역을 비리세스 영역(A2)이라 한다. 절연층(120)은 리세스 영역(A1)에 대응하는 제1 부분(120A1)과 비리세스 영역(A2)에 대응하는 제2 부분(120A2)으로 구별될 수 있다. 절연층(120)의 제1 부분(120A1)와 제2 부분(120A2)의 상면은 동일 평면을 이룰 수 있다. 그에 따라, 제1 부분(120A1)에서의 절연층(120)의 두께는 리세스 영역(A1)의 깊이(D1)보다 더 클 수 있다. 이하에서, 상면은 기판(110)의 후면(Bs)과 동일 방향을 향하는 상부 쪽의 면을 의미하고 하면은 기판(110)의 상면(Fs)과 동일 방향을 향하는 하부 쪽의 면을 의미할 수 있다.
절연층(120)은 산화막 또는 질화막으로 형성될 수 있다. 예컨대, 절연층(120)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)으로 형성될 수 있다. 본 실시예에서, 절연층(120)은 실리콘산화막으로 형성될 수 있다. 절연층(120)은 TSV(130)의 측면을 둘러쌈으로써, TSV(130)를 전기적으로 서로 절연시키고 또한 기판(110)과도 전기적으로 절연시킬 수 있다.
TSV(130)는 리세스 영역(A1), 즉 TSV 배치 영역(도 10a 내지 10e의 A1)에 형성되며, 절연층(120)을 관통하여 형성될 수 있다. 본 실시예에의 반도체 소자(100)에서, TSV(130)는 절연층(120) 및 층간 절연층부(150) 일부를 관통할 수 있고, TSV(130)의 하면이 배선부(140), 예컨대, 최하부의 제1 배선층(142)에 콘택할 수 있다. 그에 따라, TSV(130)가 제1 배선층(142)에 전기적으로 연결될 수 있다. 한편, TSV(130)의 상면은 절연층(120)의 상면으로 노출되며, 노출된 TSV(130)의 상면 상에 범프(132)가 배치될 수 있다.
본 실시예에서, TSV(130)는 비아-라스트(Via-last) 구조로 형성될 수 있다. 참고로, TSV은 비아-퍼스트, 비아-미들 및 비아-라스트로 분류될 수 있다. 비아-퍼스트는 집적 회로층이 형성되기 전에 TSV가 형성되는 구조를 지칭하며, 비아-미들은 집적 회로층 형성 후 배선부가 형성되기 전에 TSV가 형성되는 구조를 지칭하고, 비아-라스트는 배선부가 형성된 후에 TSV가 형성되는 구조를 지칭한다. 본 실시예에서 TSV(130)은 배선부가 모두 형성된 후에 형성되는 비아-라스트 구조로 형성될 수 있다.
다만, 본 실시예의 TSV는 기판의 후면 쪽에서 형성하기 때문에, 기존의 라스트 구조와 달리 TSV가 배선부의 최하부 배선층과 연결될 수 있다. 이에 대해서는 도 5a 내지 5f에 대한 설명 부분에서 기술한다. 또한, TSV(130)의 구조나 재질 등에 대해서는 도 6 부분에서 좀더 상세히 설명한다.
배선부(140)는 적어도 하나의 배선층을 포함할 수 있다. 예컨대, 배선부(140)는 제1 배선층(142), 수직 콘택(144) 및 제2 배선층(146)을 포함할 수 있다. 본 실시예에서 배선부(140)가 2개의 배선층을 포함하고 있으나 배선부(140)는 하나의 배선층을 포함할 수도 있고, 3개 이상의 배선층을 포함할 수 있음은 물론이다. 배선부(140)가 3개 이상 배선층을 포함하는 경우에 하부층(160) 내에 배선층들이 형성될 수 있다. 전술한 바와 같이 이러한 배선부(140)의 최하부의 제1 배선층(142)는 TSV(130)에 전기적으로 연결될 수 있다.
또한, 배선부(140)의 각 배선층은 상부에 형성된 집적 회로층(미도시)에 전기적으로 연결될 수 있다. 참고로, 집적 회로층은 기판(110)의 전면(Fs) 상에 또는 기판(110) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 집적 회로층의 기능에 따라서, 칩은 메모리 소자 또는 로직 소자로 구분될 수 있다. 예를 들어, 메모리 소자는 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
층간 절연층부(150)는 다수의 층간 절연층(151, 153, 155, 157, 159)을 포함할 수 있다. 이러한 층간 절연층(151, 153, 155, 157, 159)은 배선부(140)의 배선층들을 서로 이격시키는 역할을 할 수 있다. 따라서, 배선부(140)의 배선층들에 따라서, 다층으로 제공될 수 있다. 층간 절연층부(150)는 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조로 형성될 수 있다. 본 실시예에서, 제1 배선층(142) 상부에 제1 및 제2 층간 절연층(151, 153)이 존재하지만 경우에 따라 1개의 층간 절연층만 존재할 수도 있고 3개 이상의 층간 절연층이 존재할 수도 있다.
하부층(160)은 반도체 소자(100)의 하면을 보호하는 기능을 할 수 있다. 본 실시예에서 하부층(160)은 배선부(140) 및 층간 절연층부(150)의 일부를 포함하는 개념으로 도시되고 있다. 그에 따라, 하부층(160)의 최하부 일부분만이 칩의 상면을 보호하는 기능을 하는 패시베이션층(미도시)일 수 있다. 이러한 패시베이션층은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 하부층(160) 내의 패시베이션층은 HDP-CVD 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다. 이러한 패시베이션층을 관통하여 전극 패드(165)가 형성될 수 있다. 전극 패드(165)는 하부층(160) 내에 포함된 배선층과 전기적으로 연결될 수 있다.
본 실시예의 반도체 소자(100)에서, 기판(110)의 소정 부분에 리세스 영역(A1)이 형성되고, 그러한 리세스 영역(A1)이 절연층(120)으로 매립된 후에, TSV(130)가 매립된 절연층(120)을 관통하는 구조로 형성됨으로써, TSV(130)을 둘러싸는 절연층(120)이 매우 두껍게 형성될 수 있으며, 그에 따라, 반도체 소자(100)의 캡(Cap) 및 신뢰성이 향상될 수 있다. 또한, 절연층(120)은 리세스 영역(A1) 이외의 비리세스 영역(A2)의 기판(110) 후면을 덮어 보호막을 구성함으로써, 기판(110) 후면(Bs) 상에 별도의 보호막을 형성할 필요가 없다.
참고로, 일반적으로 TSV를 형성할 때, 관통 홀을 형성하고, 관통 홀 내부에 절연층을 형성한 후, 구리로 관통 홀을 필링하는 식으로 진행한다. 이때 절연층은 일반적으로 CVD 공정을 통하여 증착하게 되는데, 캡 향상 및 신뢰성 확보를 위하여 전체적인 두께를 늘리는 것이 유리할 수 있다. 최근의 소자 및 차세대 소자의 관통 홀의 종횡비가 늘어남에 따라 스텝 커버리지(Step-Coverage)의 향상이 요구되고 있다. 또한, 관통 홀의 사이즈가 작아지고, 관통 홀의 종횡비가 커지며, 또한 캡 향상 및 신뢰성 향상을 위하여 절연층의 두께가 증가시켜야 하는 상황이다. 전술한 바와 같이 본 실시예의 반도체 소자는 절연층이 매우 두껍게 형성되므로 상기의 요건들이 대부분 만족될 수 있고, 또한 도 5a 내지 5f에서 설명하는 바와 같이 공정상으로 구현하기가 매우 용이할 수 있다.
도 2를 참조하면, 본 실시예의 반도체 소자(100a)는 도 1의 반도체 소자(100)와 유사하나 리세스 영역(A1)의 구조 및 그에 따른 절연층(120)의 구조가 다를 수 있다. 즉, 리세스(Re2)는 제1 배선층(142)을 노출시키도록 형성되며, 그에 따라 리세스(Re2) 내에 제1 및 제2 층간 절연층(151, 153)이 존재하지 않을 수 있다. 또한, 리세스(Re2) 내에 제1 및 제2 층간 절연층(151, 153)이 존재하지 않기 때문에, 절연층(120)의 하면은 제1 배선층(142), 및 제3 층간 절연층(155)과 직접 콘택할 수 있다.
본 실시예의 반도체 소자(100a)의 구조는 기판에 리세스 영역(A1)을 형성할 때, 도 1의 반도체 소자(100)와는 달리 제1 배선층(142)을 노출되도록 기판을 식각함으로써, 구현될 수 있다. 그에 따라, 리세스(Re2)의 깊이(D2)는 도 1의 반도체 소자(100)의 리세스(Re1)의 깊이(D1)보다 더 깊을 수 있다. 이에 대해서는 도 7a 부분에서 좀더 상세히 설명한다.
도 3을 참조하면, 본 실시예의 반도체 소자(100b)는 도 1의 반도체 소자(100)와 유사하나 TSV(130)의 상면 상에 상부 패드(133)가 형성되고, 그 상부 패드(133) 상에 범프(132)가 배치되는 점이 다를 수 있다. 즉, TSV(130)의 상면 상에 상부 패드(133)가 형성되는데, 이러한 상부 패드(133)는 TSV(130)의 상면보다 더 넓은 면적을 가질 수 있다. 상부 패드(133)는 TSV(130)과 동일 또는 다른 재질로 형성될 수 있고, 도 8과 같이 PR 패턴(510a) 구조를 이용하여 형성할 수 있다. 상부 패드(133) 및 그 상부의 범프(132)에 대해서는 도 8에서 좀더 상세히 설명한다.
도 4를 참조하면, 본 실시예의 반도체 소자(100c)는 절연층(120) 상에 재배선(135) 및 그 재배선을 덮는 레지스트층(170)을 포함할 수 있다. 재배선(135)은 TSV(130)의 상면에 콘택하고, TSV(130)의 상면으로부터 비리세스 영역(A2)으로 연장할 수 있다. 비리세스 영역(A2) 상의 재배선(135) 부분에는 상부 패드(133) 및 범프(132)가 배치될 수 있다. 이러한 재배선(135)은 도 9A의 PR 패턴(510b)을 이용하여 하여 형성될 수 있다. 재배선(135), 레지스트층(170) 등에 대한 내용은 도 9A 및 도 9B에서 좀더 상세히 설명한다.
도 5a 내지 도 5f는 도 1의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도들이다.
도 5a를 참조하면, 기판(110a)의 전면(Fs) 상에 배선부(140), 층간 절연층부(150), 하부층(160) 및 전극 패드(165)가 형성된다. 또한, 도시되지는 않았지만, 배선부(140) 및 층간 절연층부 형성 전에 기판(110a) 내에 또는 기판(110a) 상에 집적 회로층이 형성될 수 있다. 도 5a에서, 기판(110a)의 상부 쪽이 후면(Bs)이고 하부 쪽이 전면(Fs)이다. 즉, 기판(110a)의 전면(Fs)은 집적 회로층, 배선부(140) 등이 형성되는 활성면일 수 있다.
도 5b를 참조하면, 기판(110)의 후면(Bs)으로부터 기판(110)을 식각하여 제1 층간 절연층(151)을 노출시키는 리세스(Re1)를 형성함으로써, 리세스 영역(A1)을 형성한다. 리세스 영역(A1)은 TSV가 배치되는 TSV 배치 영역일 수 있다. 리세스 영역(A1) 이외의 영역은 비리세스 영역(A2)일 수 있다. 리세스 영역(A1)은 습식 식각 또는 건식 식각을 통해 형성될 수 있다. 본 실시예에서, 리세스 영역(A1)은 건식 식각을 통해 형성될 수 있다.
한편, 리세스(Re1)가 제1 층간 절연층(151)을 노출하도록 형성되었지만, 제2 층간 절연층(153)을 노출하도록 형성될 수도 있으며, 제1 층간 절연층(151) 및 제2 층간 절연층(153)이 전부 제거되어 제1 배선층(142) 및 제3 층간 절연층(155)이 노출하도록 형성될 수도 있다. 제1 층간 절연층(151)은 실리콘산화막 또는 실리콘질화막일 수 있고, 그에 따라 실리콘으로 형성된 기판(110)에 대하여 식각 선택비를 가질 수 있다. 이러한 제1 층간 절연층(151)은 식각 저지층의 기능을 할 수 있다.
리세스(Re1)의 깊이(D1)는 기판(110)의 두께에 따라 달라질 수 있다. 즉, 일반적으로 기판(110)은 집적 회로층, 배선부(140), 하부층(160) 등이 형성된 뒤에 백-랩(Back-Lap) 공정을 통해 후면이 제거되어 얇아지게 된다. 이러한 백-랩 공정 후에 기판(110)은 10 ~ 100㎛ 정도의 두께를 가질 수 있고, 그러한 기판(110)의 두께에 따라 리세스(Re1)가 형성되기 때문에 리세스(Re1)의 깊이(D1) 역시 1 ~ 100㎛ 정도일 수 있다. 본 실시예의 반도체 소자에서 리세스(Re1)의 깊이(D1)는 1 ~ 50㎛ 정도일 수 있다.
도 5c를 참조하면, 리세스 영역(A1)을 채우고 비리세스 영역(A2) 부분의 기판(110) 후면을 덮는 절연층(120b)을 형성한다. 절연층(120b)은 실리콘산화막 또는 실리콘질화막으로 형성될 수 있다. 예컨대, 본 실시예에서, 절연층(120b)은 실리콘산화막으로 형성될 수 있다.
절연층(120b)은 리세스 영역(A1)을 채우는 제1 부분(120bA1)과 비리세스 영역(A2) 상의 제2 부분(120bA2)으로 구분될 수 있다. 절연층(120b)의 제1 부분(120bA1)과 제2 부분(120bA2)의 상면은 도시된 바와 같이 동일 평면을 이룰 수 있다. 이와 같이 절연층(120b)의 제1 부분(120bA1)과 제2 부분(120bA2)의 상면이 동일 평면이 되도록 절연층(120b)에 대한 CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다.
절연층(120b)은 SOG(Spin On Glass)와 같이 스핀 코팅을 통해 형성하거나 또는 CVD(Chemical Vapor Deposition)을 통해 형성할 수 있다. 일반적으로, 리세스 영역(A1)의 깊이가 깊은 경우에는 스핀 코팅을 통해서 절연층(120b)을 형성하고 비교적 좁은 얇은 경우에는 CVD 방법을 통해 절연층(120b)을 형성할 수 있다. 예컨대, 리세스 영역(A1)의 깊이가 10㎛ 이하일 때 CVD 방법으로 절연층(120b)을 형성할 수 있다. 한편, CVD 방법으로 절연층(120b)을 형성하는 경우에는 상면 평탄화를 위한 CMP 공정이 수행될 수 있다.
비리세스 영역(A2)의 기판(110)의 후면(Bs)을 덮는 절연층(120b)의 제2 부분(120bA2)은 기판(110)에 대한 보호막 기능을 할 수 있다. 일반적으로 TSV 공정 후에 기판(110)을 보호하기 위하여 패시베이션막과 같은 보호막이 기판(110)의 후면에 형성될 수 있다. 그러나 본 실시에에서는 절연층(120b)이 기판(110) 후면(Bs)을 이미 덮게 되므로 차후에 기판(110) 후면(Bs) 상에 별도의 보호막을 형성할 필요가 없다.
도 5d를 참조하면, 리세스 영역(A1)의 절연층(120) 및 제1 및 제2 층간 절연층(151, 153)을 관통하는 다수의 관통 홀(Ho1)을 형성한다. 관통 홀(Ho1)은 제1 배선층(142)을 노출시킬 수 있다. 이러한 관통 홀(Ho1)은 형성하고자 하는 TSV의 개수 및 위치에 대응하여 리세스 영역(A1)에 형성될 수 있다.
한편, 관통 홀(Ho1)은 다소 큰 종횡비(Aspect Ratio)을 가질 수 있다. 예컨대, 10 이상의 종횡비를 가질 수 있다. 좀더 구체적으로, 관통 홀(Ho1)은 원기둥 형태로 형성되고, 지름(도 5e의 Di)은 5 ~ 10㎛ 정도일 수 있고, 깊이(도 5e의 H1)는 50 ~ 60㎛ 정도일 수 있다. 또한, 지름(Di)은 1㎛이하 일수도 있으며 깊이(H1)는 10㎛ 정도 또는 이하일 수도 있다. 물론, 관통 홀(Ho1) 형태가 원기둥에 한정되는 것은 아니며, 또한 관통 홀(Ho1)의 사이즈가 상기 수치에 한정되는 것은 아니다.
도 5e를 참조하면, 관통 홀(Ho1)을 금속 물질 예컨대, 구리(Cu)로 채워 TSV(130)을 형성한다. 구체적으로, 관통 홀(Ho1) 내에 먼저 베리어층(미도시)을 형성하고, 이후 베리어층 상에 씨드 메탈을 증착한 후, 씨드 메탈을 씨드로 하여 도금 방법을 통해 구리를 채움으로써, TSV(130)를 완성할 수 있다.
TSV(130)의 상면은 절연층(120)의 상면과 동일 평면을 이룰 수 있다. 이와 같이 TSV(130)의 상면과 절연층(120)의 상면을 일치시키기 위하여, 관통 홀(Ho1)에 구리를 채운 후에 CMP 공정이 수행될 수 있다.
TSV(130)의 구조는 관통 홀(Ho1)과 동일할 수 있다. 예컨대, 관통 홀(Ho1)이 원기둥 형태로 형성된 경우에 TSV(130)의 구조도 원기둥 형태를 가질 수 있다. 또한, 관통 홀(Ho1)의 사이에 따라, TSV(130)의 사이즈도 정해질 수 있다. 예컨대, TSV(130)는 지름(Di)은 5 ~ 10㎛ 정도일 수 있고, 높이(H1)는 50 ~ 60㎛ 정도일 수 있다. 또한, TSV(130)의 지름(Di)은 1㎛이하 일수도 있으며 높이(H1)는 10㎛ 정도 또는 이하일 수도 있다. 관통 홀(Ho1)에 대해서 언급한 바와 같이 TSV(130)의 형태가 원기둥에 한정되지 않는다. 예컨대, TSV(130)은 다각 기둥, 타원 기둥 등 다양한 형태를 가질 수 있다.
도 5f를 참조하면, 절연층 상에 PR(Photo Resist) 패턴(510)을 형성한다. PR 패턴(510)은 TSV(130)의 상면을 오픈시키는 개구부(Op1)를 가질 수 있다. 개구부(Op1) 내에 범프 형성용 물질(132a)이 채워질 수 있다. 범프 형성용 물질(132a)은 주석(Sn)을 포함할 수 있다. 때에 따라, 범프 형성용 물질(132a)은 주석, 팔라듐(Pd), 니켈, 은(Ag), 납(Pb) 또는 이들의 합금을 포함할 수 있다.
범프 형성용 물질(132a)에 리플로우(reflow) 공정이 수행되게 되면, 도 1과 같은 반구형의 범프(132)가 형성될 수 있다. 리플로우 공정 전에 PR 패턴(510)이 제거될 수 있다. 때에 따라, PR 패턴(510)을 형성하지 않고 바로 범프 형성용 물질(132a)을 TSV(130) 상에 배치하고, 범프 형성용 물질(132a)에 대한 리플로우 공정을 통해 범프(132)를 형성할 수도 있다.
도 6은 도 1의 TSV를 포함한 반도체 소자에서 TSV의 구조를 좀더 상세히 보여주는 단면도로서, 도 1의 A 부분을 확대하여 보여주고 있다.
도 6을 참조하면, TSV(130)은 중심 금속층(130-1), 씨드 메탈층(130-2) 및 베리어층(130-3)을 포함할 수 있다.
중심 금속층(130-1) 및 씨드 메탈층(130-2)은 동일 물질 또는 다른 물질일 수 있다. 중심 금속층(130-1) 및 씨드 메탈층(130-2)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 본 실시예에서, 중심 금속층(130-1) 및 씨드 메탈층(130-2)은 구리로 형성될 수 있다. 한편, 베리어층(130-3)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나 중심 금속층(130-1), 씨드 메탈층(130-2) 및 베리어층(130-3)의 재질이 상기 물질들에 한정되는 것은 아니다. 한편, 경우에 따라, 베리어층(130-3)은 생략될 수도 있다.
도 5e 관련하여 설명하면, 관통 홀(Ho1) 내에 먼저 베리어층(130-3)을 형성하고, 이후 베리어층(130-3) 상에 씨드 메탈층(130-2)을 형성한 후, 씨드 메탈층(130-2)을 씨드로 하여 도금을 통해 중심 금속층(130-1)을 형성할 수 있다. 이러한 TSV(130)은 도시된 바와 같이 제1 배선층(142)에 전기적으로 콘택할 수 있다.
도 7a 내지 도 7b는 도 2의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도들로서, 도 7a는 도 5b에 대응하고, 도 7b는 도 5c에 대응하며, 도 7c는 도 5d에 대응할 수 있다.
도 7a를 참조하면, 본 실시예에서, 리세스 영역(A1)의 리세스(Re2)는 제1 배선층(142) 및 제3 층간 절연층(155)을 노출시킬 수 있다. 이러한 리세스 영역(A1)은 습식 식각 또는 건식 식각을 통해 형성될 수 있다. 한편, 제3 층간 절연층(155)은 실리콘산화막 또는 실리콘질화막일 수 있다. 이러한 제3 층간 절연층(155)은 기판(110), 제1 및 제2 층간 절연층(151, 153)에 대하여 식각 선택비를 가질 수 있다. 그에 따라, 제3 층간 절연층(155)은 식각 저지층의 기능을 할 수 있다.
리세스(Re2)의 깊이(D2)는 기판(110)의 두께에 따라 달라질 수 있다. 그러나 제1 및 제2 층간 절연층(151, 153)까지 식각하기 때문에, 리세스(Re2)의 깊이(D2)는 도 5b의 단계에서의 리세스(Re1)의 깊이(D1)보다 깊을 수 있다. 예컨대, 리세스(Re2)의 깊이(D2)는 10 ~ 50㎛ 이상일 수 있다. 또한, 지름(Di)은 1㎛이하 일수도 있으며 깊이(H1)는 10㎛ 정도 또는 이내일 수도 있다.
도 7b를 참조하면, 리세스 영역(A1)을 채우고 비리세스 영역(A2) 부분의 기판(110) 후면을 덮는 절연층(120c)을 형성한다. 절연층(120c)은 실리콘산화막 또는 실리콘질화막으로 형성될 수 있다.
절연층(120c)은 리세스 영역(A1)을 채우는 제1 부분(120cA1)과 비리세스 영역(A2) 상의 제2 부분(120cA2)으로 구분될 수 있고, 절연층(120b)의 제1 부분(120cA1)과 제2 부분(120cA2)의 상면은 일 평면을 이룰 수 있다. 절연층(120c)은 역시 스핀 코팅 또는 CVD을 통해 형성될 수 있다.
본 실시예에서도 비리세스 영역(A2)의 기판(110)의 후면을 덮는 절연층(120b)의 제2 부분은 기판(110)에 대한 보호막 기능을 할 수 있다. 그에 따라, 차후에 기판(110) 후면 상에 별도의 보호막을 형성할 필요가 없다.
도 7c를 참조하면, 리세스 영역(A1)의 절연층(120)을 관통하는 다수의 관통 홀(Ho2)을 형성한다. 관통 홀(Ho2)은 제1 배선층(142)을 노출시킬 수 있다. 이러한 관통 홀(Ho2)은 형성하고자 하는 TSV의 개수 및 위치에 대응하여 리세스 영역(A1)에 형성될 수 있다. 리세스 영역(A1)에 제1 및 제2 층간 절연층(151, 153)이 존재하지 않으므로 관통 홀(Ho2)은 절연층(120)만을 관통하여 제1 배선층(142)을 노출시킬 수 있다.
본 실시에에서의 관통 홀(Ho2)은 큰 종횡비(Aspect Ratio), 예컨대, 10 이상의 종횡비를 가질 수 있다. 좀더 구체적으로, 관통 홀(Ho2)은 원기둥 형태로 형성되고, 지름은 5 ~ 10㎛ 정도일 수 있고, 깊이는 50 ~ 60㎛ 이상일 수 있다. 또한, 지름(Di)은 1㎛이하 일수도 있으며 깊이(H1)는 10㎛ 정도 또는 이하일 수도 있다.
이후의 과정은 도 5e 및 도 5f의 과정과 동일하다. 예컨대, 금속 물질을 관통 홀(Ho2)에 채워 TSV를 형성하고, 그 후 TSV 상면에 범프를 형성함으로써, 도 2의 반도체 소자(100a)가 완성될 수 있다.
도 8은 도 3의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도로서, 도 5f에 대응할 수 있다.
도 8을 참조하면, TSV(130) 형성 후, 절연층(120) 및 TSV(130)의 상면 상에 PR 패턴(510a)을 형성한다. PR 패턴(510a)의 개구부(Op2)는 도 5f에 달리, TSV(130) 상면뿐만 아니라 그 주변의 절연층(120) 일부도 함께 노출시킬 수 있다.
이러한 PR 패턴(510a) 형성 후, TSV(130)의 상면에 상부 패드(133)를 형성한다. 상부 패드(133)는 알루미늄(Al) 또는 구리(Cu) 등의 메탈로 형성될 수 있고, 3 ~ 10㎛ 정도의 두께로 형성될 수 있다. 본 실시예에서 상부 패드(133)는 TSV(130)과 동일한 구리로 형성될 수 있다. 이러한 상부 패드(133)는 도금을 통해 형성될 수 있다.
상부 패드(133) 형성 후, 상부 패드(133) 상에 범프 형성용 물질(132a)을 배치하고, 리플로우 공정을 통해 도 3에서 도시된 범프(132)를 형성함으로써, 도 3과 같은 구조의 반도체 소자(100b)가 완성될 수 있다. 전술한 바와 같이 범프 형성용 물질(132a)은 주석(Sn)을 포함할 수 있고, 때에 따라, 범프 형성용 물질(132a)은 주석, 팔라듐(Pd), 니켈, 은(Ag), 납(Pb) 또는 이들의 합금을 포함할 수 있다.
도 9a 및 도 9b는 도 4의 TSV를 포함한 반도체 소자의 제조방법을 보여주는 단면도들이다.
도 9a를 참조하면, 도 5e에서와 같이 TSV(130)을 형성하고 나서, 절연층(120)과 TSV(130) 상면에 PR 패턴(510b)을 형성한다. PR 패턴(510b)은 TSV(130)의 상면과 절연층(120)의 소정 부분을 오픈시키는 개구부(Op3)를 가질 수 있다. 좀더 구체적으로 개구부(Op3)는 TSV(130)의 상면에서부터 일 방향을 따라 절연층(120)의 상의 소정 부분까지 연장하는 구조를 가질 수 있다.
이러한 구조에서 개구부(Op3) 내에 씨드 메탈을 증착하고, 씨드 메탈을 씨드로 하여 금속층을 형성함으로써, 재배선(135)을 형성한다. 재배선(135)은 예컨대 구리로 형성될 수 있다. 개구부(Op3)의 구조에 따라 재배선(135)은 TSV(130)의 상면에 콘택하고, TSV(130)의 상면에서 일 방향을 따라 절연층(120) 상의 소정 부분까지 연장하는 구조를 가질 수 있다. 재배선(135) 형성 후, PR 패턴(510b)은 제거될 수 있다.
도 9b를 참조하면, PR 패턴(510b) 제거 후, 재배선(135) 및 노출된 절연층을 덮는 레지스트층(170)을 형성한다. 레지스트층(170)은 재배선(135)의 소정 부분을 노출시키는 개구부(Op4)를 구비할 수 있다. 이후, 개구부(Op4) 상에 상부 패드(도 4의 133) 및 범프(도 4의 132)를 형성함으로써, 도 4의 반도체 소자(100c)가 완성될 수 있다. 상기 레지스트층(170) 이외에도 산화막, 질화막 또는 PSPI(Photosensitive Polyimide)층과 같은 Polymer 계열의 물질 등을 사용할 수 도 있다.
본 실시예에서, 재배선(135)을 덮은 레지스트층(170)이 형성되었으나 본 실시예가 그에 한하는 것은 아니다. 예컨대, 레지스트층(170) 대신에 산화막 또는 질화막이 형성되어 재배선(135)을 보호할 수도 있다.
본 실시예에의 반도체 소자는 도 4와 같이 상부 패드 및 범프(133, 132)가 TSV(130) 상면 상에 바로 형성되지 않고, 다른 부분에 형성되는 경우에 구현될 수 있는 구조이다. 예컨대, 상부 패드 및 범프가 리세스 영역(A1)에 형성되지 않고 비리세스 영역(A2)에 형성되는 경우에 재배선(135)을 통해 TSV(130)과 상부 패드(133)를 전기적으로 연결할 수 있다.
도 10a 내지 도 10e는 본 발명의 일 실시예들에 따른 TSV가 배치되는 영역을 보여주는 평면도들이다.
도 10a 내지 도 10e를 참조하면, 본 실시예의 반도체 소자에서 TSV가 배치되는 영역, 즉 TSV 배치 영역(A1)은 도시된 바와 같이 다양한 구조를 가질 수 있다.
구체적으로, 도 10a와 같이 TSV 배치 영역(A1)은 반도체 소자의 중심 부분에 길쭉한 직사각형 형태를 가질 수 있다. 여기서, A2는 TSV 비배치 영역을 의미할 수 있다. 도 10a의 TSV 배치 영역(A1)은 도 1 내지 4에서의 리세스 영역(A1)에 대응할 수 있다. 그에 따라, 도 10a에서 I-I'를 따라 절단한 단면이 도 1 내지 도 4에 대응할 수 있다. 또한, Ⅱ-Ⅱ'를 따라 절단한 단면은 도 11 내지 도 13의 제1 칩(100)에 대응할 수 있다.
TSV 배치 영역(A1)은 도 10b와 같이 반도체 소자의 외곽을 따라 직사각형 고리 형태를 가질 수도 있다. 또한, TSV 배치 영역(A1)은 도 10c와 같이 반도체 소자의 양변을 따라 길쭉하게 연장된 2개의 직사각형 구조를 가질 수도 있다. 경우에 따라, TSV 배치 영역(A1)은 도 10d와 같이 반도체 소자의 거의 전면에 걸쳐서 형성될 수도 있다. 한편, TSV 배치 영역(A1)은 도 10e와 같이 중심 일부와 그 중심을 둘러싸는 직사각형 고리 형태로 형성될 수 있다. 참고로, 도 10a는 DRAM과 같은 메모리 소자에서 주로 이용되는 구조이고, 도 10d나 도 10e는 로직 소자에서 이용되는 구조일 수 있다. 또한, 도 10b 또는 10c는 메모리 소자, 로직 소자, 인터포저, 지지 기판 등에서 전반적으로 이용되는 구조일 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예들에 따른 반도체 패키지를 보여주는 단면도들이다.
도 11을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 제1 칩(100), 제2 칩(200), 언더필(310, underfill) 및 밀봉재(300)를 포함할 수 있다.
제1 칩(100)은 도 3의 반도체 소자(100b)와 동일한 구조를 가질 수 있다. 즉, 제1 칩(100)은 기판(110), 절연층(120), TSV(130), 배선부(140), 층간 절연층부(150), 하부층(160)을 포함할 수 있다. 기판(110) 내에 또는 기판(110) 상에는 집적 회로층(미도시)이 형성될 수 있다. 각 부분에 대해서 도 1 부분에서 이미 설명하였으므로 여기에서는 생략한다.
한편, 도 11에서 배선부, 층간 절연층 및 하부층을 하나의 통합층(140, 150 160)으로 도시하여 도면을 간단히 하였다. 또한, TSV(130)는 절연층(120)을 관통하여, 배선부(140)의 제1 배선층(미도시) 연결되나 본 도면에서는 단순히 TSV(130)가 통합층(140, 150, 160)에 콘택하는 것으로 도시하였다. 전술한 바와 같이 본 실시예에서 TSV(130)은 배선부(140)가 완성된 후에 형성되는 비아-라스트(Via-last) 구조로 형성될 수 있다. 한편, TSV(130)의 상면에는 상부 패드(133) 및 범프(132)가 배치될 수 있다. 또한, 하부의 전극 패드(165) 상에 외부 연결 부재(180), 예컨대 솔더 볼 또는 범프가 배치되는 것으로 도시되고 있다.
제2 칩(200)은 기판(210), 배선부(240), 층간 절연층부(250), 및 하부층(260)을 포함할 수 있다. 기판(210) 내에 또는 기판(210) 상에는 집적 회로층(미도시)이 형성될 수 있다. 제2 칩(200)에는 TSV가 형성되지 않을 수 있다. 그에 따라, 기판(210)에 리세스 영역이 형성되지 않으며, 또한 리세스 영역을 매립하는 절연층도 형성되지 않을 수 있다. 한편, 제2 칩(200)에서도 배선부, 층간 절연층 및 하부층을 하나의 통합층(240, 250, 260)으로 도시하여 도면을 간단히 하였다. 통합층(240, 250, 260)의 하면에는 도시된 바와 같이 전극 패드(265)가 배치될 수 있다.
언더필(310)은 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 범프(132)와 제2 칩(200)의 전극 패드(265)가 연결되는 부분을 채울 수 있다. 언더필(310)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다. 언더필(310)은 외곽으로 형성되는 밀봉재(300)와 다른 재질로 형성될 수 있지만 동일 재료로 형성될 수도 있다.
한편, 도시된 바와 같이, 언더필(310)은 제1 칩(100) 및 제2 칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제1 칩(100)을 둘러싸도록 형성될 수 있다. 그에 따라, 언더필(310)은 제1 칩(100)의 측면을 밀봉시킬 수 있다. 또한, 언더필(310)의 하면은 외곽에 형성되는 밀봉재(300)의 하면과 동일 수평면을 구성할 수 있다.
도 11에서, 언더필(310)은 하부 방향으로 넓어지는 형태를 가지지만, 언더필(310)의 형태는 이에 한정되지 않고 다양한 구조를 가질 수 있음은 물론이다. 예컨대, 언더필(310)은 제1 칩(100)의 측면을 둘러싸지 않고, 제1 칩(100)과 제2 칩(200) 사이에만 형성될 수도 있다. 그러한 구조의 경우, 언더필(310)의 상부와 하부는 동일 넓이를 가질 수 있다.
밀봉재(300)는 제1 칩(100) 및 제2 칩(200)을 밀봉하는 기능을 수행한다. 밀봉재(300)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(300)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 언더필(310)의 존재로 인해 밀봉재(300)는 제2 칩(200) 및 언더필(310)의 측면을 밀봉할 수 있다. 한편, 언더필(310)이 제1 및 제2 칩(100, 200) 사이에만 형성되는 경우에는 밀봉재(300)는 제1 칩(100) 측면을 감쌀 수 있다.
밀봉재(300)의 상면은 제2 칩(200)의 상면과 동일 수평면을 구성할 수 있다. 그에 따라 제2 칩(200)의 상면은 외부로 노출될 수 있다. 전술한 바와 같이, 언더필(310)의 하면과 밀봉재(300)의 하면은 동일 수평면을 구성할 수 있다. 또한, 언더필(310)과 밀봉재(300)의 하면은 제1 칩(100)의 하부층(160)의 하면과도 동일 수평면을 구성할 수 있다.
지금까지 설명한 바와 같이, 본 실시예의 반도체 패키지는, 제1 칩(100)에서 기판(110)의 리세스 영역을 절연층(120)으로 채우고 나서 절연층을 관통하여 TSV(130)가 형성됨으로써, TSV(130)을 둘러싸는 절연층(120)이 매우 두껍게 형성될 수 있으며, 그에 따라, 제1 칩(100)을 포함한 반도체 패키지(1000)의 캡 및 신뢰성이 향상될 수 있다. 또한, 절연층(120)은 리세스 영역(A1) 이외의 비리세스 영역(A2)의 기판(110) 후면을 덮어 보호막을 구성함으로써, 제1 칩(100)의 기판(110) 후면(Bs) 상에 별도의 보호막을 형성할 필요가 없으므로 제1 칩(100)에 대한 공정을 단순화할 수 있다.
도 12를 참조하면, 본 실시예의 반도체 패키지(1000a)는 N개의 칩들(100, 200, ..., Nth_chip), 접착 부재(320) 및 밀봉재(300)를 포함할 수 있다. 여기서, N은 3 이상의 정수일 수 있다.
N개의 칩들(100, 200, ..., Nth_chip) 중 최상부의 칩(Nth_chip)을 제외한 각각의 칩들에는 칩들 간의 전기적 연결을 위한 TSV 및 상부 패드가 형성될 수 있다. 즉, 최상부의 칩(Nth_chip)을 제외한 각각의 칩들은 도 3의 반도체 소자(100b)와 동일한 구조를 가질 수 있다. 한편, 최상부의 칩(Nth_chip) 상부에는 다른 칩이 적층되지 않으므로, 최상부의 칩(Nth_chip)에는 TSV, 상부 패드가 형성되지 않을 수 있다.
접착 부재(320)는 각 칩들 사이를 채우며, NCF(Non-Conductive Film)로 형성될 수 있다. 그러나 접착 부재(320)가 NCF에 한정되는 것은 아니다. 예컨대, 접착 부재(320)는 ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다. 또한, 상기 접착제들 대신에 언더필이 채워질 수도 있다.
한편, 제2 칩(200) 상면에 범프(232) 및 접착 부재(320)만이 도시되어 있지만, 이는 칩 단위로 도면을 도시하기 위한 것이고, 실제로는 접착 부재(320) 부분에서 제2 칩(200)의 범프(232)와 그 위층의 칩의 전극 패드가 연결될 수 있다. 접착 부재(320)는 최상부의 칩(Nth_chip) 상면에는 형성되지 않을 수 있다.
밀봉재(300)는 N개의 칩들(100, 200, ..., Nth_chip) 각각의 측면들을 둘러싸도록 형성될 수 있다. 또한 밀봉재(300)의 상면은 최상부의 칩(Nth_chip)의 상면과 동일 수평면을 구성할 수 있다.
도 13을 참조하면, 본 실시예의 반도체 패키지(10000)는 메인 칩(2000) 및 상부 반도체 패키지(1000)를 포함할 수 있다.
상부 반도체 패키지(1000)는 도 11의 반도체 패키지(1000)와 동일할 수 있다. 그에 따라, 상부 반도체 패키지(1000)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다.
메인 칩(2000)은 상부 반도체 패키지(1000) 내에 포함된 제1 및 제2 칩(100, 200) 보다는 사이즈가 더 클 수 있다. 예컨대, 메인 칩(2000)의 수평 단면의 사이즈는 상부 반도체 패키지(1000)의 전체 수평 단면 사이즈, 즉 밀봉재(300)를 포함한 수평 단면의 사이즈와 동일할 수 있다. 한편, 상부 반도체 패키지(1000)는 접착 부제(2400)를 통해 메인 칩(2000)에 실장될 수 있다. 그에 따라, 상부 반도체 패키지(1000)의 밀봉재(300) 및 언더필(310)의 하면은 메인 칩(2000)의 외곽 부분에 접착 부제(2400)를 통해 접착될 수 있다.
메인 칩(2000)은 바디층(2100), 하부 절연층(2200), 패시베이션층(2300), TSV(2500), 외부 연결 부재(2600), 및 상부 패드(2700)를 포함할 수 있다. 바디층(2100) 및/또는 하부 절연층(2200) 내에 집적 회로층(미도시) 및 다층 배선 패턴(미도시)이 포함될 수 있는데, 그러한 집적 회로층 및 다층 배선 패턴은 메인 칩의 종류에 따라 다르게 형성될 수 있다. 메인 칩(2000)은 로직 칩, 예컨대, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
본 실시예에서, 상부 반도체 패키지(1000)가 메인 칩(2000)에 적층되는 것으로 예시하고 있으나, 상부 반도체 패키지(1000)는 PCB와 같은 지지기판, 또는 패키지 기판에 바로 실장될 수도 있다.
한편, TSV(2500) 및 그에 대응하는 상부 패드(2700)의 개수는 메인 칩(2000)으로 적층되는 상부 반도체 패키지(1000)의 제1 칩(100)의 외부 연결 부재(180)에 대응하는 개수로 형성될 수 있다. 경우에, 다른 개수 예컨대, 제1 칩(100)의 외부 연결 부재(180)보다 많은 개수의 TSV(2500)가 형성될 수 있다.
메인 칩(2000)의 하면에 형성되는 외부 연결 부재(2600)는 범프 패드(2610) 및 솔더볼(2620)을 포함할 수 있고, 개수가 TSV(2500)보다 작을 수 있다. 그에 따라, 대응되는 외부 연결 부재(2600)가 없는 TSV(2500)의 경우는 내부의 다층 배선 패턴을 통해 하나의 외부 연결 부재(2600)에 합쳐 연결될 수 있다.
한편, 메인 칩(2000)에 형성된 외부 연결 부재(2600)는 상부 반도체 패키지(1000)의 외부 연결 부재(180)보다는 사이즈가 클 수 있다. 이는 메인 칩(2000)이 실장되는, 보드 기판(미도시)에 형성된 배선이 규격화되어 있거나 보드 기판의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있기 때문이다. 이런 이유로, 앞서 TSV(2500)의 모두가 외부 연결 부재(2600) 각각으로 대응되지 않을 수 있다.
도 14는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 14를 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 15는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 15를 참조하면, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(8400)는 상기 전자시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c: 반도체 소자 또는 제1 칩, 110, 210; 기판, 120: 절연층, 130, 2500: TSV, 132: 범프, 133, 2700: 상부 패드, 140, 240: 배선부, 150, 250: 층간 절연층부, 160, 260: 하부층, 165: 전극 패드, 170: 레지스트층, 510: PR 패턴, 200: 제 2 칩, 300: 밀봉재, 310: 언더필, 320: 접착 부재, 180, 2600: 외부 연결 부재, 1000, 1000a, 10000: 반도체 패키지, 2000: 메인 칩, 2100: 바디층, 2200: 하부 절연층, 2300: 패시베이션층

Claims (10)

  1. 후면(back side)의 소정 부분에 리세스(recess) 영역이 형성되어 있는 기판;
    상기 기판의 전면(front side) 상에 형성되고, 적어도 하나의 배선층을 구비한 배선부;
    상기 기판의 후면 상에 형성되되, 상기 리세스 영역을 채우는 제1 부분과 상기 리세스 영역 이외의 상기 기판의 후면을 덮는 제2 부분을 구비한 절연층; 및
    상기 제1 부분을 관통하여 상기 적어도 하나의 배선층에 전기적으로 연결된 복수의 관통 실리콘 비아(Through Silicon Vias: TSV);를 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 배선부는 2개 이상의 배선층을 구비하고,
    상기 TSV는 상기 절연층으로부터 가장 인접한 배선층에 연결되는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 반도체 소자는 직사각형의 수평 단면을 가지며,
    상기 리세스 영역의 수평 단면은 상기 직사각형의 외곽 부분을 둘러싸는 사각 링 형태, 상기 직사각형 중심 부분에서 연장하는 길쭉한 사각형 형태, 상기 직사각형 양변을 따라 연장하는 2개의 길쭉한 사각형 형태, 중앙 사각형 형태, 및 중앙 사각형과 상기 중앙 사각형을 둘러싸는 사각 링 형태 중 어느 하나의 형태를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 적어도 하나의 배선층과 상기 절연층 사이에 적어도 하나의 층간 절연층이 배치되며, 상기 절연층과 콘택하는 제1 층간 절연층은 상기 절연층과 식각 선택비가 다른 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 TSV의 하면은 상기 후면과 동일 방향으로 향하고 상기 제1 부분에서 노출되며,
    상기 TSV의 하면 상에 범프, 또는 패드 및 범프가 배치된 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 TSV의 하면은 상기 후면과 동일 방향으로 향하고 상기 제1 부분에서 노출되며,
    상기 TSV의 하면으로부터 소정 거리 이격된 부분의 상기 절연층 상에 패드 및 범프가 배치되며,
    상기 TSV의 하면과 상기 패드가 재배선 라인을 통해 연결된 것을 특징으로 하는 반도체 소자.
  7. 제1 항의 반도체 소자로 구성된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩; 및
    상기 제1 반도체 칩 및 상부 반도체 칩을 밀봉하는 밀봉재를 포함하고,
    상기 TSV는 상기 적어도 하나의 제2 반도체 칩에 전기적으로 연결되는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩은 복수 개이고,
    상기 적어도 하나의 제2 반도체 칩 중 최상부 제2 반도체 칩을 제외하고 나머지 제2 반도체 칩에는 상기 TSV가 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 제1 반도체 칩에는 전극 패드가 형성되어 있고,
    상기 전극 패드에는 외부 연결 부재가 배치되며,
    상기 제1 반도체 칩은 상기 외부 연결 부재를 통해 상기 반도체 패키지를 지지하는 메인 칩 또는 패키지 기판에 실장되는 것을 특징으로 하는 반도체 패키지.
  10. 전면 및 후면을 구비하고, 상기 후면의 소정 부분에 리세스 영역을 갖는 기판;
    상기 리세스 영역을 채우고 상기 기판의 후면 전체를 덮는 절연층; 및
    상기 리세스 영역 내의 절연층을 관통하여 형성되고 상기 기판과 전기적으로 절연되며, 상기 기판 상에 형성된 배선층에 전기적으로 연결되는 복수의 TSV;를 포함한 반도체 소자.
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