KR101727160B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101727160B1
KR101727160B1 KR1020100059148A KR20100059148A KR101727160B1 KR 101727160 B1 KR101727160 B1 KR 101727160B1 KR 1020100059148 A KR1020100059148 A KR 1020100059148A KR 20100059148 A KR20100059148 A KR 20100059148A KR 101727160 B1 KR101727160 B1 KR 101727160B1
Authority
KR
South Korea
Prior art keywords
insulating film
substrate
semiconductor
region
sub
Prior art date
Application number
KR1020100059148A
Other languages
English (en)
Other versions
KR20110063266A (ko
Inventor
권운성
이혁재
조태제
권용환
김정환
이치영
김태은
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US12/951,140 priority Critical patent/US8399987B2/en
Publication of KR20110063266A publication Critical patent/KR20110063266A/ko
Application granted granted Critical
Publication of KR101727160B1 publication Critical patent/KR101727160B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 관통 전극을 포함하는 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 기판과 반도체 기판의 일면에 형성된 절연막을 관통하는 개구부의 적어도 일부를 채우는 관통 전극을 포함하는 반도체 장치에 관한 것이다. 본 발명에서 절연막은 개구부의 측벽에 인접한 가장자리 영역 및 상기 가장자리 영역으로부터 확장된 확장 영역을 포함하고 상기 확장 영역은 상기 가장자리 영역으로부터 멀어질수록 높은 상부면을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통 전극을 갖는 반도체 장치에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 관통 전극(Though silicon via)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하고자 하는 과제는, 용이하게 제조되고 관통 전극을 이루는 금속 성분에 의해 반도체 기판이 오염되는 것을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 용이하게 제조되고 관통 전극을 이루는 금속 성분에 의해 반도체 기판이 오염되는 것을 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 반도체 장치를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 일 태양은, 반도체 기판, 상기 반도체 기판을 관통하여 형성되는 관통 전극, 및 상기 반도체 기판의 제 2 면 상에 순차적으로 형성되고, 상기 관통 전극의 하면을 노출하는 제1 및 제2 서브 절연막을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치를 포함하는 반도체 패키지의 일 태양은, 적층된 제1 및 제2 반도체 장치를 포함하는 반도체 패키지로서, 상기 제1 및 제2 반도체 장치 각각은, 반도체 기판, 상기 반도체 기판에 형성된 집적 회로부, 상기 집적 회로부와 전기적으로 연결되며 상기 반도체 기판을 관통하여 형성되는 관통 전극, 및 상기 반도체 기판의 제 2 면 상에 순차적으로 형성되고 상기 관통 전극의 하면을 노출하는 제1 및 서브 절연막을 포함하되, 상기 제1 반도체 장치의 관통 전극의 제 1 면과 상기 제2 반도체 장치의 관통 전극의 제 2 면이 서로 대향하도록 적층된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 반도체 기판의 제 1 면으로부터 일정 깊이까지 비아홀을 형성하고, 상기 비아홀 내벽에 절연막을 형성하고, 상기 절연막이 형성된 상기 비아홀의 내부를 채우는 도전성 연결부를 형성하고, 상기 절연막이 노출될 때까지 상기 반도체 기판의 제 2 면을 연마하고, 상기 절연막으로 둘러싸인 상기 도전성 연결부가 돌출되도록 상기 반도체 기판의 제 2 면을 일정 깊이까지 선택적으로 식각하고, 상기 반도체 기판의 제 2 면 및 돌출된 상기 절연막 상에 제1 및 제2 서브 절연막을 순차적으로 형성하고, 상기 반도체 기판의 제 2 면 상에 형성된 상기 제 2 서브 절연막을 평탄화 정지층으로 이용하는 평탄화 공정을 이용하여 상기 도전성 연결부의 하면을 노출하는 것을 포함한다. 상기 관통 전극은 상기 반도체 기판에 집적회로부 형성 전 또는 후에 형성될 수 있으며, 집적회로부 형성 과정에서 동시에 형성될 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은, 반도체 기판의 제 1 면으로부터 일정 깊이까지 관통 전극용 비아홀을 형성하고, 상기 비아홀 내벽에 절연막을 형성하고, 상기 절연막이 형성된 상기 비아홀의 내부를 채우는 도전성 연결부를 형성하고, 상기 절연막이 노출될 때까지 상기 반도체 기판의 제 2 면을 연마하고, 제1 평탄화 공정을 이용하여 상기 도전성 연결부의 하면 전체가 노출되도록 상기 절연막, 상기 반도체 기판, 및 상기 도전성 연결부의 일부를 제거하고, 상기 평탄화된 관통 전극용 배선 패턴이 돌출되도록 상기 반도체 기판의 제 2 면을 일정 깊이까지 선택적으로 식각하고, 상기 반도체 기판의 제 2 면 및 돌출된 상기 도전성 연결부 상에 제1 및 제2 서브 절연막을 순차적으로 형성하고, 상기 반도체 기판의 제 2 면 상에 형성된 상기 제 2 서브 절연막을 평탄화 정지층으로 이용하는 제2 평탄화 공정을 이용하여 상기 도전성 연결부의 하면을 노출하는 것을 포함한다. 상기 관통 전극은 상기 반도체 기판에 집적회로부 형성 전 또는 후에 형성될 수 있으며, 집적회로부 형성 과정에서 동시에 형성될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 의하면, 도전성 연결부가 형성된 반도체 기판의 일면에 상부면 높이가 다른 절연막을 형성함으로써 후속 공정에서 접속 패드가 형성되는 경우 접촉 면적을 높여 접촉 신뢰성을 향상시킴은 물론, 향상된 절연 특성을 가지는 반도체 장치를 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3 내지 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 중간 단계 단면도들이다.
도 9 내지 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 중간 단계 단면도들이다.
도 12a는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 12b는 도 12a의 일부를 확대 도시한 단면도이다.
도 12c는 도 12a의 일부를 확대 도시한 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 14a 내지 도 14d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 15a 내지 도 15e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 16a 내지 도 16d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 17a 내지 도 17c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 18a 내지 18c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 21a 및 도 21b는 본 발명의 일 실시예에 따른 반도체 장치 및 상기 실시예의 반도체 장치가 적용된 반도체 패키지의 단면도들이다.
도 22a 및 도 22b는 본 발명의 일 실시예에 따른 인터포저 및 상기 인터포저를 포함하는 반도체 패키지의 단면도들이다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 반도체 패키지 및 상기 실시예의 변형예에 따른 반도체 패키지의 단면도들이다.
도 24a 내지 도 24c는 본 발명의 일 실시예에 따른 반도체 패키지 및 상기 실시예의 변형예에 따른 반도체 패키지의 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 26a 및 26b는 본 발명의 일 실시예에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도들이다.
도 27은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 28 및 29는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 사시도이다.
도 30은 본 발명의 일 실시예에 따른 패키지 모듈을 보여주는 평면도이다.
도 31은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 블록도이다.
도 32는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 33은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명맥하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 예를 들어, 저유전물질막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 보다 낮은 유전 상수를 갖는 절연막을 지칭한다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일 예의 단면도이다. 설명의 편의를 위해서, 반도체 장치에서 관통 전극이 형성되는 영역을 중심으로 도시된다.
도 1을 참조하면, 반도체 장치(101)의 다이(10')는 제 1 면(11') 및 제 1 면(11')에 반대되는 제 2 면(12)을 갖는다. 반도체 장치(101)는 집적회로(13)를 포함하는 반도체 칩일 수 있다. 다이(10')는 반도체 기판 및 집적회로를 포함한다. 집적 회로(13)는 다이(10')의 내부에 제공된다. 집적 회로(13)는 다이(10')의 제 1면(11')측 내부에 형성될 수 있다. 집적 회로(13)는 고용량화, 집적화, 시스템화 가능한 소자들이 적층된 것일 수 있다. 집적 회로(13)는 트랜지스터, 또는 메모리 소자를 포함할 수 있다.
집적 회로(13)와 전기적으로 연결되는 패드(14)가 집적 회로(13) 상에 제공될 수 있다. 패드(14)는 알루미늄 또는 구리로 형성될 수 있다. 패드(14)가 알루미늄으로 형성될 경우, 패드(14)는 집적 회로(13) 상에 제공될 수 있다. 패드(14)가 구리로 형성될 경우, 패드(14)는 다마신(damascene) 구조로 집적 회로(13) 내에 포함될 수 있다.
패드(14)가 제공된 다이(10')는 제 1 면(11') 상에 패드(14)의 일부를 노출시키는 패시베이션막(15)을 더 포함할 수 있다. 패시베이션막(15)은 집적 회로(13)를 외부 환경으로부터 보호할 수 있으며, 산화막, 질화막, 또는 그들의 조합으로 형성될 수 있다.
관통 전극(20)의 형성을 위한 비아홀(16)이 집적 회로(13)로부터 이격되어 다이(10')를 적어도 일부 관통하여 제공된다. 비아홀(16)은 주변회로 영역(미도시) 또는 절단(scribe lane) 영역에 제공될 수 있다. 이와 달리, 패드(14)를 관통하거나 패드(14)와 오버랩 되도록 형성될 수 있다.
비아홀 절연막(22)이 비아홀(16)의 내면에 제공될 수 있다. 비아홀 절연막(22)은 실리콘 산화막을 포함할 수 있다. 비아홀 절연막(22)은 비아홀(16)의 내면으로부터 연장하여 패시베이션막(15) 상에도 제공될 수 있다. 이 경우 비아홀 절연막(22)은 패시베이션막(15)과 같이 패드(14)의 일부를 노출시킨다.
관통 전극(20)이, 비아홀 절연막(22)을 개재하여, 비아홀(16) 내면에 제공된다. 관통 전극(20)은 패드(14)와 전기적으로 접속될 수 있도록 다이(10')의 제 1 면(11') 상으로 연장하여 제공될 수 있다. 관통 전극(20)은 비아홀 절연막(22) 상에 형성된 배리어막(barrier layer)(24)과 배리어막(24) 상에 형성된 도전성 연결부(26)를 포함할 수 있다. 배리어막(24)은 Ti, TiN, Ta, 또는 TaN을 포함할 수 있다. 배리어막(24)은 도전성 연결부(26)의 도전성 물질이 다이(10')로 확산되는 것을 방지하는 역할을 할 수 있다. 도전성 연결부(26)는 Ag, Au, Cu, W, 또는 In을 포함할 수 있다.
접속용 패턴(63)이 관통 전극(20) 상에 제공될 수 있으며, 접속용 패턴(63)은 솔더(solder)를 이용하여 형성될 수 있다. 접속용 패턴(63)은, 반도체 장치의 적층시 리플로우(reflow)되면서, 적층되는 반도체 장치들의 관통 전극들간의 접합이 가능하도록 할 수 있다. 접속용 패턴(63)은 비아홀(16)이 형성된 위치에 대응하여 형성될 수 있다.
제 1 및 제 2 서브 절연막들(32, 34)이 다이(10')의 제 2 면(12) 상에 순차적으로 제공된다. 제 1 및 제 2 서브 절연막들(32, 34)은 도전성 연결부(26) 노출 공정 진행 시 다이(10')의 제 2 면(12)이 도전성 물질로부터 오염되는 것을 방지하는 역할을 할 수 있다. 제 1 서브 절연막(32)은 실리콘 산화막일 수 있으며, 제2 서브 절연막(34)은 실리콘 질화막일 수 있다. 제 1 서브 절연막(32)은 다이(10')의 제 2 면(12) 상에 직접 접하여 제공되며, 제 2 서브 절연막(34)은 제 1 서브 절연막(32)의 상에 직접 접하여 제공된다.
제 1 서브 절연막(32)은 다이(10')의 제 2 면(12) 상으로 제공된 제 1 부분(32a) 및 다이(10')의 제 2 면(12)으로부터 돌출된 관통 전극(20)의 측면에 제공된 제 2 부분(32b)을 포함할 수 있다. 즉, 제 1 서브 절연막(32)은 L자의 단면을 가질 수 있다.
제 1 및 제 2 서브 절연막들(32, 34)은 관통 전극(20) 및 비아홀 절연막(22)을 노출시킨다. 관통 전극(20)은, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용하여, 다이(10')를 평탄화하는 것에 의해서 노출될 수 있다. 따라서 제 2 서브 절연막(34), 비아홀 절연막(22), 및 관통 전극(20)은 정렬된 표면들을 가질 수 있다.
제 2 서브 절연막(34)을 평탄화 정지층으로 이용한 평탄화 공정을 통하여 관통 전극(20)을 노출시킴으로써, 관통 전극(20) 상에 형성된 절연막들을 제거하기 위한 사진 식각 공정이 생략될 수 있다. 사진 식각 공정을 이용하여 관통 전극(20)을 노출시킬 때, 관통 전극(20)이 좁은 폭을 가지면(즉, 비아홀(16)이 좁은 폭을 가지면), 사진 식각 공정의 해상도의 한계로 제 1 및 제 2 서브 절연막들(32, 34)의 제거가 용이하지 않을 수 있다. 본 발명에 따르면, 관통 전극(20)의 폭에 상관없이 관통 전극(20)이 용이하게 노출될 수 있다.
이하 도 2를 참조하여, 본 발명의 도 1의 실시예에 따른 반도체 장치의 다른 예가 설명된다. 도 2는 본 발명의 도 1의 실시예에 따른 반도체 장치의 다른 예의 단면도이다. 도 2는 설명의 편의를 위해서, 반도체 장치에서 관통 전극이 형성되는 영역을 중심으로 도시한다. 전술한 일 예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
도 2를 참조하여 설명되는 다른 예에 따른 반도체 장치(102)가 전술한 일 예에 따른 반도체 장치(101)와 다른 점은, 제 2 서브 절연막(34)이 제거된다는 점이다. 이때, 관통 전극(20)은 제 1 서브 절연막(32)보다 돌출될 수 있다.
본 발명의 도 1에 따른 반도체 장치의 제조 방법의 일 예가 설명된다. 도 3 내지 8은 본 발명의 도 1의 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 다이(10')의 내부 또는 제 1 면(11')에 집적 회로(13)가 형성된다. 집적 회로(13) 상에 집적 회로(13)와 전기적으로 연결되는 패드(14)가 형성된다. 집적 회로(13)는 패드(14)를 형성하기 전까지의 구조일 수 있다. 패드(14)가, 예를 들어 알루미늄으로 형성될 경우, 패드(14)는 도 3에 도시된 바와 같이 집적 회로(13) 상에 형성될 수 있다. 패드(14)가, 예를 들어 구리로 형성될 경우, 패드(14)는 다마신 구조로 집적 회로(13) 내에 포함되도록 형성될 수 있다.
패드(14)가 형성된 다이(10')의 제 1 면(11') 상에 패드(14)의 일부를 노출시키는 패시베이션막(15)이 형성될 수 있다. 패시베이션막(15)은 집적 회로(13)를 외부 환경으로부터 보호할 수 있으며, 산화막, 질화막, 또는 그들의 조합으로 형성할 수 있다.
다이(10')의 제 1 면(11')으로부터 일정 깊이까지 리세스된 비아홀(16)이 형성된다. 비아홀(16)은 주변회로 영역(미도시) 또는 절단 영역에 형성될 수 있다. 이와 달리, 패드(14)를 관통하거나 패드(14)와 오버랩 되도록 형성될 수 있다. 비아홀(16)은, 건식 식각, 습식 식각, 레이저를 이용한 드릴링(drilling), 또는 기계적 드릴링을 이용하여 형성될 수 있다. 비아홀(16)의 깊이는 집적 회로(13)의 두께보다 크고, 다이(10')의 두께보다 작아 다이(10')의 초기의 제 2 면(12')으로부터 이격되어 있을 수 있다.
도 4를 참조하면, 비아홀(16)의 내면에 비아홀 절연막(22)이 형성된다. 비아홀 절연막(22)은 비아홀(16)의 내면으로부터 다이(10')의 제 1 면(11') 상으로 연장될 수 있다. 사진 식각 공정을 이용하여 패드(14) 상에 형성된 비아홀 절연막(22)의 일부를 제거하여 패드(14)의 일부를 노출시킨다. 비아홀 절연막(22)은 산화막 또는 질화막을 포함할 수 있다.
배리어막(24)이 비아홀 절연막(22)이 형성된 비아홀(16)의 내면을 따라 형성될 수 있다. 배리어막(24)은 Ti, TiN, Ta, 또는 TaN을 포함할 수 있다. 배리어막(24)은 관통 전극용 배선 패턴의 금속이 다이(10')로 확산되는 것을 방지하는 역할을 할 수 있다.
비아홀(16) 내부를 관통 전극용 배선 패턴으로 채우고, 이를 패터닝하여 도전성 연결부(26)가 형성된다. 도전성 연결부(26)는 전기 도금 방법 또는 선택적 증착 방법을 이용하여 비아홀(16) 내부에 형성될 수 있다. 전기 도금 방법은, 배리어막(24)이 형성된 비아홀(16)의 내면에 씨드층(seed layer)을 형성하는 것, 및 씨드층을 이용하여 배선 패턴을 도금하는 것을 포함할 수 있다. 씨드층은 스퍼터링 방법으로 형성될 수 있다. 도전성 연결부(26)는 Ag, Au, Cu, W, 또는 In을 포함할 수 있다. 도전성 연결부(26)는 패드(14)와 전기적으로 접속될 수 있도록 다이(10')의 제 1 면(11') 상으로 연장하여 형성될 수 있다. 또는, 도전성 연결부(26)는 패드(14)를 관통하거나 패드(14)와 오버랩되도록 형성될 수 있다.
도 5를 참조하면, 도전성 연결부(26)를 마스크로 하여 도전성 연결부(26) 외측에 형성된 배리어막(24)의 일부가 제거될 수 있다. 배리어막(24)의 제거는 건식 식각 또는 습식 식각을 이용하여 수행될 수 있다. 이 후 접속용 패턴(63)이 도전성 연결부(26) 상에 형성될 수 있다. 접속용 패턴(63)은 솔더 볼일 수 있다.
도 6을 참조하면, 다이(10')의 초기의 제 2 면(12')을 연마하는 단계가 수행된다. 먼저 다이(10')의 제 1 면(11') 상에 접착제를 이용하여 캐리어 기판(carrier substrate)(25)이 부착될 수 있다. 캐리어 기판(25)은 다이(10')의 초기의 제 2 면(12')을 연마하는 과정에서 다이(10')에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형화된 다이(10')에서 발생되는 휨을 방지할 수 있다. 캐리어 기판(25)은 유리기판, 또는 수지기판을 포함할 수 있고, 접착제는 자외선 접착제 또는 열가소성 접착제를 포함할 수 있다. 다음, 비아홀 절연막(22)이 노출되도록, 다이(10')의 초기의 제 2 면(12')이 연마된다. 다이(10')의 초기의 제 2 면(12')을 연마 하는 것은, 예를 들어 그라인딩(grinding) 방법을 이용하여 수행할 수 있다. 연마된 제 2 면(12")은 비아홀 절연막(22)보다 높거나 낮을 수 있다.
도 7을 참조하면, 비아홀 절연막(22)으로 둘러싸인 도전성 연결부(26)가 다이(10')의 제 2 면(12)으로부터 돌출되도록, 다이(10')의 연마된 제 2 면(12")을 선택적으로 식각한다. 선택적 식각은 비아홀 절연막(22)에 비하여 큰 식각 선택비를 갖는 습식 식각 또는 건식 식각 공정을 이용하여 다이(10')를 선택적으로 식각할 수 있다. 예를 들어, 비아홀 절연막(22)이 실리콘 산화막일 경우, SF6 식각 가스를 이용하여 다이(10')가 선택적으로 식각될 수 있다. 다이(10')가 식각되는 깊이(d1)는 후에 형성되는 제 1 및 제 2 서브 절연막들(도 8의 32, 34)과 비아홀 절연막(22)의 두께의 합보다 크거나 동일할 수 있다. 배리어막(24)이 형성되는 경우, 식각되는 깊이(d1)는 후에 형성되는 제 1 및 제 2 서브 절연막들(도 8의 32, 34), 비아홀 절연막(22), 및 배리어막(24)의 두께의 합보다 크거나 동일할 수 있다.
도 8을 참조하면, 제1 및 제2 서브 절연막들(32, 34)이 다이(10')의 제 2 면(12) 및 돌출된 비아홀 절연막(22) 상에 순차적으로 형성된다. 제1 서브 절연막(32)은, 예를 들어 실리콘 산화막으로 형성될 수 있으며, 제 2 서브 절연막(34)은, 예를 들어 실리콘 질화막으로 형성될 수 있다. 다이(10')의 제 1 면(11') 상에 접착제에 의해 캐리어 기판(25)이 부착되어 있으므로, 접착제의 열적 안정성을 고려하여 제 1 및 제 2 서브 절연막들(32, 34)은, 예를 들어 약 300℃ 이하의 저온에서 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
도 1을 재차 참조하면, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용하여 평탄화 공정이 수행된다. 평탄화 공정은, 예를 들어 화학적 기계적 연마 공정(Chemical Mechanical Polishing)을 이용하여 수행될 수 있다. 평탄화 공정에 의하여, 다이(10')의 제 2 면(12) 상에 형성된 제 2 서브 절연막(34) 보다 돌출된 제 2 서브 절연막(34), 제 1 서브 절연막(32), 비아홀 절연막(22), 배리어막(24), 및 도전성 연결부(26)의 일부가 제거된다. 도전성 연결부(26)가 노출됨에 따라, 다른 반도체 장치의 관통 전극과 연결될 수 있다. 평탄화 공정 후, 캐리어 기판(25)은 제거될 수 있다. 배리어막(24)의 경우 필요에 따라서 제거되지 않고 도전성 연결부(26)의 상부에 남아 있도록 평탄화 공정을 진행 할 수도 있다.
한편, 도 2를 참조하면, 남아있는 제 2 서브 절연막(34)은 제거될 수 있다. 제 2 서브 절연막(34)은 제 1 서브 절연막(32)에 비하여 큰 식각 선택비를 갖는 습식 식각 또는 건식 식각 공정을 이용하여 제거될 수 있다. 특히, 제 2 서브 절연막(34)이 실리콘 질화막(SiN)으로 형성된 경우 다이(10')에 인가되는 스트레스 감소를 위해 제 2 서브 절연막(34)이 제거될 수 있다.
본 발명의 실시예에서, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용한 평탄화 공정을 통하여 도전성 연결부(26)를 노출시킴으로써, 도전성 연결부(26) 상에 형성된 절연막들을 제거하기 위한 사진 식각 공정이 생략될 수 있다. 사진 식각 공정을 이용하여 도전성 연결부(26)를 노출시킬 때, 도전성 연결부(26)가 좁은 폭을 가지게 되면(즉, 비아홀(16)이 좁은 폭을 가지게 되면), 사진 식각 공정의 해상도의 한계로 인하여 제 1 및 제 2 서브 절연막들(32, 34)의 제거가 용이하지 않을 수 있다. 그러나, 본 발명의 실시예에 따르면, 도전성 연결부(26)의 폭에 상관없이 도전성 연결부(26)가 용이하게 노출될 수 있다.
본 발명의 실시예에 따르면, 평탄화 공정 중에 도전성 연결부(26)가 노출되어도 다이(10')의 제 2 면(12)이 제 1 및 제 2 서브 절연막들(32, 34)로 덮여 있으므로 금속 물질에 의한 다이(10')의 오염이 방지될 수 있다.
도 1 내지 2 및 도 9 내지 11을 참조하여, 도 1의 실시예에 따른 반도체 장치의 제조 방법의 다른 예가 설명된다. 도 9 내지 11은 도 1의 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도들이다. 전술한 일 예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
본 발명의 도 1의 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 도 3 내지 6를 참조하여 설명된 단계까지는 본 발명의 도 1의 실시예에 따른 반도체 장치의 제조 방법의 일 예와 동일하다.
도 9를 참조하면, 도 6을 참조하여 설명된 연마 공정에 이어서, 제 1 평탄화 공정을 이용하여 도전성 연결부(26)가 노출되도록 다이(10'), 비아홀 절연막(22), 배리어막(24), 및 도전성 연결부(26)의 일부가 제거된다. 제 1 평탄화 공정은 도전성 연결부(26)가 노출될 때까지 수행된다. 제 1 평탄화 공정은, 예를 들어 화학적 기계적 연마 공정을 이용하여 수행할 수 있다. 연마된 제 2 면(12")은 도전성 연결부(26)의 노출된 면보다 높거나 낮을 수 있다.
도 10을 참조하면, 평탄화된 도전성 연결부(26)가, 다이(10')의 제 2 면(12)으로부터 돌출되도록, 다이(10')의 연마된 제 2 면(12")을 선택적으로 식각한다. 예를 들어, HBr 식각 가스를 이용하여 다이(10')가 선택적으로 식각될 수 있다. 다이(10')가 식각되는 깊이(d2)는 제 1 및 제 2 서브 절연막들(도 11의 32, 34)의 두께의 합보다 크거나 두께의 합과 동일할 수 있다.
도 11을 참조하면, 돌출된 도전성 연결부(26) 및 다이(10')의 제 2 면(12) 상에 제 1 및 제 2 서브 절연막들(32, 34)을 순차적으로 형성한다. 제 1 및 제 2 서브 절연막들(32, 34)은 비아홀 절연막(22) 및 배리어막(24) 상에도 형성된다. 제 1 서브 절연막(32)은, 예를 들어 실리콘 산화막으로 형성될 수 있으며, 제 2 서브 절연막(34)은, 예를 들어 실리콘 질화막으로 형성될 수 있다.
도 1을 재차 참조하면, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용하여 제 2 평탄화 공정이 수행된다. 제 2 평탄화 공정에 의하여, 다이(10')의 제 2 면(12) 상에 제 1 및 제 2 서브 절연막들(32, 34)은 남겨두면서, 도전성 연결부(26)가 노출될 수 있다. 이에 따라, 반도체 장치의 관통 전극(20)은 다른 반도체 장치의 관통 전극과 연결될 수 있다. 제 2 평탄화 공정 후, 캐리어 기판(25)은 제거될 수 있다.
한편, 도 2를 재차 참조하면, 남아있는 제 2 서브 절연막(34)이 제거될 수 있다.
도 12a 내지 도 12c는 본 발명의 다른 실시예에 따른 반도체 장치(110)를 보여주는 단면도, 부분 확대도 및 부분 평면도이다.
도 12a를 참조하면, 다이(10')가 제공된다. 다이(10')는 제 1 면(11') 및 제 1 면(11')에 반대되는 제 2 면(12)을 포함할 수 있다. 다이(10')는 내부에 형성된 집적 회로(13)를 포함할 수 있다. 집적 회로(13)의 종류는 반도체 장치(110)의 종류에 따라서 달라질 수 있다. 예를 들어, 집적 회로(13)는 메모리 회로, 로직 회로 및 이들의 결합 중 적어도 하나를 포함할 수 있다. 집적 회로(13)는 저항, 또는 캐패시터를 포함하는 수동소자일 수 있다.
비아홀(16)이 집적 회로(13)로부터 이격되어 다이(10')를 관통하여 제공된다. 비아홀(16)은 다이(10')의 제 1 면(11)으로부터 제 2 면(12)까지 동일한 직경을 가지거나, 서로 다른 둘 이상의 직경들을 가지거나, 또는 직경이 점차적으로 변하는 테이퍼된(tapered) 형상을 가질 수 있다.
관통 전극(20)이 비아홀(16)의 적어도 일부를 채우도록 제공될 수 있다. 관통 전극(20)은 반도체 장치(110)의 집적 회로(13)와 연결되거나, 반도체 장치(110)와 다른 반도체 장치를 연결하거나, 또는 반도체 장치(110)를 패키지 기판 또는 모듈 기판과 연결하는 데 이용될 수 있다. 관통 전극(20)은 비아홀(16)의 내벽에 형성된 배리어막(barrier layer)(24)과 배리어막(24) 상에 형성된 도전성 연결부(26)를 포함할 수 있다. 도전성 연결부(26)는 비아홀(16)의 적어도 일부를 채울 수 있다. 도전성 연결부(26)는 다이(10')의 제 2 면(12)으로부터 돌출된 돌출부(27)를 가질 수 있다. 비아홀(16)에 의해 노출된 다이(10')와 배리어막(24) 사이에 비아홀 절연막(22)이 제공될 수 있다. 예를 들어, 비아홀 절연막(22)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiOxNy)을 포함할 수 있다. 배리어막(24)은 도전성 연결부(26)를 구성하는 도전성 물질이 다이(10')로 확산되는 것을 방지할 수 있는 물질로 구성된다. 예를 들어, 배리어막(24)은 티타늄(Ti), 탄탈륨(Ta), 티타늄나이트라이드(TiN) 또는 탄탄륨나이트라이드(TaN)을 포함할 수 있다. 배리어막(24)은 스퍼터(Sputter) 방법으로 형성될 수 있다. 도전성 연결부(26)는 구리(Cu), 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au), 인듐(In) 또는 폴리실리콘(poly silicon)을 포함할 수 있다.
제 1 절연막(30)이 다이(10')의 제 2 면(12) 상에 제공될 수 있다. 제 1 절연막(30)은 다이(10')의 제 2 면(12)으로부터 개구부(16)의 측벽으로 연장될 수 있다. 제 1 절연막(30)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiOxNy)을 포함할 수 있다. 예를 들어, 제 1 절연막(30)은 다이(10')의 제 2 면(12) 상의 제 1 서브 절연막(32), 및 제 1 서브 절연막(32) 상의 제 2 서브 절연막(34)을 포함할 수 있다. 제 1 서브 절연막(32)은 실리콘 산화막이고, 제 2 서브 절연막(34)는 실리콘 질화막일 수 있다.
도전성 연결부(26)와 제 1 절연막(30)의 적어도 일부를 덮는 접속 패드(60)가 다이(10')의 제 2 면(12)에 제공될 수 있다. 접속 패드(60)는 도전성 연결부(26)의 돌출부(27)와 직접 연결될 수 있다.
도전성 연결부(26)와 전기적으로 연결된 전극 패드(62)가 다이(10')의 제 1 면(11')에 제공될 수 있다. 전극 패드(62)는 도전성 연결부(26)의 다이(10')의 제 1 면(11')에서의 노출부와 직접 연결되거나, 또는 제 1 배선층(40)을 개재하여 연결될 수 있다. 예를 들어, 제 1 배선층(40)은 패드(14)와 전극 패드(62)를 연결하는 재배선일 수 있다. 제 1 배선층(40)은 제 1 배선 패턴(44) 및 패드(14)와 제 1 배선 패턴(44)을 연결하는 제 1 콘택플러그(46)를 포함할 수 있다. 제 1 배선 패턴(44) 및 제 1 콘택플러그(46)의 개수 및 위치는 도전성 연결부(26)와 전극 패드(62)의 위치에 따라 다양할 수 있다. 도전성 연결부(26)는 패드(14)를 관통하여 형성될 수 있다. 예를 들어, 반도체 장치(110)는 다이(10') 형성 후에 관통 전극(20)이 형성되는 비아 라스트(via last) 구조일 수 있다.
배선층(40)을 덮는 제 2 절연막(50)이 제공될 수 있다. 예를 들어, 제 2 절연막(50)은 배선층(40) 상에 형성되는 층간 절연막(Inter layer dielectric) 일 수 있다. 배선층(40)은 다이(10')의 제 1 면(11')을 덮는 제 2 절연막(50) 상에 형성되거나 제 2 절연막(50)에 형성된 트렌치에 매립되는 형태로 형성될 수 있다. 예를 들어, 배선층(40)의 형성방법은, 제 3 서브 절연막(52)을 일부 제거하여 패드(14) 또는 관통전극(20)의 일부를 노출하는 트렌치를 형성하고, 트렌치를 채워 콘택 플러그(46)를 형성할 수 있다. 제 3 서브 절연막(52) 상에 패터닝 방법으로 콘택 플러그(46)와 연결되도록 제 1 배선 패턴(44)을 형성한다. 다음 제 1 배선 패턴(44)의 일부를 노출하는 제 4 서브 절연막(54)이 형성될 수 있다. 전극 패드(62)는 제 1 배선 패턴(44)의 노출부에 연결될 수 있다.
외부와의 접속을 위한 제 1 접속 단자(64)가 다이(10')의 제 1 면(11') 상에 제공될 수 있다. 제 1 접속 단자(64)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 제 1 접속 단자(64)는 제 2 배선 패턴(44)의 노출부, 또는 전극 패드(62)에 연결될 수 있다. 예를 들어, 반도체 장치(110)는 패드(14) 및 패시베이션막(15)이 형성된 다이(10') 및 배선층(40)을 포함하는 웨이퍼 레벨 패키지(Wafer Level Package)일 수 있다.
도 12b는 도 12a의 B 부분의 확대도이다. 도 12b를 참조하면, 비아홀 절연막(22)이 다이(10') 및 패드(14)의 비아홀(16)에 의해 노출된 면에 제공된다. 비아홀 절연막(22)은, 비아홀(16) 및 다이(10')의 제 1 면(11') 상에 절연막(미도시)을 형성하고 패드(14) 상의 절연막(미도시)의 적어도 일부 또는 비아홀(16) 내부를 제외한 나머지 부분을 제거하여 형성할 수 있다. 비아홀 절연막(22) 및 패드(14) 상에 배리어막(24) 또는 씨드층, 및 도전성 연결부(26)를 형성하여 관통 전극(20)을 패드(14)와 전기적으로 연결한다.
도 12c는 도 12a의 패드(14) 및 배선 패턴(14')의 평면도이다. 도 12b 및 12c를 참조하면, 패드(14)는 다이(10')의 집적회로(13)가 형성되지 영역에 형성되고, 패드(14)로부터 연장된 배선 패턴(14')을 통하여 집적 회로(13)와 연결될 수 있다. 관통 전극(20)은 집적 회로(13)와 이격되어 패드(14)와 중첩되도록 형성될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치(110')를 보여주는 단면도이다. 도 12a에서 설명된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 13을 참조하면, 반도체 기판(10)이 제공된다. 예를 들어, 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 제 1 면(11') 및 제 1 면(11)에 반대되는 제 2 면(12)을 포함할 수 있다. 반도체 장치(110')는 반도체 기판(10)의 제 1 면(11)에 형성된 집적 회로(13)를 포함할 수 있다.
반도체 기판(10)의 제 1 면(11) 및 집적 회로(13)를 덮는 층간 절연막(33) 및 집적 회로(13)와 패드(14)를 연결하는 내부 배선(41)이 제공될 수 있다. 층간 절연막(33)은 복수의 절연막을 포함할 수 있다. 예를 들어, 층간절연막(33)은 반도체 기판(10)의 제 1 면(11)을 덮는 제1 층간 절연막(31)과, 제 1 층간 절연막(31) 상에 형성되어 집적 회로(13)를 덮는 제2 층간 절연막(31')을 포함할 수 있다. 내부 배선(41)은 층간 절연막(33)을 적어도 일부 관통하는 제 2 콘택 플러그들(43, 47) 및 층간 절연막(33) 상 또는 내부에 형성되는 제 2 배선 패턴(45)을 포함할 수 있다. 예를 들어, 제 2 배선 패턴(45)은 제 1 메탈층일 수 있다. 제 2 콘택 플러그들(43, 47) 및 제 2 배선 패턴(45)은 패터닝 또는 다마신 방법을 이용하여 형성될 수 있다. 도 1의 다이(10')는 도 13의 반도체 기판(10), 집적 회로(13), 내부 배선(41), 및 층간 절연막(33)을 포함할 수 있다.
반도체 장치(110')는 집적 회로(13) 형성 후에 관통 전극(20)이 형성되는 비아 미들(via middle) 구조의 반도체 칩일 수 있다. 예를 들어, 반도체 기판(10)의 제 1 면(11') 상에 집적 회로(도 12a 또는 도 13의 13), 제 1 층간 절연막(31), 및 제 1 콘택 플러그(43) 형성 후에 반도체 기판(10)과 제 1 층간 절연막(31)을 관통하는 관통 전극(20)을 형성한다. 그 다음 제 2 콘택 플러그(43)와 도전성 연결부(26)를 연결하는 제 2 배선 패턴(47), 제 2 콘택 플러그(47), 및 패드(14)를 형성할 수 있다.
도 14a 내지 14d는 본 발명의 또 다른 실시예에 따른 반도체 장치의 일 예에 따른 제조방법을 보여주는 단면도이다. 도 14a 내지 14d는 설명의 편의를 위해서, 도 12a 또는 도 13의 A 부분을 확대하여 도시한다. 도 12a 및 도 13에서 설명된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 14a를 참조하면, 반도체 기판(10)의 제 1 면(11)으로부터 초기의 제 2 면(12')을 향해 신장된 비아홀(16)를 채우는 관통 전극(20)이 형성될 수 있다. 관통 전극(20)은 초기의 제 2 면(12') 상으로 노출되지 않도록 형성될 수 있다. 비아홀(16)에 의해 노출된 반도체 기판(10)과 관통 전극(20) 사이에 비아홀 절연막(22)이 형성될 수 있다. 관통 전극(20)을 형성하는 것은 비아홀 절연막(22) 상에 배리어막(24) 및 도전성 연결부(26)를 순차적으로 형성하는 것을 포함할 수 있다. 비아홀(16) 및 관통 전극(20)은 기판(10) 상에 집적회로(13)를 형성하기 전 또는 형성 후에 형성될 수 있다. 도전성 연결부(26)는 구리(Cu), 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au), 인듐(In) 또는 폴리실리콘(poly silicon)을 포함할 수 있다. 도전성 연결부(26)가 구리(Cu)로 형성되는 경우, 도금법을 사용하여 형성될 수 있다. 도금법은 배리어막(24) 상에 씨드막(미도시)을 형성하는 것을 포함할 수 있다. 도전성 연결부(26)가 텅스텐(W), 알루미늄(Al) 또는 폴리실리콘(poly silicon)으로 형성되는 경우, 물리 기상 증착법(Physical vapor deposition) 또는 화학 기상 증착법(Chemical vapor deposition)을 이용하여 형성될 수 있다.
도 14b를 참조하면, 식각 공정을 통해 반도체 기판(10)의 일부를 제거하여 도전성 연결부(26)의 돌출부(27)가 돌출되도록 반도체 기판(10)의 초기의 제 2 면(12')을 리세스할 수 있다. 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 식각 공정은 비아홀 절연막(22)과 선택비를 가지는 식각액 또는 가스를 이용하여 수행되고, 비아홀 절연막(22)을 남길 수 있다. 예를 들어, 반도체 기판(10)이 실리콘이고 비아홀 절연막(22)이 실리콘 산화막일 경우, SF6 식각 가스를 이용하여 반도체 기판(10)을 선택적으로 식각할 수 있다. 비아홀 절연막(22)에 인접한 영역과 비아홀 절연막(22)으로부터 떨어진 영역에서 반도체 기판(10)의 식각비(etching rate)가 달라질 수 있다. 따라서 식각 공정 후의 반도체 기판(10)의 제 2 면(12)은 관통 전극(20)과 인접한 영역에 오목한 표면을 가질 수 있다. 일례로, 제 2 면(12)은 제 1 면(11)쪽으로 리세스되어 전체적으로 오목한 형태이거나, 또는 관통 전극(20)의 측면과 인접한 부분은 내리막 경사지고 중앙부는 대체로 평평한 형태일 수 있다. 관통 전극(20)에 접한 반도체 기판(10)의 제 2면(12)은, 관통 전극(20)과 이격된 반도체 기판(10)의 제 2면(12)의 상부면 높이에 비해 높은 상부면을 가질 수 있다. 즉, 제 2면(12)은 관통 전극(20)으로부터 멀어질수록 상부면 높이가 점차적으로 낮아지는 기울기를 가질 수 있다. 반도체 기판(10)의 제 2면(12)은 관통 전극(20)과 인접한 영역에 경사면이 형성되고, 관통 전극(20)의 벽면을 타고 오르는 형태일 수 있다. 반도체 장치(110)가 복수개의 관통 전극들(20)을 갖는 경우, 관통 전극들(20) 사이의 기판(10)의 제 2면(12)은 오목한 표면을 가질 수 있다. 제 2면(12)이 오목한 표면을 가짐으로써 반도체 장치(110)의 높이를 줄일 수 있다.
도 14c를 참조하면, 비아홀 절연막(22) 및 반도체 기판(10)의 제 2 면(12) 상에 제 1 절연막(30)이 형성된다. 제 1 절연막(30)은 물리 기상 증착법(Physical vapor deposition) 또는 화학 기상 증착법(Chemical vapor deposition)을 이용하여 형성될 수 있다.
제 1 절연막(30)은 제 1 서브 절연막(32), 및 제 1 서브 절연막(32) 상의 제 2 서브 절연막(34)을 포함할 수 있다. 제 1 서브 절연막(32)과 제 2 서브 절연막(34)은 반도체 기판(10)의 제 2 면(12) 상에 순차적으로 형성될 수 있다. 예를 들어, 제 1 서브 절연막(32)이 형성된 후, 제 2 서브 절연막(34)이 형성될 수 있다. 제 1 및 제 2 서브 절연막들(32, 34)의 형성 공정은 동일 챔버 내에서 인시츄(In-situ) 방법으로 형성될 수 있다.
제 1 서브 절연막(32)은 제 2 서브 절연막(34)에 비하여 반도체 기판(10)과 접착력이 좋은 물질을 포함하고, 제 2 서브 절연막(34)은 제 1 절연막(32)에 비하여 도전성 연결부(26)를 형성하는 도전성 물질의 확산에 대한 저항성이 큰 물질을 포함할 수 있다. 예를 들어, 반도체 기판(10)이 실리콘 기판이고 도전성 물질이 구리인 경우, 제 1 서브 절연막(32)은 실리콘 산화막이고 제 2 서브 절연막(34)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 실리콘 질화막은 실리콘 기판과 스트레스 특성이 상이한 데 비하여 실리콘 산화막은 실리콘 기판과 스트레스 특성이 유사하다. 구체적으로, 실리콘 기판과 실리콘 산화막은 기계적 스트레스에 대하여 동일한 방향으로 휘는 데 비하여, 실리콘 질화막은 실리콘 기판과 반대 방향으로 휠 수 있다. 따라서, 실리콘 산화막은 실리콘 질화막과 실리콘 기판 사이에 개재되어, 기계적 스트레스를 완화하는 스트레스 버퍼 역할을 할 수 있다. 또한, 실리콘 질화막은 실리콘 산화막에 비하여 구리에 대한 확산 계수(diffusion coefficient)가 작아, 구리의 확산을 방지할 수 있다.
제 1 절연막(30)의 두께는, 제 1 절연막(30)과 반도체 기판(10)의 열팽창계수(Coefficient of Thermal Expansion) 및 스트레스(stress) 특성을 고려하여 결정될 수 있다. 제 1 절연막(30)이 너무 얇으면 크랙(crack)이 생길 수 있고, 너무 두꺼우면 자체 스트레스에 의해 반도체 기판(10)으로부터 박리될 수 있다. 예를 들어, 반도체 기판(10)이 실리콘 기판이고 도전성 물질이 구리인 경우, 제 1 서브 절연막(32)은 실리콘 산화막이고 제 2 서브 절연막(34)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 이 때, 제 1 서브 절연막(32)은 2.5㎛ 이하의 두께를 가질 수 있고, 제 2 서브 절연막(34)은 약 0.1㎛의 두께를 가질 수 있다. 바람직하게는, 제 1 서브 절연막(32)은 약 1.5㎛에서 2.5㎛ 범위의 두께를 가질 수 있다. 제 1 서브 절연막(32) 및 제 2 서브 절연막(34)은 화학 기상 증착(CVD), 스핀 코팅(spin coating) 등의 방법으로 형성할 수 있다.
제 1 절연막(30)은 비아홀(16)의 측벽에 인접한 가장자리 영역(35), 서로 인접하는 비아홀들(16) 사이의 기판 영역(37), 및 가장자리 영역(35)과 기판 영역(37) 사이의 연결 영역(36)을 포함할 수 있다. 가장자리 영역(35)은 연결 영역(36) 및 기판 영역(37)으로부터 돌출될 수 있고, 연결 영역(36) 및 기판 영역(37)의 상부면보다 높은 상부면을 가질 수 있다. 기판 영역(37)은, 반도체 장치가 복수개의 관통 전극들(20)을 구비하는 경우 관통 전극들(20) 사이에 개재된 영역일 수 있다. 예를 들어, 기판 영역(37)은 관통 전극들(20) 사이에 개재된 반도체 기판(10) 가운데 영역 상에 형성된 제 2 절연막(50)의 일부분일 수 있다. 연결 영역(36)은 가장자리 영역(35)으로부터 기판 영역(37)으로 확장된 영역일 수 있다. 연결 영역(36)은, 가장자리 영역(35)과 기판 영역(37) 사이에 개재되며, 가장자리 영역(35)의 상부면보다 낮은 상부면 높이를 가진다. 예를 들어, 가장자리 영역(35)은 반도체 기판(10)의 제 2면(12)의 경사진 영역 상에 개재된 제 1 절연막(30)의 일부분일 수 있다.
도 14d를 참조하면, 평탄화 공정을 이용하여 도전성 연결부(26)의 돌출부(27)의 상부면(28)이 노출될 수 있다. 예를 들어, 평탄화 공정은 돌출부(27) 상의 제 1 절연막(30), 비아홀 절연막(22), 및 배리어막(24)을 제거할 수 있는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다. 평탄화 공정은 기판 영역(37)의 제 2 서브 절연막(34)을 평탄화 정지막으로 이용할 수 있다. 기판 영역(37)은 연결 영역(36) 보다 두껍기 때문에, 평탄화 공정은 제 1 절연막(30)의 기판 영역(37)의 최상부 표면에서 정지될 수 있다. 즉, 기판 영역(37)의 가장 두꺼운 영역의 표면에서 평탄화 공정이 정지될 수 있다. 평탄화 공정을 통해 돌출부(27) 상의 제 1 절연막(30), 비아홀 절연막(22) 및 배리어막(24)이 제거되므로 도전성 연결부(26)의 상부면(28)이 노출될 수 있다.
이에 따라, 돌출부(27)의 측면에 인접하여 형성된 제 1 절연막(30)의 가장자리 영역(35)의 상부면의 높이(H1)는 제 1 절연막(30)의 기판 영역(37)의 상부면의 높이(H3)와 동일할 수 있다. 연결 영역(36)의 상부면의 높이(H2)는 가장자리 영역(35)의 상부면(28)의 높이(H1) 및 기판 영역(37)의 상부면의 높이(H3) 보다 낮을 수 있다. 예를 들어, 연결 영역(36)의 상부면의 높이(H2)는 가장자리 영역(35)의 상부면의 높이(H1) 보다 약 0.5㎛ 낮을 수 있다. 연결 영역(36)과 가장자리 영역(35)의 상부면의 높이 차이는, 제 1 절연막(30)의 두께에 따라 달라질 수 있다. 제 1 절연막(30)의 상부면은 연결 영역(36)에서 기판 영역(37)으로 갈수록 점차 높아질 수 있다. 따라서 제 1 절연막(30)의 상부면은 연결 영역(36)에서, 도전성 연결부(26)로부터 멀어지는 방향으로, 양의 기울기를 가질 수 있다. 결과적으로, 제 1 절연막(30)의 기판 영역(37)의 두께 W1는 연결 영역(36)의 두께 W2보다 두꺼울 수 있다. 도전성 연결부(26)의 상부면(28)은 제 1 절연막(30)의 가장자리 영역(35)의 상부면의 높이(H1)와 같거나 다소 낮은 높이를 가질 수 있다. 예를 들어, 도전성 연결부(26)의 상부면(28)은 제 1 절연막(30)의 가장자리 영역(35)의 상부면의 높이(H1) 보다 약 0.2㎛ 낮을 수 있다. 도전성 연결부(26)의 상부면(28)이 가장자리 영역(35)의 상부면보다 낮은 높이를 가지는 경우, 후속하여 형성되는 접속 패드(60)와 관통 전극(20)의 접촉면이 넓어지고 입체적으로 접촉되어 접촉 신뢰성이 향상된다.
도전성 연결부(26)의 상부면(28) 및 제 1 절연막(30)의 가장자리 영역(35)의 적어도 일부를 덮는 접속 패드(60)가 형성될 수 있다. 접속 패드(60)는 도전막(미도시)을 형성하고 이를 패터닝하여 형성될 수 있다. 다른 방법으로, 접속 패드(60)는 접속 패드(60)가 형성될 영역을 노출하는 마스크 패턴(미도시)을 형성하고, 도전성 물질을 노출된 부분에 도금하여 형성될 수 있다.
이와 같이, 제 1 절연막(30)의 가장자리 영역(35)이 연결 영역(36)에 비하여 돌출되어 형성되고, 연결 영역(36)이 기판 영역(37)에 비하여 낮게 형성됨으로써, 신뢰성이 향상된 반도체 장치의 형성이 가능하다. 즉, 접속 패드(60)와 제 1 절연막(30)의 접촉면이 넓어지고 입체적으로 접촉되어 접촉 신뢰성이 향상된다. 또한, 접속 패드(60)의 높이를 낮출 수 있어 반도체 장치의 두께를 줄일 수 있다.
도 15a 내지 도 15e는 본 발명의 또 다른 실시예에 따른 반도체 장치의 다른 예의 제조방법을 보여주는 단면도이다. 도 15a 내지 15e는 도 12a 및 도 13의 a 부분을 확대하여 도시한다. 이하에서는 도 14a 내지 도 14d와 다른 공정을 중심으로 설명된다.
도 15a를 참조하면, 도 14a에서 설명된 방법과 같이, 반도체 기판(10)에 관통 전극(20)이 형성된다.
도 15b를 참조하면, 반도체 기판(10)의 초기의 제 2 면(12')을 에치백(etch-back) 또는 화학적 기계적 연마(Chemical Mechanical Polishing)하여 연마된 제 2 면(12")을 통해 도전성 연결부(26)의 상부면(28)을 노출할 수 있다.
도 15c를 참조하면, 식각 공정을 통해 반도체 기판(10)의 일부를 제거하여 도전성 연결부(26)가 돌출되도록 반도체 기판(10)의 연마된 제 2 면(12")을 리세스할 수 있다. 식각 공정은, 관통 전극(20) 및 비아홀 절연막(22)과 선택비를 가지는 식각액 또는 가스를 이용하여 반도체 기판(10)을 식각할 수 있다. 비아홀 절연막(22)에 인접한 영역과 비아홀 절연막(22)으로부터 떨어진 영역에서 반도체 기판(10)의 식각비(etching rate)가 달라질 수 있다. 따라서, 식각 공정 후의 반도체 기판(10)의 제 2 면(12)은 관통전극(20)과 인접한 영역에 오목한 표면을 가질 수 있다.
도 15d를 참조하면, 제 1 절연막(30) 반도체 기판(10)의 제 2 면(12) 상에 형성된다.
도 15e를 참조하면, 평탄화 공정을 이용하여, 도전성 연결부(26) 상에 돌출되어 형성된 제 1 절연막(30)이 제거될 수 있다. 도전성 연결부(26)의 돌출부(27)의 상부면(28)이 노출될 수 있다. 평탄화 공정은, 예를 들어 돌출된 제 1 절연막(30)을 제거할 수 있는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다. 도전성 연결부(26)의 돌출부(27)의 상부면(28) 및 제 1 절연막(30)의 가장자리 영역(35)의 적어도 일부를 덮는 접속 패드(60)가 형성될 수 있다.
도 16a 내지 도 16d는 본 발명의 또 다른 실시예에 따른 반도체 장치의 또 다른 예의 제조방법을 보여주는 단면도이다. 이하에서는 도 14a 내지 도 14d와 다른 공정을 중심으로 설명된다.
도 16a를 참조하여, 도 14b에서 설명된 방법과 같이, 도전성 연결부(26)가 돌출되도록 반도체 기판(10)의 초기의 제 2 면(12')을 리세스하여 제 2 면(12)을 형성할 수 있다.
도 16b를 참조하면, 관통 전극(20)과 인접한 반도체 기판(10)의 제 2 면(12)에 기판 트렌치(17)가 형성될 수 있다. 기판 트렌치(17)는 기판 트렌치(17)가 형성될 부분을 노출시키는 마스크 패턴(미도시)을 이용하여 건식 식각 공정으로 형성될 수 있다.
도 16c를 참조하면, 기판 트렌치(17)가 형성된 반도체 기판(10)의 제 2 면(12)에 제 1 절연막(30)이 형성될 수 있다. 이 때, 제 1 절연막(30)의 가장자리 영역(35) 및 연결 영역(36)의 일부가 기판 트렌치(17) 내에 형성되고, 제 1 절연막(30)의 기판 영역(37)은 평평한 상부면을 가질 수 있다.
도 16d를 참조하면, 평탄화 공정을 이용하여 도전성 연결부(26)의 돌출부(27)의 상부면(28)이 노출될 수 있다. 접속 패드(60)가 도전성 연결부(26)의 돌출부(27) 및 기판 트렌치(17) 내의 제 1 절연막(30) 상에 형성될 수 있다. 이로써, 접속 패드(60)의 제 1 절연막(30)과의 접촉면을 넓이면서도 높이를 낮출 수 있다.
도 17a 내지 도 17c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 보여주는 단면도이다. 이하에서는 도 14a 내지 도 14d와 다른 공정을 중심으로 설명된다.
도 17a를 참조하여, 도 14d에서 설명된 방법과 같이, 평탄화 공정을 이용하여 도전성 연결부(26)의 돌출부(27)의 상부면(28)을 노출시킬 수 있다.
도 17b를 참조하면, 절연막 트렌치(38)가 제 1 절연막(30)의 가장자리 영역(35)에 인접한 연결 영역(36)에 형성될 수 있다. 절연막 트렌치(38)는 절연막 트렌치(38)가 형성될 부분을 노출시키는 마스크 패턴(미도시)을 이용하여 건식 식각 공정으로 형성될 수 있다.
도 17c를 참조하면, 접속 패드(60)가 도전성 연결부(26)의 돌출부(27)의 상부면(28) 및 절연막 트렌치(38)에 형성될 수 있다. 이로써 접속 패드(60)의 제 1 절연막(30)과의 접촉면을 넓이면서도 높이를 낮출 수 있다.
도 18a 내지 도 18c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도이다. 제조 방법은 도 14a 내지 도 14d와 다른 공정을 중심으로 설명된다.
도 18a를 참조하면, 도 14b에서 설명된 방법과 같이, 식각 공정을 통해 반도체 기판(10)의 일부를 제거하여 도전성 연결부(26)의 돌출부(27)가 돌출되도록 반도체 기판(10)의 제 2 면(12)을 리세스할 수 있다. 기판 요철부(19)가 반도체 기판(10)의 제 2 면(12)에 형성될 수 있다. 기판 요철부(19)는 기판 요철부(19)가 형성될 부분을 노출시키는 마스크 패턴(미도시)을 이용하여 건식 식각 공정으로 형성될 수 있다.
도 18b를 참조하면, 제 1 절연막(30)이 기판 요철부(19)가 형성된 제 2 면(12)에 형성될 수 있다.
도 18c를 참조하면, 평탄화 공정을 이용하여 도전성 연결부(26)의 돌출부(27)의 상부면(28)이 노출될 수 있다. 접속 패드(60)가 도전성 연결부(26)의 돌출부(27)의 상부면(28) 및 도전성 연결부(26)에 인접한 기판 요철부(19) 내의 제 1 절연막(30) 상에 형성될 수 있다. 이로써 접속 패드(60)의 제 1 절연막(30)과의 접촉면을 넓이면서도 높이를 낮출 수 있다. 또한, 기판 요철부(19)에 의해 반도체 기판(10)의 표면적이 넓어져 열 방출 특성이 개선될 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도를 나타낸다. 도 14d에서 설명된 것과 중복된 설명은 생략되고, 다른 점을 중심으로 설명된다.
도 19를 참조하면, 제 1 절연막(30) 상의 적어도 일부에 관통 전극(20)과 전기적으로 연결된 제 3 배선 패턴(70)이 형성될 수 있다. 예를 들어, 제 3 배선 패턴(70)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 또는 폴리 실리콘(Poly silicon)을 포함할 수 있다. 제 3 배선 패턴(70)은 도전성 연결부(26)의 돌출부(27)와 직접 연결되거나, 도전성 연결부(26) 상에 형성된 접속 패드(60)를 통해 연결될 수 있다. 제 3 배선 패턴(70)은 접속 패드(60)가 제 1 절연막(30) 상으로 연장된 부분일 수 있다. 제 3 배선 패턴(70)을 덮는 제 3 절연막(72)이 추가적으로 형성될 수 있다. 예를 들어, 제 3 절연막(72)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiOxNy)을 포함할 수 있다.
제 3 배선 패턴(70)과 연결된 관통 전극(20)은 파워(power), 접지(ground) 또는 데이터(data) 신호를 전달할 수 있다. 제 3 배선 패턴(70)은, 그것과 연결된 관통 전극(20)과는 다른 신호를 전달하는 다른 관통 전극(20)과 절연될 수 있다. 하나의 관통 전극(20)에 연결된 하나의 제 3 배선 패턴(70)은, 제 1 절연막(30)의 기판 영역(37)에서, 다른 관통 전극(20)에 연결된 다른 제 3 배선 패턴(70)과 이격될 수 있다. 제 3 배선 패턴(70)은 열 방출 특성이 좋은 도전성 물질로 형성될 수 있으며, 이로써 반도체 장치의 열 방출 특성을 향상시킬 수 있다. 예를 들어, 제 3 배선 패턴(70)은 알루미늄(Al), 구리(Cu), 은(Ag), 또는 금(Au)을 포함할 수 있다. 제 3 배선 패턴(70)의 일부는 외부로 노출되어 재배선으로 이용할 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도를 나타낸다. 도 14d에서 설명된 것과 중복된 설명은 생략되고, 다른 점을 중심으로 설명된다.
도 20을 참조하면, 제 1 절연막(30) 상의 적어도 일부에 관통 전극(20)과 전기적으로 연결된 제 4 배선 패턴(74)이 형성될 수 있다. 예를 들어, 제 4 배선 패턴(74)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 또는 폴리 실리콘(Poly silicon)을 포함할 수 있다.
제 4 배선 패턴(74)과 연결된 관통 전극(20)은 접지 신호용일 수 있다. 제 4 배선 패턴(74)은, 다른 접지 신호용의 복수개의 관통 전극들(20)과 연결될 수 있다. 따라서 반도체 장치들이 서로 적층되는 경우, 접지 신호와 연결된 제 4 배선 패턴(74)에 의해 다른 반도체 장치들 사이의 전자 방해(Electromagnetic interference)를 방지할 수 있다.
도 21a 및 도 21b는 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 보여주는 단면도이다. 설명의 편의를 위해서, 도 12a 및 도 13의 A 부분을 확대하여 도시한다. 도 12a, 도 13 및 도 14d에서 설명된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 21a를 참조하면, 관통 전극(20)의 도전성 연결부(26)는 제 1 절연막(30)의 가장자리 영역(35)의 상부면 보다 낮은 상부면(28)을 가질 수 있다. 도 14d 또는 도 15c를 참조하여 설명된 도전성 연결부(26)의 돌출부(27)를 노출하기 위한 평탄화 공정 동안, 도전성 연결부(26)의 돌출부(27)의 도전성 물질이 제거될 수 있다. 예를 들어, 도전성 물질이 구리(Cu)인 경우, 화학적 기계적 연마 공정에서 사용되는 구리(Cu)용 슬러리(slurry)에 의하여 도전성 연결부(26)의 돌출부(27)의 일부 또는 전부가 제거될 수 있다. 다른 방법으로, 도전성 연결부(26)의 돌출부(27)를 노출하는 마스크(미도시)를 형성한 후, 식각 공정을 이용하여 도전성 연결부(26)의 돌출부(27)의 일부 또는 전부가 제거될 수 있다. 또 다른 방법으로, 도전성 연결부(26) 형성 전 비아홀(16) 내에 희생막(39)을 형성하고, 도 14d 또는 도 15c를 참조하여 설명된 평탄화 공정으로 희생막(39)을 노출하고, 이를 제거하여 낮은 상부면(28)을 갖는 도전성 연결부(26)를 형성할 수 있다. 상부면(28)은 반도체 기판(10)의 제 2 면(12)보다 낮게 형성될 수 있다.
도 21b를 참조하면, 낮은 상부면(28)에 의해 노출된 비아홀(16)의 공간을 제 2 접속 단자(66)가 채울 수 있다. 제 2 접속 단자(66)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
도전성 연결부(26)의 상부면(28)과 제 2 접속 단자(66) 사이에 언더 범프 메탈(Under bump metal)(29)이 형성될 수 있다. 제 2 접속 단자(66)가 마이크로 범프인 경우, 비아홀(16) 및 제 1 절연막(30)의 가장자리 영역(35)을 이용하여 마이크로 범프의 위치가 정렬될 수 있다. 제 2 접속 단자(66)는 가장자리 영역(35)을 적어도 일부 덮도록 형성될 수 있다.
도 12a 내지 도 21b를 참조하여 설명된 실시예들은 인터포저(도 22a의 120)에도 적용될 수 있다. 이 경우, 도 12a, 도 13 및/또는 도 14a에서 설명된 집적회로(13)는 형성되지 않을 수 있다.
도 22a 및 도 22b는 각각 본 발명의 또 다른 실시예에 따른 인터포저 및 그 활용예를 보여주는 단면도이다.
도 22a를 참조하면, 반도체 기판(10)은 실리콘 또는 유리 기판일 수 있다. 접속 패드(60) 및 제 2 접속 단자(66)가 반도체 기판(10)의 제 2 면(12)에 형성될 수 있다. 제 2 접속 단자(66)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
반도체 기판(10)의 제 1 면(11)에는 관통 전극(20)과 전기적으로 연결된 제 1 배선층(40) 및 제 1 배선층(40)을 덮는 제 2 절연막(50)이 형성될 수 있다. 제 1 배선층(40) 및 제 2 절연막(50)은 도 12a를 참조하여 설명된 것과 동일 유사한 구조를 가질 수 있다. 예를 들어, 제 1 배선층(40)은 인터포저(120)에 적층되는 다른 반도체 장치를 위한 재배선일 수 있다. 제 2 절연막(50)은 제 1 배선층(40)의 일부를 노출할 수 있다. 제 1 배선층(40)의 노출된 부분과 전기적으로 연결된 전극 패드(62)가 형성될 수 있다. 복수개의 전극 패드들(62)과 복수개의 접속 패드들(60)이 제공되는 경우, 전극 패드들(62)과 접속 패드들(60)은 서로 다른 피치들을 가지도록 형성될 수 있다.
도 22b를 참조하면, 도 22A의 인터포저(120)는 뒤집어져서 패키지 기판(200)에 실장될 수 있다. 패키지 기판(200)은 그 내부에 회로 패턴(204)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다. 회로 패턴(204)은 외부로 노출된 본딩 패드(202) 또는 볼 패드(206)와 연결될 수 있다.
인터포저(120)는 접속 패드(60)에 접속된 제 2 접속 단자(66)를 통해 본딩 패드(202)와 전기적으로 연결되며, 패키지 기판(200)의 회로 패턴(204)을 통해 외부접속단자(208)와 연결될 수 있다.
인터포저(120) 상에 다른 반도체 장치(130)가 적층될 수 있다. 다른 반도체 장치(130)는 제 1 접속 단자(64)를 통해 인터포저(120)의 전극 패드(62)와 전기적으로 연결될 수 있다. 예를 들어, 다른 반도체 장치(130)는 반도체 칩일 수 있고, 제 1 접속 단자(64)는 플립 칩 범프(flip-chip bump)일 수 있다. 제 1 접속 단자(64) 및 관통 전극(20)이 복수개로 형성되는 경우, 제 1 접속 단자들(64) 사이의 간격은 관통 전극(20)들 사이의 간격보다 작을 수 있다. 제 1 접속 단자들(64) 사이의 간격이 작아 다른 반도체 장치(130)를 패키지 기판(200)의 본딩 패드(202)에 직접 접속할 수 없는 경우, 반도체 장치(130)와 패키지 기판(200) 사이에 제1 배선층(40)을 포함한 인터포저(120)를 배치할 수 있다.
패키지 기판(200), 인터포저(120) 및 반도체 장치(130)의 일부 또는 전부를 덮는 보호재(80)를 더 포함할 수 있다. 예를 들어, 보호재(80)는 인터포저(120)와 패키지 기판(200) 사이 또는 인터포저(120)와 반도체 장치(130) 사이를 적어도 일부 채우는 언더필(underfill) 이거나, 또는 인터포저(120)와 반도체 장치(130)를 덮는 몰딩 구조일 수 있다. 몰딩 구조는 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
도 23a 및 23b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도이다.
도 23a를 참조하여, 본 실시예에 따른 반도체 패키지가 설명된다. 도 12a 내지 도 21b를 참조하여 설명된 실시예들은 반도체 칩(310)에 적용될 수 있다. 반도체 칩(310)은 반도체 기판(10)의 내부 또는 제 1 면(11)에 형성된 집적 회로(13)를 포함할 수 있다. 집적 회로(13)는 내부 배선(41) 및 제 1 배선층(40')을 통해 관통 전극(20)과 전기적으로 연결될 수 있다. 제 1 배선층(40') 상에 제 2 절연막(50)이 형성될 수 있다. 제 1 배선층(40') 및 제 2 절연막(50)은 도 12a 또는 도 13을 참조하여 설명된 것과 동일한 구조를 가질 수 있다.
패키지 기판(200)은 그 내부에 회로 패턴(204)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다. 패키지 기판(200)은 그 양면들에서 외부로 노출된 본딩 패드(202) 및 볼 패드(206)를 포함할 수 있다. 회로 패턴(204)은 외부로 노출된 본딩 패드(202) 및/또는 볼 패드(206)와 연결될 수 있다. 반도체 칩(310)은 반도체 기판(10)의 제 2 면(12)이 패키지 기판(200)과 마주보도록 패키지 기판(200) 상에 실장될 수 있다. 반도체 칩(310)은 접속 패드(60)에 접속된 제 2 접속 단자(66)를 통해 본딩 패드(202)와 전기적으로 연결되며, 패키지 기판(200)의 회로 패턴(204) 및 볼 패드(206)를 통해 외부접속단자(208)와 연결될 수 있다.
반도체 칩(310)은 반도체 기판(10)의 제 1 면(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200) 상에 실장될 수 있다. 제 2 절연막(50)은 제 1 배선층(40')이 적어도 일부 노출되도록 형성되며, 제 1 배선층(40')의 노출된 부분이 접속 단자(미도시)를 통해 패키지 기판(200)의 회로 패턴(204)과 전기적으로 연결될 수 있다.
도 23b를 참조하면, 도 23a를 참조하여 설명된 반도체 패키지의 변형예가 설명된다. 설명의 편의를 위하여 도 22a와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다. 패키지 기판(200)은 그 내부의 제 2 회로 패턴(205), 그 양면들에서 외부로 노출된 제 2 본딩 패드(203) 및 제 2 볼 패드(207)를 포함할 수 있다. 제 2 회로 패턴(205)은 외부로 노출된 제 2 본딩 패드(203) 및/또는 제 2 볼 패드(207)와 연결될 수 있다.
반도체 칩(320)의 집적 회로(13)의 일부는 내부 배선(41) 및 제 1 배선층(40')을 통해 관통 전극(20)과 전기적으로 연결될 수 있다. 반도체 칩(320)의 집적 회로(13)의 다른 일부는 내부 배선(41) 및 제 2 배선층(48)을 통해 본딩 와이어(67)와 전기적으로 연결될 수 있다. 제 1 및 제 2 배선층들(40', 48) 및 제 2 절연막(50)은 도 12a 또는 도 13을 참조하여 설명된 것과 동일한 구조를 가질 수 있다. 제 2 배선층(48)의 일부는 제 2 절연막(50)에 의하여 노출되어 본딩 와이어(67)와 연결될 수 있다. 반도체 칩(320)은 본딩 와이어(67)를 통해 패키지 기판(200)의 제 2 회로 패턴(205)과 전기적으로 연결되고, 제 2 볼 패드(207)를 통해 외부접속단자(208)와 연결될 수 있다.
관통 전극(20)을 통해서 전달되는 신호는 본딩 와이어(67)를 통해서 전달되는 신호와 다를 수 있다. 예를 들어, 관통 전극(20)은 전원 또는 접지 신호를 전달할 수 있고, 본딩 와이어(67)는 데이터 신호를 전달할 수 있다. 반대로 관통 전극(20)은 데이터 신호를 전달하고, 본딩 와이어(67)는 전원 또는 접지 신호를 전달할 수 있다. 따라서 반도체 칩(320)은 더 많은 신호 전달 경로를 가질 수 있다.
도 24a 내지 24c는 본 발명의 또 다른 실시예에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도이다. 설명의 편의를 위하여 도 23a 및 도 23b와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
도 24a를 참조하여, 본 실시예에 따른 멀티 칩 패키지(400)가 설명된다. 도 12a 내지 도 21b을 참조하여 설명된 실시예들은 멀티칩 패키지(400)의 반도체 칩들(410, 420)에 적용될 수 있다. 멀티칩 패키지(400)는 패키지 기판(200), 패키지 기판(200) 상의 제 1 반도체 칩(410), 및 제 1 반도체 칩(410) 상의 적어도 하나의 제 2 반도체 칩(420)을 포함할 수 있다. 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 동종의 반도체 칩일 수 있다. 예를 들어, 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 동일한 공정을 이용하여 제작된 메모리 칩일 수 있다. 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 메모리 회로가 형성된 집적 회로(13)를 포함할 수 있다. 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 각각 제 1 관통 전극(20) 및 제 2 관통 전극(21)을 포함할 수 있다. 제 1 관통 전극(20)과 제 2 관통 전극(21)은 서로 중첩되어 연결될 수 있다. 제 2 관통 전극(21)은 제 1 관통 전극(20)과 직접 접촉할 수 있다. 다른 방법으로, 제 1 관통 전극(20)과 제 2 관통 전극(21)은 이들 사이의 제 1 배선층(40), 접속 패드(60) 및/또는 제 2 접속 단자(66)를 통해서 연결될 수 있다.
도 24b를 참조하면, 도 24a를 참조하여 설명된 반도체 패키지(400)의 일 변형예에 따른 반도체 패키지(400')가 설명된다. 설명의 편의를 위하여 도 24a와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 각각 제 1 관통 전극(20) 및 제 2 관통 전극(21)을 포함할 수 있다. 제 1 관통 전극(20)과 제 2 관통 전극(21)은 서로 중첩되어 연결될 수 있다. 제 2 반도체 칩(420)의 집적 회로(13)의 일부는 내부 배선 및 제 1 배선층(40')을 통해 제 2 관통 전극(21)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(420)의 집적 회로(13)의 다른 일부는 내부 배선 및 제 2 배선층(48)을 통해 본딩 와이어(67)와 전기적으로 연결될 수 있다. 제 1 및 제 2 배선층들(40', 48) 및 제 2 절연막(50)은 도 12a를 참조하여 설명된 것과 동일 유사한 구조를 가질 수 있다. 제 2 배선층(48)의 일부는 제 2 절연막(50)에 의하여 노출되어 본딩 와이어(67)와 연결될 수 있다. 제 2 반도체 칩(420)은 본딩 와이어(67)를 통해 패키지 기판(200)의 제 2 회로 패턴(205)과 전기적으로 연결될 수 있다.
관통 전극들(20, 21)을 통해서 전달되는 신호는 본딩 와이어(67)를 통해서 전달되는 신호와 다를 수 있다. 예를 들어, 관통 전극들(20, 21)은 전원 또는 접지 신호를 전달할 수 있고, 본딩 와이어(67)는 데이터 신호를 전달할 수 있다. 반대로 관통 전극들(20, 21)은 데이터 신호를 전달하고, 본딩 와이어(67)는 전원 또는 접지 신호를 전달할 수 있다. 따라서 반도체 칩들(410, 420)은 더 많은 신호 전달 경로를 가질 수 있다.
도 24c를 참조하면, 도 24a를 참조하여 설명된 반도체 패키지(400)의 다른 변형예에 따른 반도체 패키지(400")가 설명된다. 설명의 편의를 위하여 도 24a와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다. 제 1 반도체 칩(410)과 제 2 반도체 칩(420)은 그들의 제 1 면들(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200)에 실장될 수 있다. 제 1 반도체 칩(410)은 그의 제 1 면(11) 상의 접속 단자(64)를 통해 패키지 기판(200)의 본딩 패드(202)와 연결될 수 있다.
도 25는 본 발명의 실시예에 따른 반도체 장치들이 적층된 반도체 패키지의 단면도이다. 도 25를 참조하면, 제 1 반도체 장치(100A)의 관통 전극(20)과 제 2 반도체 장치(100B)의 관통 전극(20)이 서로 수직 방향으로 정렬되도록 적층된다. 제 1 반도체 장치(100A)의 관통 전극(20) 및 제 2 반도체 장치(100B)의 관통 전극(20)은 접속용 패턴(63) 및 접속용 패턴 패드(61)에 의해 접합될 수 있다. 제 1 반도체 장치(100A)와 제 2 반도체 장치(100B)의 사이의 갭에는 절연 충전재(미도시)가 채워질 수 있다.
적층된 반도체 장치들은 패키지 기판(도 24c의 200)에 실장될 수 있다. 패키지 기판(도 24c의 200)은 인쇄회로기판, 테이프 배선기판, 세라믹 배선기판 또는 실리콘 배선 기판 등이 사용될 수 있다. 패키지 기판(도 24c의 200)은, 배선 기판를 관통하여 패키지 기판(도 24c의 200)의 일면으로 연장하여 형성된 배선 패턴(도 24c의 204), 패키지 기판(도 24c의 200)의 일 면 상에 형성되며 배선 패턴에 전기적으로 접속된 본딩 패드(도 24c의 202), 및 패키지 기판(도 24c의 200)의 다른 면 상에 형성되며 배선 패턴에 전기적으로 접속된 볼 패드(도 24c의 206)를 포함할 수 있다. 반도체 장치(100A, 100B) 또는 이들이 적층된 반도체 장치들을 패키지 기판(도 24c의 200)에 실장하는 것은, 반도체 장치(100A)의 접속용 패턴(63)이 패키지 기판(도 24c의 200)의 본딩 패드(도 24c의 202)와 접합하면서 실장될 수 있다.
도 26a 및 26b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도이다. 설명의 편의를 위하여 도 23a 및 도 23b와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
도 26a를 참조하여, 본 실시예에 따른 반도체 패키지(500)는 시스템 인 패키지 패키지(500)일 수 있다. 도 12a 내지 도 21b를 참조하여 설명된 실시예들은 시스템 인 패키지(500)의 제 1 반도체 칩(510)에 적용될 수 있다. 제 1 반도체 칩(510) 상에 제 2 반도체 칩(520)가 적층될 수 있다. 제 2 반도체 칩(520)은 제 1 반도체 칩(510)과 이종의 반도체 칩일 수 있다. 예를 들어, 제 1 반도체 칩(510)은 로직 회로를 포함하고, 제 2 반도체 칩(520)은 메모리 회로를 포함할 수 있다. 제 2 반도체 칩(520)은 제 1 반도체 칩(510)의 동작을 보조하기 위한 고성능 메모리 칩일 수 있다.
제 1 반도체 칩(510)은 그의 제 1 면(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200)에 실장될 수 있다. 제 1 반도체 칩(510)은 그의 제 1 면(11)에 복수의 제 1 접속 단자들(64)를 더 포함할 수 있다. 제 1 접속 단자들(64) 중 일부는 관통 전극(20)과 연결되고, 다른 일부는 제 1 반도체 칩(510)에 형성된 집적 회로(13)와 연결될 수 있다. 집적 회로(13)는 제 1 접속 단자(64)를 통해 패키지 기판(200)과 직접 연결될 수 있다. 집적 회로(13)는 관통 전극(20)을 통해 제 2 반도체 칩(520)과 연결될 수 있다.
제 2 반도체 칩(520)은 관통 전극(20) 및 제 1 접속 단자(64)를 통해 패키지 기판(200)과 연결될 수 있다. 제 2 반도체 칩(520)은 그의 일면에 형성된 제 2 접속 단자(66)를 통해 제 1 반도체 칩(510)과 연결될 수 있다. 제 2 접속 단자(66)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 제 2 접속 단자(66)와 관통 전극(20)은 재배선을 위한 제 5 배선 패턴(74)을 통해 연결될 수 있다. 예를 들어, 제 2 접속 단자들(66) 사이의 간격과 관통 전극(20)사이의 간격이 다를 때, 제 5 배선 패턴(74)을 이용하여, 이들을 연결할 수 있다.
도 26b를 참조하면, 도 26a를 참조하여 설명된 반도체 패키지(500)의 일 변형예에 따른 반도체 패키지(500')가 설명된다. 설명의 편의를 위하여 도 25a와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
제 5 배선 패턴(74)의 일부는 제 2 절연막(50)에 의하여 노출될 수 있다. 제 2 반도체 칩(520)은 본딩 와이어(67)를 통해 제 5 배선 패턴(74)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(510)과 제 2 반도체 칩(520)은 본딩 와이어(67)을 통해 연결될 수 있다. 본딩 와이어(67)는 관통 전극(20)과 직접 연결되거나, 재배선을 위한 제 5 배선 패턴(74)을 통해 관통 전극(20)과 연결될 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 27을 참조하면, 도 22a 내지 도 26b를 참조하여 설명된 실시예들은 적층형 패키지(600)의 제 1 반도체 패키지(610) 및/또는 제 2 반도체 패키지(620)에 적용될 수 있다.
제 1 반도체 패키지(610)는 제 1 패키지 기판(200) 상의 제 1 반도체 칩(602)을 포함할 수 있다. 도 12a 내지 도 21b를 참조하여 설명된 실시예들은 제 1 반도체 칩(602)에 적용될 수 있다. 제 1 반도체 패키지(610)는 제 1 반도체 칩(602) 및 제 1 패키지 기판(200)의 적어도 일부를 덮는 보호재(612)를 더 포함할 수 있다. 예를 들어, 보호재(612)는 제 1 반도체 칩(602)의 제 1 면(11)과 제 1 패키지 기판(200) 사이에 언더필(underfill)이거나, 또는 제 1 반도체 칩(602)의 제 1 면(11') 이외의 다른 면을 더 덮는 몰딩 구조일 수 있다. 몰딩 구조는 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다. 보호재(612)가 몰딩 구조인 경우, 제 1 반도체 패키지(610)는 몰딩 구조를 관통하는 몰딩 전극(614)을 더 포함할 수 있다. 몰딩 전극(614)의 한 쪽 끝은 제 1 패키지 기판(200)의 제 2 회로 패턴(205)과 연결되고 다른 한 쪽 끝은 보호재(612) 외부로 노출될 수 있다. 제 1 반도체 패키지(610)는 제 1 반도체 칩(602) 상의 제 2 반도체 칩(604)을 더 포함할 수 있다.
제 1 반도체 패키지(610) 상에 제 2 반도체 패키지(620)가 적층될 수 있다. 제 2 반도체 패키지(620)는 제 2 패키지 기판(210) 및 제 2 패키지 기판(210) 상의 적어도 하나의 제 3 반도체 칩(606)을 포함할 수 있다. 예를 들어, 적어도 하나의 제 3 반도체 칩(606)은 고용량의 메모리 칩이고, 각각에 형성된 관통 전극(20)을 통해 연결될 수 있다. 제 2 패키지 기판(210)은 제 1 반도체 패키지(610)와 마주보는 면에 외부 접속 단자(218)를 포함할 수 있다. 외부 접속 단자(218)는 몰딩 전극(614)의 노출된 면과 접촉할 수 있다. 제 3 반도체 패키지(620)는 제 2 패키지 기판(210)의 제 3 회로 패턴(214), 외부 접속 단자(218), 몰딩 전극(614) 및 제 1 패키지 기판(200)의 제 2 회로 패턴(205)을 통해 외부와 연결될 수 있다. 제 1 패키지 기판(200)의 제 2 회로 패턴(205)은 제 1 반도체 칩(602)과 연결된 제 1 회로 패턴(204)과 전기적으로 분리될 수 있다. 서로 다른 기능을 하는 제 1 반도체 패키지(610)와 제 2 반도체 패키지(620)를 수직 적층할 수 있으므로, 후속 공정에서 모듈 보드(도 30의 702)에 개별 실장할 때에 비하여 실장 면적을 줄일 수 있다. 제 2 반도체 패키지(620)는 제 2 패키지 기판(210) 및 제 3 반도체 칩(606)의 적어도 일부를 덮는 보호재(622)를 더 포함할 수 있다. 예를 들어, 보호재(622)는 적어도 하나의 제 3 반도체 칩(606)을 몰딩하거나, 최하층의 제 3 반도체 칩(606)과 제 2 패키지 기판(210) 사이에 언더필링된 것일 수 있다.
도 28 및 29는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 28을 참조하면, 도 1 내지 21b에 도시된 반도체 제조 방법을 통하여 얻어진 반도체 장치들이 형성되어 있는 반도체 웨이퍼들(100)이 제공될 수 있다. 반도체 웨이퍼들(100)이 복수개로 적층될 수 있다. 반도체 웨이퍼들(100)을 복수개 적층하고, 반도체 장치의 절단 영역을 따라 복수개의 반도체 웨이퍼들(100)을 절단함으로써, 개별 반도체 패키지로 분리될 수 있다. 절단은 커터(120) 또는 레이저를 이용하여 수행할 수 있다.
이와 달리, 도 29에 도시된 바와 같이, 반도체 웨이퍼(100) 상에 개별 반도체 장치들(100a, 100b, …)을 적층하여 반도체 패키지를 형성할 수 있다. 또는, 반도체 장치 절단 영역을 따라 절단하여 개별 반도체 장치들(100a, 100b, …)로 분리한 뒤, 복수개의 반도체 장치들(100a, 100b, …)을 적층함으로써 반도체 패키지가 형성될 수 있다.
도 30은 본 발명의 일 실시예에 따른 패키지 모듈(700)을 보여주는 평면도이다.
도 30을 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 칩(704) 및/또는 반도체 패키지(706)는 본 발명의 실시예에 따른 반도체 장치를 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)을 통해 외부 전자 장치와 연결될 수 있다.
도 31은 본 발명의 실시예에 따른 메모리 카드(800)를 보여주는 개략도이다.
도 31을 참조하면, 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지(도 26a의 500 또는 도 26b의 500')를 포함하고, 메모리(830)는 멀티 칩 패키지(도 24a의 400, 도 24b의 400' 또는 도 23c의 400")를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지(도 27의 600)로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 32는 본 발명의 실시예에 따른 전자 시스템(900)을 보여주는 블록도이다. 도 32를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 31의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 32의 900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 33은 전자 시스템(도 32의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 32의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (14)

  1. 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 갖는 기판;
    상기 제 2 면 상의 제 1 절연막; 및
    상기 기판 및 상기 제 1 절연막을 관통하는 개구부의 적어도 일부를 채우는 관통 전극을 포함하고,
    상기 제 1 절연막은:
    상기 개구부의 측벽에 인접한 가장자리 영역;
    상기 개구부로부터 이격되어 배치되는 기판 영역; 및
    상기 가장자리 영역과 상기 기판 영역 사이에 배치되고, 상기 기판 영역보다 낮은 상부면을 갖는 연결 영역을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 중 적어도 하나를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 기판의 상기 제 2 면 상의 제 1 서브 절연막 및 상기 제 1 서브 절연막 상의 제 2 서브 절연막을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 서브 절연막은 실리콘 산화막을 포함하고, 상기 제 2 서브 절연막은 실리콘 질화막 또는 실리콘 산질화막을 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 서브 절연막의 두께는 1.5㎛ 내지 2.5㎛인 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 2 서브 절연막의 두께는 0.1㎛인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 관통 전극은 상기 기판의 상기 제 2 면으로부터 돌출된 돌출부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 돌출부 및 상기 가장자리 영역 상의 접속 패드를 더 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 돌출부는 상기 가장자리 영역의 상부면보다 낮은 상부면을 갖는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 기판의 상기 제 1 면 상의 집적회로를 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 기판의 상기 제 2 면은 상기 관통 전극으로부터 멀어질수록 낮아지는 상부면 높이를 갖는 반도체 장치.
  12. 복수의 개구부들이 형성된 기판;
    상기 개구부들을 채우고 상기 기판의 일면으로부터 돌출된 돌출부를 갖는 도전성 연결부들; 및
    상기 기판의 상기 일면에 형성되어 상기 돌출부들을 노출하는 절연막을 포함하고,
    상기 절연막은 상기 돌출부들에 인접한 가장자리 영역들, 상기 가장자리 영역들 사이에 제공되는 기판 영역, 및 상기 가장자리 영역들과 상기 기판 영역 사이에 상기 기판 영역 보다 낮은 상부면을 갖는 연결 영역을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 연결 영역은 상기 가장자리 영역으로부터 상기 기판 영역으로 상부면의 높이가 점차적으로 증가하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 연결 영역은 상기 기판 영역보다 얇은 두께를 갖는 반도체 장치.
KR1020100059148A 2009-12-04 2010-06-22 반도체 장치 KR101727160B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US12/951,140 US8399987B2 (en) 2009-12-04 2010-11-22 Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20090119903 2009-12-04
KR1020090119903 2009-12-04

Publications (2)

Publication Number Publication Date
KR20110063266A KR20110063266A (ko) 2011-06-10
KR101727160B1 true KR101727160B1 (ko) 2017-05-04

Family

ID=44397275

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100059148A KR101727160B1 (ko) 2009-12-04 2010-06-22 반도체 장치

Country Status (1)

Country Link
KR (1) KR101727160B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101896517B1 (ko) * 2012-02-13 2018-09-07 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR102036919B1 (ko) * 2013-08-29 2019-11-26 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
KR102422244B1 (ko) * 2014-07-16 2022-07-18 삼성전자주식회사 관통 전극을 갖는 반도체 장치 및 그의 제조 방법
KR102320821B1 (ko) * 2014-09-11 2021-11-02 삼성전자주식회사 반도체 패키지
KR102222485B1 (ko) * 2014-09-18 2021-03-04 에스케이하이닉스 주식회사 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
JP2003142827A (ja) 2001-10-31 2003-05-16 Sony Corp 多層プリント配線基板及びその製造方法
JP2004095582A (ja) 2002-08-29 2004-03-25 Dainippon Printing Co Ltd コア基板およびその製造方法
US20070045780A1 (en) 2005-09-01 2007-03-01 Salman Akram Methods of forming blind wafer interconnects, and related structures and assemblies
KR100879191B1 (ko) * 2007-07-13 2009-01-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
JP2003142827A (ja) 2001-10-31 2003-05-16 Sony Corp 多層プリント配線基板及びその製造方法
JP2004095582A (ja) 2002-08-29 2004-03-25 Dainippon Printing Co Ltd コア基板およびその製造方法
US20070045780A1 (en) 2005-09-01 2007-03-01 Salman Akram Methods of forming blind wafer interconnects, and related structures and assemblies
KR100879191B1 (ko) * 2007-07-13 2009-01-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20110063266A (ko) 2011-06-10

Similar Documents

Publication Publication Date Title
US8399987B2 (en) Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
KR101697573B1 (ko) 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
US8786058B2 (en) Semiconductor devices and methods of manufacturing the same
KR102406573B1 (ko) 반도체 소자 및 그 제조 방법
US8492902B2 (en) Multi-layer TSV insulation and methods of fabricating the same
KR101801137B1 (ko) 반도체 장치 및 그 제조 방법
KR101780423B1 (ko) 반도체 장치 및 이의 제조 방법
US9698080B2 (en) Conductor structure for three-dimensional semiconductor device
US5567981A (en) Bonding pad structure having an interposed rigid layer
US8802495B2 (en) Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
KR101918608B1 (ko) 반도체 패키지
KR101828063B1 (ko) 반도체 장치 및 그 형성방법
KR101916225B1 (ko) Ｔｓｖ를 구비한 반도체 칩 및 그 반도체 칩 제조방법
KR20120035719A (ko) 반도체 패키지 및 그 제조 방법
KR20100045857A (ko) 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
KR20140073163A (ko) 반도체 장치 및 그의 형성방법
KR101709635B1 (ko) 반도체 장치 및 그 제조 방법
KR101727160B1 (ko) 반도체 장치
KR20140065282A (ko) Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
KR20140063271A (ko) 관통 전극을 갖는 반도체 장치 및 그 제조 방법
KR101960686B1 (ko) 반도체 장치 및 이의 제조 방법
US9059067B2 (en) Semiconductor device with interposer and method manufacturing same
KR20210053537A (ko) 반도체 패키지
KR20130126191A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant