KR20120035719A - 반도체 패키지 및 그 제조 방법 - Google Patents

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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Abstract

대용량화의 구현 및 부피의 최소화를 하는 반도체 패키지 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 패키지의 제조 방법은 칩 절단 영역으로 구분되는 복수의 제1 반도체 칩들이 배치되고, 활성 영역이 형성되는 제1 면 및 제1 면에 반대인 제2 면을 가지는 제1 반도체 기판을 접착층을 이용하여 지지 기판 상에 부착하는 단계, 복수의 제1 반도체 칩들이 각각 분리되도록, 복수의 제1 반도체 칩들 사이에 제1 절단 폭(kerf width)을 가지는 제1 절단 홈을 형성하는 단계, 복수의 제1 반도체 칩들에 각각 대응되는 제2 반도체 칩들을 부착하는 단계, 제1 절단 홈을 채우도록 몰딩층을 형성하는 단계 및 서로 대응되는 제1 반도체 칩과 제2 반도체 칩 별로 분리되도록, 몰딩층에 제1 절단 폭보다 작은 제2 절단 폭을 가지는 제2 절단 홈을 형성하는 단계를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 적층 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 대용량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화가 요구되고 있다. 그러나 반도체 소자의 고집적화를 위한 디자인 룰의 감소에는 어려움을 겪고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 대용량화의 구현이 가능하면서 부피를 최소화하는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법은 칩 절단 영역으로 구분되는 복수의 제1 반도체 칩들이 배치되고, 활성 영역이 형성되는 제1 면 및 상기 제1 면에 반대인 제2 면을 가지는 제1 반도체 기판을 접착층을 이용하여 지지 기판 상에 부착하는 단계, 상기 복수의 제1 반도체 칩들이 각각 분리되도록, 상기 복수의 제1 반도체 칩들 사이에 제1 절단 폭(kerf width)을 가지는 제1 절단 홈을 형성하는 단계, 상기 복수의 제1 반도체 칩들에 각각 대응되는 제2 반도체 칩들을 부착하는 단계, 상기 제1 절단 홈을 채우도록 몰딩층을 형성하는 단계 및 서로 대응되는 상기 제1 반도체 칩과 상기 제2 반도체 칩 별로 분리되도록, 상기 몰딩층에 상기 제1 절단 폭보다 작은 제2 절단 폭을 가지는 제2 절단 홈을 형성하는 단계를 포함한다.
상기 제1 절단 홈을 형성하는 단계는 상기 칩 절단 영역의 일부분 및 상기 접착층의 일부분을 함께 제거할 수 있다.
상기 제2 절단 홈을 형성하는 단계는 상기 접착층의 일부분이 제거된 부분에 형성된 상기 몰딩층의 부분이 상기 제2 절단 홈에 의하여 분리되어, 상기 지지 기판을 향하는 상기 제1 반도체 기판의 면에 대하여 돌출되는 돌출부를 형성할 수 있다.
상기 복수의 제1 반도체 칩들은 각각 복수의 제1 관통 전극들을 포함할 수 있다.
상기 제1 반도체 기판을 접착층이 형성된 지지 기판 상에 부착하는 단계는, 상기 제1 면이 상기 접착층과 접하도록 할 수 있다.
상기 제1 반도체 기판을 상기 지지 기판 상에 부착하는 단계 후에, 상기 제1 반도체 기판의 상기 제2 면으로부터 일부 제거하여, 상기 복수의 제1 관통 전극들을 노출시키는 단계를 더 포함할 수 있다.
상기 복수의 제1 반도체 칩들은, 상기 복수의 제1 관통 전극들과 각각 전기적으로 연결되는 복수의 제1 연결 범프들을 더 포함하며, 상기 제1 반도체 기판을 접착층이 형성된 지지 기판 상에 부착하는 단계는, 상기 복수의 제1 연결 범프들이 상기 접착층에 의하여 감싸지도록 할 수 있다.
상기 제2 반도체 칩들에 형성된 반도체 소자는, 상기 복수의 제1 관통 전극들 중 적어도 일부를 통하여 상기 복수의 제1 연결 범프들 중 적어도 일부와 전기적으로 연결될 수 있다.
상기 제2 반도체 칩들은, 상기 복수의 제1 관통 전극들 중 적어도 일부에 각각 대응되는 복수의 제2 연결 범프들을 더 포함하며, 상기 제2 반도체 칩들을 부착하는 단계는 상기 복수의 제2 연결 범프들이 각각 대응되는 제1 관통 전극들과 접하도록 할 수 있다.
상기 복수의 제1 연결 범프들은 상기 제1 반도체 칩의 상기 제1 면 상에 부착될 수 있다.
상기 복수의 제1 연결 범프들은 상기 제1 반도체 칩의 상기 제2 면 상에 부착될 수 있다.
상기 복수의 제1 관통 전극들은, 상기 제1 반도체 칩 또는 상기 제2 반도체 칩에 형성된 반도체 소자와 상기 복수의 제1 연결 범프들을 전기적으로 연결할 수 있다.
상기 복수의 제1 연결 범프들의 두께는, 상기 접착층의 두께보다 작은 값을 가질 수 있다.
상기 제1 절단 홈 중 상기 접착층의 일부분이 제거된 부분의 깊이는 상기 제1 연결 범프의 두께보다 작은 값을 가질 수 있다.
상기 몰딩층을 형성하는 단계는, 상기 몰딩층이 상기 복수의 제1 및 제2 반도체 칩들의 측면을 모두 덮을 수 있다.
상기 몰딩층을 형성하는 단계는, 상기 몰딩층이 상기 복수의 제2 반도체 칩들을 모두 감쌀 수 있다.
상기 몰딩층을 형성하는 단계 전에, 상기 각 제1 반도체 칩 및 상기 각 제1 반도체 칩에 대응되는 제2 반도체 칩 별로 테스트를 수행하는 단계를 더 포함할 수 있다.
상기 제1 반도체 기판을 접착층이 형성된 지지 기판 상에 부착하는 단계는, 상기 제2 면이 상기 접착층과 접하도록 할 수 있다.
상기 제2 절단 홈을 형성하는 단계는, 상기 제2 절단 홈을 형성한 후 상기 몰딩층 중 잔류한 부분이 상기 제1 절단 홈의 측벽을 완전히 덮도록 할 수 있다.
상기 제2 절단 홈을 형성하는 단계는, 상기 제2 절단 홈이, 상기 몰딩층을 관통하도록 할 수 있다.
상기 각 제1 반도체 칩들에 부착되는 상기 제2 반도체 칩은 복수 개일 수 있다.
상기 복수 개의 제2 반도체 칩 중 적어도 일부는 복수의 제2 관통 전극들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법은 복수의 제1 관통 전극들을 각각 포함하는 복수의 제1 반도체 칩들이 배치되며, 상기 복수의 제1 반도체 칩들은 제1 칩 절단 영역으로 구분되는 제1 반도체 기판을 접착층을 이용하여 지지 기판 상에 부착하는 단계, 상기 제1 반도체 기판 상에, 상기 복수의 제1 반도체 칩들에 각각 대응되는 복수의 제2 반도체 칩들이 배치되며, 상기 복수의 제2 반도체 칩들은 제2 칩 절단 영역으로 구분되는 제2 반도체 기판을 부착하는 단계, 상기 제1 및 제2 반도체 칩들이 각각 분리되도록, 상기 제1 반도체 기판의 제1 칩 절단 영역 및 상기 제2 반도체 기판의 제2 칩 절단 영역에 제1 절단 폭(kerf width)을 가지는 제1 절단 홈을 형성하는 단계, 상기 제1 절단 홈을 채우도록 몰딩층을 형성하는 단계 및 서로 대응되는 상기 제1 반도체 칩과 상기 제2 반도체 칩 별로 분리되도록, 상기 몰딩층에 상기 제1 절단 폭보다 작은 제2 절단 폭을 가지는 제2 절단 홈을 형성하는 단계를 포함한다.
상기 제1 절단 홈을 형성하는 단계는, 상기 제1 칩 절단 영역의 일부분, 상기 제2 칩 절단 영역의 일부분 및 상기 접착층의 일부분들을 함께 제거할 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 종류의 반도체 칩일 수 있다.
상기 제2 절단 홈을 형성하는 단계 후에, 상기 접착층 및 상기 지지 기판을 상기 복수의 제1 반도체 칩들로부터 분리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지는 제1 면 및 상기 제1 면에 반대인 제2 면을 가지며, 상기 제1 면과 제2 면을 관통하는 복수의 관통 전극들이 형성된 제1 반도체 칩, 상기 제1 반도체 칩의 제2 면 상에 적층된 적어도 하나의 제2 반도체 칩, 상기 제1 반도체 칩의 제1 면 상에 부착되며 상기 복수의 관통 전극을 통하여 상기 제1 반도체 칩 또는 상기 적어도 하나의 제2 반도체 칩과 전기적으로 연결되는 복수의 제1 연결 범프 및 상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩의 측면을 덮되, 상기 제1 반도체 칩의 상기 제1 면에 대하여 돌출되도록 연장되는 돌출부를 가지는 몰딩층을 포함한다.
상기 돌출부는 상기 제1 면의 가장자리를 따라서 연속적으로 연장될 수 있다.
상기 제1 면에 대하여 돌출되는 돌출부의 높이는 상기 제1 면에 대한 상기 제1 연결 범프의 높이보다 작은 값을 가질 수 있다.
상기 제1 면은 상기 제1 반도체 칩의 활성면일 수 있다. 또는 상기 제2 면은 상기 제1 반도체 칩의 활성면일 수 있다.
상기 제2 반도체 칩은 상기 제2 반도체 칩의 활성면이 상기 제1 반도체 칩을 향하도록 부착될 수 있다.
상기 적어도 하나의 제2 반도체 칩의 면적은 상기 제1 반도체 칩의 면적보다 적을 수 있다.
상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩은 동일한 종류의 반도체 칩이며, 상기 제1 반도체 칩에 잔류한 스크라이브 레인의 면적이 상기 제2 반도체 칩에 잔류한 스크라이브 레인의 면적보다 클 수 있다.
상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩은 동일한 종류의 반도체 칩이며, 상기 제1 반도체 칩에 잔류한 스크라이브 레인의 면적과 상기 제2 반도체 칩에 잔류한 스크라이브 레인의 면적은 동일할 수 있다.
상기 제2 반도체 칩은 복수 개이며, 상기 복수 개의 제2 반도체들은 상기 제1 반도체 칩의 면적보다 같거나 적을 수 있다.
본 발명의 일 실시 예에 따른 반도체 패키지 및 그 제조 방법은 반도체 패키지 간의 싱글레이션을 위하여, 반도체 패키지 간의 간격을 늘릴 필요가 없다. 따라서 칩 스케일 패키지에 가까운 반도체 패키지의 구현이 가능하다.
또한 몰딩층 중 돌출부에 의하여 취약한 부분을 최소화하여, 반도체 패키지의 손상을 방지할 수 있다.
도 1a 내지 도 7은 본 발명의 실시 예들에 따른 반도체 패키지들을 나타내는 단면도들 및 저면도이다.
도 8 내지 도 17은 본 발명의 제1 실시 예에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 18 내지 도 19는 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 20 내지 도 24는 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 25 내지 도 26은 본 발명의 제2 실시 예의 변형에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 27 내지 도 31은 본 발명의 제4 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 32 내지 도 34는 본 발명의 제5 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 35 내지 도 36은 본 발명의 실시 예들에 따른 반도체 패키지의 제조 방법을 간략히 나타내는 흐름도들이다.
도 37은 본 발명의 일 실시 예에 따른 메모리 카드를 보여주는 개략도이다.
도 38은 본 발명의 일 실시 예에 따른 전자 시스템을 보여주는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
각 도면에 제시된 동일한 참조부호는 동일한 부재이거나 본 발명의 기술적 사상의 범주 내에서 대체 가능한 대응되는 부재를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 7은 본 발명의 실시 예들에 따른 반도체 패키지들을 나타내는 단면도들 및 저면도이다.
도 1a은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1a을 참조하면, 반도체 패키지(1a)는 복수의 반도체 칩(C1, C2, C3)를 포함한다. 반도체 패키지(1a)는 3개의 반도체 칩(C1, C2, C3)을 포함하는 것으로 도시되었으나, 2개, 또는 4개 이상의 반도체 칩을 포함할 수도 있다. 따라서, 이후에서 제3 반도체 칩(C3)이라 호칭하는 것은 제1 반도체 칩(C1)으로부터 가장 먼 곳에 적층된 반도체 칩을 의미한다. 즉, 제1 반도체 칩(C1)이 최하단의 반도체 칩을 의미하는 경우, 제3 반도체 칩(C3)은 최상단의 반도체 칩을 의미한다. 따라서 반도체 패키지(1a)가 2개의 반도체 칩을 포함하는 경우는 제1 반도체 칩(C1) 및 제3 반도체 칩(C3)만을 포함하는 경우를 의미하며, 이는 이하의 설명에 모두 적용될 수 있다.
제1 반도체 칩(C1)은 제1 관통 전극(120)을 포함한다. 제2 및 제3 반도체 칩(C2, C3)은 각각 제2 및 제3 관통 전극(120a, 120b)을 포함할 수 있다.
제1 반도체 칩(C1)은 반도체 기판에 트랜지스터, 저항, 캐패시터 또는 도전성 배선 등을 포함하는 개별 반도체 소자를 형성한 후, 칩 분리를 통하여 형성될 수 있다. 상기 반도체 기판은 예를 들면, 실리콘 기판과 같은 통상의 평탄한 상면을 가지는 반도체 기판으로 이루어질 수 있다. 또는 상기 반도체 기판은 예를 들면, SOI(Silicon On Insulator) 기판, 실리콘-게르마늄 기판, 실리콘-카바이드 기판, 또는 갈륨-비소 기판과 같은 화합물 반도체 기판 등으로 이루어질 수 있다.
제1 반도체 칩(C1)을 형성하기 위하여, 상기 반도체 기판에 형성된 스크라이브 레인(scribe lane)을 따라서 절단하는 과정이 포함될 수 있다. 따라서 제1 반도체 칩(C1)의 주변에는 스크라이브 레인(scribe lane)을 절단하는 과정에서 잔류하는 제1 잔류 스크라이브 레인 영역(S1)이 포함될 수 있다.
이하에서 "반도체 칩"이라 호칭되는 것은 반도체 공정이 진행된 반도체 웨이퍼를 개별 다이(die) 별로 분리한 것으로, 개별 반도체 소자가 형성된 것을 의미한다. 이하에서 "스크라이브 레인"이라 호칭되는 것은 반도체 웨이퍼 상에서 개별 다이 사이에 존재하는 영역으로, 개별 반도체 소자가 형성되지 않거나, 웨이퍼 레벨에서 테스트를 위한 테스트용 패턴 또는 테스트용 반도체 소자, 또는 공정 안정성을 위한 더미 패턴이 형성되는 곳을 의미한다. "스크라이브 레인"은 반도체 웨이퍼가 개별 다이(die) 별로 분리되는 과정에서 제거되나, 분리된 개별 다이, 즉 반도체 칩의 불량을 방지하기 위하여 개별 다이에 인접하는 스크라이브 레인의 일부분은 잔류할 수 있다.
제1 반도체 칩(C1)은 제1 면(102) 및 제1 면(102)에 반대되면 제2 면(104a)을 가질 수 있다. 제1 면(102)은 개별 반도체 소자가 형성된 제1 소자 영역(A1)이 있는 곳으로, 제1 활성면(102)이라고도 호칭할 수 있다.
제1 반도체 칩(C1)의 제1 면(102)은 제1 보호층(140) 및 도전성의 제1 패드(160)가 형성될 수 있다. 또한 제1 패드(160)에는 제1 연결 범프(180)가 부착되어 다른 반도체 칩 또는 보드와 같은 외부 장치와 전기적으로 연결될 수 있다. 제1 연결 범프(180) 중 일부는 재배선(미도시)을 통하여 제1 소자 영역(A1)에 형성된 개별 반도체 소자와 전기적으로 연결될 수 있다.
제1 연결 범프(180)는 도전성 범프, 도전성 스페이서, 솔더 볼, 핀 그리드 어레이(PGA, Pin Grid Array) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
제1 보호층(140)은 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 보호층(140)의 하부 또는 내부에는 제1 패드(160)와 제1 반도체 칩(C1)에 포함된 개별 반도체 소자와의 전기적인 연결을 위한 배선 또는 재배선이 형성될 수 있다.
제1 패드(160)는 제1 보호층(140)에 의하여 노출될 수 있다. 제1 패드(160)의 노출면과 제1 보호층(140)의 노출면은 동일한 평면 상에 있을 수 있다. 또는 도시되지는 않았으나, 제1 패드(160)의 노출면은 제1 보호층(140)의 노출면보다 높거나 낮을 수 있다.
제1 연결 범프(180) 중 일부는 제1 관통 전극(120)과 전기적으로 연결되어, 제2 또는 제3 반도체 칩(C2, C3)과 전기적으로 연결될 수 있다. 여기에서, 반도체 칩과 전기적으로 연결된다는 의미는 반도체 칩 내에 형성된 개별 반도체 소자와 전기적으로 연결된다는 것을 나타낸다.
제1 관통 전극(120)은 제1 반도체 칩(C1)을 관통하도록 형성될 수 있다. 그러나 선택적으로 제1 패드(160)과 같은 도전성 물질 등에 의하여 직접 제1 면(102) 또는 제2 면(104a)에 노출되지 않을 수도 있다. 제1 관통 전극(120)은 제1 반도체 칩(C1)의 제2 면(104a)으로부터 일부 돌출될 수 있다. 제1 관통 전극(120)은 Ag, Au, Cu, W, Al 또는 In을 포함할 수 있다.
제1 관통 전극(120)의 둘레에는 절연물질층(미도시)이 형성되어, 제1 관통 전극(120)과 접하는 제1 반도체 칩(C1)의 부분들과 제1 관통 전극(120)을 전기적으로 절연시킬 수 있다. 상기 절연물질층은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 실리케이트 또는 유기 실리케이트를 포함할 수 있다.
또한 제1 관통 전극(120)과 상기 절연물질층 사이에는 배리어층(barrier layer, 미도시) 및/또는 시드층(seed layer, 미도시)를 더 포함할 수 있다. 상기 배리어층은 예를 들면 Ti, TiN, Ru, Co, Mn, WN, Ni, NiB, Ta 또는 TaN을 포함할 수 있다.
제1 관통 전극(120)은 통상적으로 관통 실리콘 비아(TSV, Through Silicon Via)라 호칭될 수 있다. 관통 실리콘 비아라는 명칭은, 반도체 칩이 일반적으로 실리콘으로 이루어진 경우가 많기 때문일 뿐이며, 반드시 실리콘 기판은 관통한다는 것을 한정하지는 않는다. 따라서 실리콘 이외의 다른 물질로 이루어진 반도체 칩을 관통하는 경우에도, 관통 실리콘 비아라 호칭될 수 있다.
제2 반도체 칩(C2)은 제1 반도체 칩(C1)의 제2 면(104a) 상에 부착될 수 있다. 이때 제2 반도체 칩(C2)에 부착된 제2 연결 범프(180a)가 제1 반도체 칩(C1)에 형성된 제1 관통 전극(120)과 접촉되어, 제1 관통 전극(120)과 제2 반도체 칩(C2) 사이를 전기적으로 연결할 수 있다. 또한 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에는 제1 충전 물질층(60a)이 형성될 수 있다. 또는 제1 충전 물질층(60a)은 후술할 몰딩층(80)과 동일한 물질로 함께 형성될 수 있다. 이와 같이 제1 충전 물질층(60a)이 몰딩층(80)과 함께 형성되는 경우, 제1 충전 물질층(60a)은 몰딩층(80)의 일부일 수 있다.
제2 반도체 칩(C2)에 포함되는 제2 활성 영역(A2), 제2 연결 범프(180a), 제2 관통 전극(120a), 제2 보호층(140a) 및 제2 패드(160a)에 대한 설명 중 언급되지 않은 부분은 제1 반도체 칩(C1)에 포함되는 제1 활성 영역(A1), 제1 연결 범프(180), 제1 관통 전극(120), 제1 보호층(140) 및 제1 패드(160)에 대한 설명에 대응될 수 있다.
마찬가지로, 제3 반도체 칩(C3) 또한 제2 반도체 칩(C2) 상에 부착될 수 있다. 이 경우, 제3 반도체 칩(C3)은 제3 연결 범프(180b)를 통하여 제2 반도체 칩(C2)의 제2 관통 전극(120a)과 전기적으로 연결될 수 있다.
제3 반도체 칩(C3)은 제3 관통 전극(120b)을 포함할 수 있다. 그러나, 제3 반도체 칩(C3)의 제1 반도체 칩(C1)으로부터 가장 멀리 배치된 최상단의 반도체 칩인 경우, 제3 반도체 칩(C3)은 제3 관통 전극(120b)을 포함하지 않을 수 있다.
제3 반도체 칩(C3)은 제3 관통 전극(120b)을 포함하는 경우, 제3 반도체 칩(C3)은 제2 반도체 칩(C2)과 동일한 동종의 반도체 칩으로, 동일한 공정에 의하여 대량 생산된 경우일 수 있다.
제3 반도체 칩(C3)에 포함되는 제3 활성 영역(A3), 제3 연결 범프(180b), 제3 관통 전극(120b), 제3 보호층(140b) 및 제3 패드(160b)에 대한 설명은 중 언급되지 않은 부분은 제1 반도체 칩(C1)에 포함되는 제1 활성 영역(A1), 제1 연결 범프(180), 제1 관통 전극(120), 제1 보호층(140) 및 제1 패드(160)에 대한 설명에 대응될 수 있다.
제1 내지 제3 관통 패드(120, 120a, 120b)는 일직선으로 정렬된 것처럼 도시되었으나, 이에 한정되지 않는다. 제1 내지 제3 관통 패드(120, 120a, 120b)는 전술한 연결 관계가 이루어지는 한, 정렬 방법은 국한되지 않는다. 즉, 제1 내지 제3 관통 패드(120, 120a, 120b)는 제1 내지 제3 반도체 칩(C1, C2, C3)에 형성되는 재배선에 의하여 일직선으로 정렬되지 않을 수 있다.
또한 제1 연결 범프(180), 제1 패드(160), 제1 관통 전극(120), 제2 연결 범프(180a), 제2 패드(160a), 제2 관통 전극(120a), 제3 연결 범프(180b), 제3 패드(160b) 및 제3 관통 전극(120b)은 각각 순서대로 모두 연결된 것으로 도시되었으나, 이에 한정되지 않는다.
즉, 제1 연결 범프(180) 및 제1 패드(160) 중 일부는 제1 관통 전극(120)과 연결될 수도 있으나, 나머지 중 일부는 제1 관통 전극(120)과는 연결되지 않고 제1 활성 영역(A1)과 연결될 수 있다.
마찬가지로, 제2 연결 범프(180a) 및 제2 패드(160a) 중 일부는 제2 관통 전극(120a)과 연결될 수도 있으나, 나머지 일부는 제2 관통 전극(120a)과는 연결되지 않고 제2 활성 영역(A2)과 연결될 수 있다. 또한 제3 연결 범프(180b) 및 제3 패드(160b)는 제3 관통 전극(120b)과 연결되지 않고 제3 활성 영역(A3)과 연결될 수 있다.
물론 제1 연결 범프(180) 중 일부는 제1 내지 제3 활성 영역(A1, A2, A3) 모두와 연결될 수 있다. 예를 들어, 제1 연결 범프(180) 중 외부 전원과 연결되는 일부는 제1 내지 제3 활성 영역(A1, A2, A3)과 모두 연결되어 제1 내지 제3 활성 영역(A1, A2, A3)에 전원을 공급할 수 있다.
즉, 도시된 제1 연결 범프(180), 제1 패드(160), 제1 관통 전극(120), 제2 연결 범프(180a), 제2 패드(160a), 제2 관통 전극(120a), 제3 연결 범프(180b), 제3 패드(160b) 및 제3 관통 전극(120b)의 연결 관계는, 최 하단의 반도체 칩(예를 들면, 제1 반도체 칩(C1))의 외부 연결 단자(예를 들면, 제1 연결 범프(180))로부터 최 상단의 반도체 칩(예를 들면, 제3 반도체 칩(C3))까지를 관통 전극을 통하여 연결하는 것을 예시적으로 나타낸 것이다.
제1 반도체 칩(C1)에 비하여 제2 및 제3 반도체 칩(C2, C3)은 칩 면적, 즉 활성면의 면적이 작을 수 있다. 이 경우, 제2 반도체 칩(C2)에 의하여 제1 반도체 칩(C1)은 일부분이 노출될 수 있다.
제3 반도체 칩(C3)은 제2 반도체 칩(C2)보다 칩 면적이 작을 수 있다. 이 경우, 제3 반도체 칩(C3)에 의하여 제2 반도체 칩(C2)은 일부분이 노출될 수 있다. 또는 제2 반도체 칩(C2)과 제3 반도체 칩(C3)은 칩 면적이 동일할 수 있다.
몰딩층(80)은 제2 및 제3 반도체 칩(C2, C3)을 모두 감싸는 한, 제2 반도체 칩(C2) 또는 제3 반도체 칩(C3)은 도시된 것과는 다르게 제1 반도체 칩(C1)보다 칩 면적이 클 수 있다.
제1 내지 제3 반도체 칩(C1, C2, C3) 중에서 칩 면적이 동일한 반도체 칩들은 동일한 종류의 반도체 칩일 수 있다. 제1 내지 제3 반도체 칩(C1, C2, C3) 중에서 칩 면적이 다른 반도체 칩들은 다른 종류의 반도체 칩일 수 있다.
후술하겠으나, 제1 반도체 칩(C1)은 복수 개의 제1 반도체 칩(C1)을 포함하는 반도체 기판의 형태로 공급되어, 개별적으로 분리된 제2 및 제3 반도체 칩(C2, C3)이 부착된 후에 분리된다.
제1 내지 제3 반도체 칩(C1, C2, C3) 중 일부는 메모리 소자를 포함하는 반도체 칩일 수 있다. 또는 제1 내지 제3 반도체 칩(C1, C2, C3) 중에서 일부는 로직 소자를 포함하는 반도체 칩일 수 있다. 반도체 패키지(1a)는 예를 들면, 메모리 소자를 포함하는 반도체 칩들과 메모리 소자를 제어하는 반도체 칩들을 함께 포함할 수 있다. 또는 반도체 패키지(1a)는 예를 들면, 여러 종류의 반도체 칩들을 함께 포함하는 시스템 온 칩(SoC, System on Chip)일 수 있다.
제1 내지 제3 반도체 칩(C1, C2, C3)들은 몰딩층(80)에 의하여 감싸질 수 있다. 이때 제1 반도체 칩(C1)의 제1 면(102)은 몰딩층(80)에 의하여 감싸지지 않고 노출될 수 있다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)의 측면을 완전히 감쌀 수 있다. 또한 몰딩층(80)은 제1 반도체 칩(C1)으로부터 가장 멀리 배치된 최상단의 반도체 칩, 예를 들면 제3 반도체 칩(C3)이 노출되지 않도록 완전히 감쌀 수 있다.
몰딩층(80)은 제1 반도체 칩(C1)의 제1 면(102)으로부터 제1 두께(T1) 만큼 돌출되는 돌출부(80a)를 포함할 수 있다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound) 또는 세라믹을 포함할 수 있다. 제1 두께(T1)는 예를 들면, 5 내지 20㎛일 수 있다. 돌출부(80a)는 제1 연결 범프(180)의 제1 면(102)으로부터의 두께인 제2 두께(T2)보다는 작은 제1 두께(T1)를 가질 수 있다. 제2 두께(T2)는 예를 들면, 10 내지 40㎛일 수 있다.
돌출부(80a)는 제1 반도체 칩(C1)의 측면을 따라서 연장되어 제2 면(102)으로부터 돌출되도록 형성될 수 있다. 따라서 돌출부(80a)의 폭(D1)는 제1 반도체 칩(C1)의 측면에 형성된 몰딩층(80)의 두께와 동일한 값을 가질 수 있다. 따라서 제1 반도체 칩(C1)의 제1 면(102)은 몰딩층(80)에 의하여 완전히 노출될 수 있다.
돌출부(80a)은 상대적으로 취약할 수 있는 제1 반도체 칩(C1)의 제1 면(102)의 측면들을 보호할 수 있다. 그러나, 반도체 패키지(1a)를 제1 연결 범프(180)를 이용하여 외부 장치에 부착할 경우에, 제1 연결 범프(180)와 외부 장치 사이의 연결을 방해하지 않도록, 돌출부(80a)는 제1 면(102)으로부터 제1 연결 범프(180)보다는 덜 돌출되도록 형성될 수 있다.
따라서 반도체 패키지(1a)는 제1 반도체 칩(C1)의 제1 면(102) 및 제1 반도체 칩(C1)에 부착된 제1 연결 범프(180)만이 노출되며, 나머지 부분은 모두 몰딩층(80)에 의하며 감싸질 수 있다.
도 1b은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타내는 저면도이다.
도 1b를 참조하면, 반도체 패키지(1a)가 포함하는 제1 반도체 칩(C1)의 제1 면(102) 상에는 복수 개의 제1 연결 범프(108)들이 부착될 수 있다. 돌출부(80a)는 제1 반도체 칩(C1)의 가장 자리를 따라서 연속적으로 연장되어 형성될 수 있다. 돌출부(80a)의 제1 반도체 칩(C1)의 가장 자리, 즉 제1 면(102)의 테두리를 따라서 연속적으로 연장되도록 돌출될 수 있다.
도 1b에서 보인 반도체 패키지(1a)의 저면도는 이하에서 설명하는 다른 실시 예들에 따른 반도체 패키지들에도 동일하게 적용될 수 있다.
이하에서 설명되는 본 발명의 다른 실시 예들에 따른 반도체 패키지들은 도 1a에서 설명한 본 발명의 제1 실시 예에 동일하거나 대응되는 구성 요소들을 포함할 수 있다.
도 2는 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지를 나타내는 단면도이다. 도 2에 관한 설명 중 언급되지 않은 부분은 도 1a에서 설명된 부분에 대응될 수 있다.
도 2를 참조하면, 반도체 패키지(1b)는 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함한다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싼다. 도 2에서 보인 반도체 패키지(1b)에서 형성된 몰딩층(80)은 도 1a에서 보인 반도체 패키지(1a)와 달리, 제3 반도체 칩(C3)의 일부분을 노출할 수 있다.
즉, 반도체 패키지(1b)는 제3 반도체 칩(C3) 중, 제3 활성 영역(A3)이 형성된 면과 반대되는 면이 몰딩층(80)에 의하여 노출될 수 있다. 제3 반도체 칩(C3)의 노출되는 면에는 선택적으로 히트 싱크, 열전 소자 등이 부착될 수 있다.
도 1a에서 보인 반도체 패키지(1a)와 달리, 반도체 패키지(1b)에 포함되는 제3 반도체 칩(C3)은 관통 전극이 형성되지 않을 수 있다. 그러나 별도의 전원을 필요로 하는 소자, 예를 들면 열전 소자 등이 제3 반도체 칩(C3)의 노출되는 면에 부착되는 경우, 제3 반도체 칩(C3)은 도 1a에서 보인 반도체 패키지와 같이 제3 관통 전극(120b)을 포함할 수 있다.
즉, 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지(1b)는 제3 반도체 칩(C3)의 일부를 몰딩층(80)에 의하여 노출시켜, 전체 반도체 패키지(1b)의 높이를 감소킬 수 있다. 또는 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지(1b)는 히트 싱크, 열전 소자 등을 부착하여 반도체 패키지(1b)의 열방출을 원활하게 할 수 있다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3을 참조하면, 반도체 패키지(1c)는 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함한다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싼다. 도 3에서 보인 반도체 패키지(1c)에서 제1 내지 제3 반도체 칩(C1, C2, C3)은 도 1a에서 보인 반도체 패키지(1a)와 달리, 제1 내지 제3 반도체 칩(C1, C2, C3)이 모두 동일한 칩 면적을 가질 수 있다.
후술하겠으나, 제1 내지 제3 반도체 칩(C1, C2, C3)은 복수 개의 제1 내지 제3 반도체 칩(C1, C2, C3)을 각각 포함하는 반도체 기판의 형태로 공급되어 부착된 후에 함께 분리된다.
반도체 패키지(1c)는 동일한 종류의 반도체 칩들을 적층한 적층 패키지일 수 있다. 반도체 패키지(1c)는 예를 들면, 단일 패키지 내의 메모리 용량을 증가시키기 위하여, 동일한 종류의 반도체 메모리 칩들을 적층한 적층 메모리 패키지일 수 있다.
제1 내지 제3 반도체 칩(C1, C2, C3)의 주변에는 스크라이브 레인을 절단하는 과정에서 잔류하는 제1 내지 제3 스크라이브 레인 영역(S1, S2, S3)이 포함될 수 있다. 제1 내지 제3 반도체 칩(C1, C2, C3)이 동일한 칩 면적을 가지며, 동일한 종류의 반도체 칩들인 경우, 제1 내지 제3 스크라이브 레인 영역(S1, S2, S3)은 동일한 면적을 가질 수 있다. 여기에서 제1 내지 제3 스크라이브 레인 영역(S1, S2, S3)의 면적이란, 제1 내지 제3 활성 영역(A1, A2, A3)이 형성된 면에서의 잔류하는 스크라이브 레인의 면적을 의미한다.
도 4는 본 발명의 제2 실시 예의 변형에 따른 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 반도체 패키지(1d)는 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함한다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싼다. 도 4에서 보인 반도체 패키지(1b)에서 형성된 몰딩층(80)은 도 3에서 보인 반도체 패키지(1c)와 달리, 제3 반도체 칩(C3)의 일부분을 노출할 수 있다.
즉, 반도체 패키지(1d)는 제3 반도체 칩(C3) 중, 제3 활성 영역(A3)이 형성된 면과 반대되는 면이 몰딩층(80)에 의하여 노출될 수 있다. 제3 반도체 칩(C3)의 노출되는 면에는 선택적으로 히트 싱크, 열전 소자 등이 부착될 수 있다. 또한 도시하지는 않았으나, 제3 반도체 칩(C3)은 도 3에서 보인 반도체 패키지와 같이 제3 관통 전극(120b)을 포함할 수 있다.
도 5는 본 발명의 제3 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5를 참조하면, 반도체 패키지(1e)는 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함한다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싼다. 도 5에서 보인 반도체 패키지(1e)에서 제1 내지 제3 반도체 칩(C1, C2, C3)은 도 1a에서 보인 반도체 패키지(1a)와 달리, 제1 및 제2 반도체 칩(C1, C2)이 모두 동일한 칩 면적을 가질 수 있다.
도 1a에서 보인 반도체 패키지(1a)와 도 5에서 보인 반도체 패키지(1e)의 차이는 제조 방법에서 명백하게 드러난다. 도 5에서 보인 반도체 패키지(1e)에 포함되는 제1 및 제2 반도체 칩(C1, C2)은 도 3에서 보인 반도체 패키지(1c)에 포함되는 제1 및 제2 반도체 칩(C1, C2)을 형성하는 방법과 동일한 방법에 의하여 형성할 수 있다.
또한 도 5에서 보인 반도체 패키지(1e)에 포함되는 제3 반도체 칩(C3)은 도 1a에서 보인 반도체 패키지(1a)에 포함되는 제2 또는 제3 반도체 칩(C2, C3)을 형성하는 방법과 동일할 수 있다.
즉, 제1 및 제2 반도체 칩(C1, C2)은 복수 개의 제1 내지 제2 반도체 칩(C1, C2)을 각각 포함하는 반도체 기판의 형태로 공급되어 부착되고, 개별적으로 분리된 제3 반도체 칩(C3)이 부착된 후에 분리된다.
즉, 도 5에서 보인 본 발명의 제3 실시 예에 따른 반도체 패키지는 도 1a에서 보인 본 발명의 제1 실시 예에 따른 반도체 패키지와 도 3에서 보인 본 발명의 제2 실시 예에 반도체 패키지의 결합 형태이다.
따라서 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조 방법은 도 8 내지 도 19에 설명될 본 발명의 제1 실시 예에 따른 반도체 패키지의 제조 방법과 도 20 내지 도 24에 설명될 본 발명의 제2 실시 예의 반도체 패키지의 제조 방법을 결합하여 수행할 수 있다.
반도체 패키지(1e)는 복수개의 동일한 종류의 반도체 칩 및 적어도 하나의 칩 면적이 작은 반도체 칩을 적층한 적층 패키지일 수 있다. 반도체 패키지(1e)는 예를 들면, 단일 패키지 내의 메모리 용량을 증가시키기 위하여, 동일한 종류의 반도체 메모리 칩들과 상기 반도체 메모리 칩들을 제어하기 위한 콘트롤러 칩을 함께 적층한 적층 메모리 패키지일 수 있다.
도 6은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6을 참조하면, 반도체 패키지(1f)는 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함한다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싼다. 도 6에서 보인 반도체 패키지(1f)에서 제1 내지 제3 반도체 칩(C1, C2, C3)은 도 1a에서 보인 반도체 패키지(1a)와 달리, 제1 내지 제3 반도체 칩(C1, C2, C3)이 동일한 종류의 반도체 칩일 수 있다.
그러나 도 6에서 보인 반도체 패키지(1f)는 도 1a에서 보인 반도체 패키지(1a)와 마찬가지로, 제2 및 제3 반도체 칩(C2, C3)이 제1 반도체 칩(C1)보다 작은 칩 면적을 가질 수 있다.
도 3 및 도 6을 함께 참조하면, 도 3에서 보인 반도체 패키지(1c)와 도 6에서 보인 반도체 패키지(1f)는 모두 동일한 종류의 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함할 수 있다. 그러나, 도 6에서 보인 반도체 패키지(1f)에 포함되는 제1 반도체 칩(C1)의 제1 잔류 스크라이브 레인(S1)은 제2 반도체 칩(C2)의 제2 잔류 스크라이브 레인(S2) 또는 제3 반도체 칩(C3)의 제3 잔류 스크라이브 레인(S3)보다 큰 면적을 가질 수 있다. 따라서 도 6에서 보인 반도체 패키지(1f)에 포함되는 제1 반도체 칩(C1)의 면적은 제2 반도체 칩(C2) 또는 제3 반도체 칩(C3)의 면적보다 클 수 있다.
따라서, 도 6에 보인 본 발명의 제4 실시 예에 따른 반도체 패키지(1f)는 도 1a에 보인 본 발명의 제1 실시 예에 따른 반도체 패키지(1a) 중, 제1 내지 제3 반도체 칩(C1, C2, C3)으로 동일한 종류의 반도체 칩을 사용한 경우에 해당될 수 있다.
반도체 패키지(1f)는 동일한 종류의 반도체 칩들을 적층한 적층 패키지일 수 있다. 반도체 패키지(1f)는 예를 들면, 단일 패키지 내의 메모리 용량을 증가시키기 위하여, 동일한 종류의 반도체 메모리 칩들을 적층한 적층 메모리 패키지일 수 있다.
도 7은 본 발명의 제5 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(1g)는 제1 내지 제3 반도체 칩(C1, C2, C3)을 포함한다. 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싼다. 도 7에서 보인 반도체 패키지(1g)에서 제1 반도체 칩(C1)은 도 1a에서 보인 반도체 패키지(1a)와 달리, 제1 반도체 칩(C1)의 제1 면(102), 즉 활성면(102)이 제2 반도체 칩(C2)을 향한다. 또한 도시하지는 않았으나, 제2 반도체 칩(C2)의 활성면이 제3 반도체 칩(C3)을 향할 수도 있다.
즉, 도 1a에 보인 반도체 패키지(1a)에서 제1 반도체 칩(C1)은 활성면이 아래를 향하는 "페이스 다운(face down)" 형태를 가지나, 도 7에서 보인 반도체 패키지(1g)에서 제1 반도체 칩(C1)은 활성면이 위를 향하는 "페이스 업(face up) 형태"를 가질 수 있다.
따라서 도 1a에서 보인 반도체 패키지(1a)와 달리, 도 7에서 보인 반도체 패키지(1g)는 제1 반도체 칩(C1)과 제2 반도체 칩(C2)이 활성면이 마주 보는 "페이스 투 페이스 형태(face to face)"를 가질 수 있다.
반도체 패키지(1g)는 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 신호 전달 속도가 중요한 경우에 적용 가능한 적층 반도체 패키지일 수 있다.
도 8 내지 도 17은 본 발명의 제1 실시 예에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 8은 본 발명의 제1 실시 예에 따른 제1 예비 반도체 기판을 준비하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 제1 예비 반도체 기판(100)은 제1 면(102) 및 제1 면(102)에 반대되는 제2 면(104)을 포함하다. 제1 예비 반도체 기판(100)은 제1 반도체 기판(100)이라 병용될 수 있다. 제1 예비 반도체 기판(100)이라는 명칭은 도 12에 도시되는 제1 반도체 기판(100a)과의 구분을 위한 것이다. 도 12에 도시되는 제1 반도체 기판(100a)은 도 8에 도시되는 제1 예비 반도체 기판(100) 중 일부분이 제거되고 남은 부분을 나타낸다. 따라서 도 12에 도시되는 제1 반도체 기판(100a)과의 비교가 필요한 경우에는 제1 예비 반도체 기판(100)이라 호칭될 수 있으나, 그 외의 경우에서는 제1 반도체 기판(100)이라 병용될 수 있다.
제1 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 평탄한 상면을 가지는 반도체 기판으로 이루어질 수 있다. 또는 제1 반도체 기판(100)은 예를 들면, SOI(Silicon On Insulator) 기판, 실리콘-게르마늄 기판, 실리콘-카바이드 기판, 또는 갈륨-비소 기판과 같은 화합물 반도체 기판 등으로 이루어질 수 있다.
제1 반도체 기판(100)은 개별 반도체 소자가 형성되어, 반도체 칩이 형성되는 부분인 칩 영역(CR)과 개별 반도체 칩 사이의 공간으로, 개별 반도체 칩들을 분리하는데에 사용되는 부분인 칩 절단 영역(SLR)으로 이루어질 수 있다. 제1 반도체 기판(100)의 칩 영역(CR) 및 칩 절단 영역(SLR)은 제1 칩 영역 및 제1 칩 절단 영역이라 병용될 수 있다.
칩 절단 영역(SLR)은 일반적으로 스크라이브 레인(Scribe Lane)이라 호칭되는 부분일 수 있다. 따라서 복수의 칩 영역(CR)들은 칩 절단 영역(SLR)에 의하여 개별적으로 구분될 수 있다. 후술할 제1 반도체 칩은 개별 칩 영역(CR)에 각각 대응되거나, 개별 칩 영역(CR) 및 개별 칩 영역(CR)을 둘러싸는 칩 절단 영역(SLR) 중 일부에 각각 대응될 수 있다.
제1 반도체 기판(100)의 제1 면(102)에는 개별 반도체 소자가 형성될 수 있다. 따라서 제1 면(102)에는 개별 반도체 소자가 형성되는 부분인 제1 소자 영역(A1)이 형성될 수 있다. 따라서 제1 면(102)은 제1 활성면(102)이라고 호칭될 수 있다.
제1 관통 전극(120)은 제1 예비 반도체 기판(100) 내에 매립될 수 있다. 제1 관통 전극(120)은 Ag, Au, Cu, W, Al 또는 In을 포함할 수 있다.
제1 관통 전극(120)은 제1 면(102)에서부터 제2 면(104)까지를 연장하도록 제1 예비 반도체 기판(100)을 완전히 관통할 수 있다. 그러나 제1 예비 반도체 기판(100)의 일부분이 후속 공정에서 제거된 후에 관통된 형태를 가지도록, 완전히 관통하지 않을 수 있다. 즉, 제1 관통 전극(120)은 후술할 도 12에 도시되는 제1 반도체 기판(100a)을 관통하는 형태를 가질 수 있도록, 제1 예비 반도체 기판(100) 내의 일정 깊이까지 매립되어, 제2 면(104)까지 연장되지 않을 수 있다.
제1 관통 전극(120)과 제1 관통 전극(120)에 인접하는 제1 예비 반도체 기판(100)과의 사이에는 절연물질층(미도시)이 형성될 수 있다. 상기 절연물질층은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 실리케이트 또는 유기 실리케이트를 포함할 수 있다.
또한 제1 관통 전극(120)과 상기 절연물질층 사이에는 배리어층(barrier layer, 미도시) 및/또는 시드층(seed layer, 미도시)를 더 포함할 수 있다. 상기 배리어층은 예를 들면 Ti, TiN, Ru, Co, Mn, WN, Ni, NiB, Ta 또는 TaN을 포함할 수 있다.
제 1 반도체 기판(100)의 제1 면(102)에 개별 반도체 소자가 형성된 제1 소자 영역(A1)이 형성된 후, 제1 소자 영역(A1)을 보호하는 제1 보호층(140)이 형성될 수 있다. 제1 보호층(140)은 단일 물질층으로 이루어질 수도 있으나, 복수의 물질층이 적층되어 이루어질 수 있다. 제1 보호층(140)은 절연 물질로 이루어질 수 있다. 제1 보호층(140)은 예를 들면, 질화물 또는 산화물을 포함할 수 있다.
제1 반도체 기판(100)은 제1 보호층(140)에 의하여 노출되는 제1 패드(160)를 포함할 수 있다. 제1 패드(160)는 제1 관통 패드(120) 또는 제1 소자 영역(A1) 내의 개별 반도체 소자와 전기적으로 연결될 수 있다.
제1 패드(160)와 제1 관통 패드(120) 또는 제1 패드(160)와 제1 소자 영역(A1) 사이에는 재배선(미도시)이 형성될 수 있다. 상기 재배선에 의하여 제1 패드(160) 또는 제1 관통 패드(120)의 형성 위치는 변경될 수 있다.
상기 재배선이 형성되는 경우, 제1 보호층(140)은 제1 소자 영역(A1)을 보호하는 역할을 하는 층과 상기 재배선을 위한 절연층이 이루어는 다층 구조일 수 있다.
도 9는 본 발명의 제1 실시 예에 따른 제1 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 제1 반도체 기판(100) 상에 제1 연결 범프(180)를 형성한다. 제1 연결 범프(180)는 각각 제1 패드(160)와 접하도록 제1 패드(160) 상에 부착되도록 형성될 수 있다.
제1 연결 범프(180)는 도전성 범프, 도전성 스페이서, 솔더 볼, 핀 그리드 어레이(PGA, Pin Grid Array) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 제1 연결 범프(180)를 통하여 제1 관통 전극(120) 또는 제1 소자 영역(A1)은 다른 반도체 칩 또는 보드와 같은 외부 장치와 전기적으로 연결될 수 있다.
제1 연결 범프(180)는 제1 반도체 기판(100)의 제1 면(102)으로부터 제1 높이(H1)를 가지도록 형성될 수 있다. 제1 높이(H1)는 예를 들면 10 내지 40㎛일 수 있다. 제1 높이(H1)는 도 1a에서 설명한 제2 두께(T2)에 대응될 수 있다.
도 10은 본 발명의 제1 실시 예에 따른 지지 기판을 준비하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 접착층(20)이 부착된 지지 기판(10)을 준비한다. 지지 기판(10)은 예를 들면, 실리콘 기판과 같은 반도체 기판, 유리 기판, 세라믹 기판 또는 금속 기판일 수 있다. 접착층(20)은 접착성을 가지며, 경화가 진행되지 않아 신축성을 가질 수 있다. 접착층(20)은 지지 기판(10)에 대하여 제2 높이(H2)를 가지도록 형성될 수 있다. 제2 높이(H2)는 30 내지 200㎛일 수 있다.
접착층(20)은 미리 형성한 후에 지지 기판(10) 상에 부착될 수도 있고, 접착 물질을 지지 기판(10) 상에 코팅한 후에 열처리 등을 통하여 형성할 수도 있다. 접착층(20)은 예를 들면, 실리콘(silicone) 수지, 에폭시(epoxy) 수지, 폴리이미드(polyimide) 수지 또는 아크릴계 수지를 사용하여 형성할 수 있다.
지지 기판(10) 상에는 제1 연결 범프(180)가 부착된 제1 반도체 기판(100)을 준비한다. 이때 제1 반도체 기판(100)에 부착된 제1 연결 범프(180)와 기판(10) 상에 부착된 접착층(20)가 서로 마주보도록 할 수 있다.
도 11은 본 발명의 제1 실시 예에 따른 지지 기판에 제1 반도체 기판을 부착하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 제1 반도체 기판(100)을 접착층(20)을 이용하여 지지 기판(10) 상에 부착한다. 이때 제1 반도체 기판(100)의 제1 면(102)이 지지 기판(10) 상에 형성된 접착층(20)을 향하도록 할 수 있다.
접착층(20)이 신축성을 가지는 경우, 범프(180)의 제1 높이(H1)가 접착층(20)의 제2 높이(H2)보다 작기 때문에 제1 연결 범프(180)는 접착층(20)에 의하여 노출된 면이 모두 감싸질 수 있다. 따라서 접착층(20)은 제1 반도체 기판(10)의 제1 면(102) 중 노출된 부분과 제1 연결 범프(180)의 노출된 면을 감쌀 수 있다.
이후, 제1 반도체 기판(100)를 지지 기판(10) 상에 견고히 부착하기 위하여 접착층(20)을 일부 또는 전부 경화시키기 위한 열처리를 선택적으로 수행할 수 있다.
도 12는 본 발명의 제1 실시 예에 따른 제1 반도체 기판을 일부 제거하는 단계를 나타내는 단면도이다.
도 12를 참조하면, 도 11에 도시된 제1 예비 반도체 기판(100)을 제2 면(104)으로부터 일부 제거하여 제1 관통 전극(120)을 노출시킨다. 제1 관통 전극(120)을 노출시키기 위하여 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 또는 식각 공정이 수행될 수 있다. 이와 같이 도 11에 도시된 제1 예비 반도체 기판(100)을 일부 제거하여 도 12에 도시되는 제1 반도체 기판(100a)을 형성하는 것을 일반적으로 백랩(back-lap) 공정이라 한다.
도 11에 도시된 제1 예비 반도체 기판(100)의 제2 면(104)과 도 12에 도시되는 제1 반도체 기판(100a)의 제2 면(104a)은 엄밀히 말하면 다른 면이나, 동일한 제1 면(102)에 반대되는 면이라는 의미에서 모두 제2 면이라 호칭할 수 있다.
연마 선택비 또는 식각 선택비에 의하여, 제1 반도체 기판(100a)의 제2 면(104a)에 의하여 노출되는 제1 관통 전극(120)은 제2 면(104a)에 비하여 일부 돌출될 수 있다.
도 13은 본 발명의 제1 실시 예에 따른 제1 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 제1 반도체 기판(100a)에 제1 절단 홈(K1)을 형성하여, 제1 반도체 칩(C1)들로 분리한다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)을 일부 제거하여 형성할 수 있다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)의 일부 및 칩 절단 영역(SLR) 하부의 접착층(20)의 일부를 함께 제거하여 형성할 수 있다. 제1 절단 홈(K1)은 블레이드 또는 레이저를 이용하여 형성할 수 있다.
제1 절단 홈(K1)이 칩 절단 영역(SLR)의 일부를 제거한 후, 칩 영역(CR)의 주변을 둘러싸는 칩 절단 영역(SLR)의 잔류 부분은 제1 잔류 스크라이브 레인(S1)이라 호칭할 수 있다.
제1 절단 홈(K1)은 지지 기판(10)을 노출시키지 않도록 접착층(20)을 일부만 제거하여 형성할 수 있다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)에 대하여 제3 높이(H3)까지 접착층(20)의 일부를 제거하여 형성할 수 있다. 따라서 제3 높이(H3)는 제1 높이(H1)보다 작을 수 있다. 제3 높이(H3)는 예를 들면, 5 내지 20㎛일 수 있다. 제3 높이(H3)는 또한 접착층(20)의 일부분이 제거된 부분의 깊이라고도 할 수 있다.
또한 제3 높이(H3)는 제2 높이(H2)보다 작을 수 있다. 따라서 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 제1 면(102)과 제1 반도체 기판(100a)에 대한 제1 연결 범프(180)의 최상면의 사이의 위치까지 접착층(20)을 제거하여 형성할 수 있다.
또한 제1 반도체 칩(C1)은 제1 반도체 기판(100a)으로 분리되었으므로, 제1 제1 반도체 칩(C1)의 서로 반대되는 양면은 각각 제1 반도체 기판(100a)의 제1 면(102) 및 제2 면(104a)의 일부분이다. 따라서 제1 반도체 칩(C1)의 서로 반대되는 양면 또한 제1 면(102) 및 제2 면(104a)이라 호칭할 수 있다.
제1 반도체 칩(C1)은 각각의 칩 영역(CR) 및 칩 영역(CR)을 둘러싸는 제1 잔류 스크라이브 레인(S1)으로 이루어질 수 있다.
도 14는 본 발명의 제1 실시 예에 따른 제1 반도체 칩들 상에 제2 반도체 칩들을 부착하는 단계를 나타내는 단면도이다.
도 14를 참조하면, 분리된 제1 반도체 칩(C1) 상에 제2 반도체 칩(C2)들을 부착한다. 제2 반도체 칩(C2)들은 각각 제1 반도체 칩(C1)들에 대응되도록 부착될 수 있다. 제2 반도체 칩(C2)들은 각각 제1 반도체 칩(C1)들의 제2 면(104a)의 일부분을 노출시키도록 부착되어, 제1 반도체 칩(C1)들 상에 적층될 수 있다. 즉, 제2 반도체 칩(C2)은 제1 반도체 칩(C1)의 칩 면적보다 작은 칩 면적을 가질 수 있다.
제2 반도체 칩(C2)에 의하여 제1 절단 홈(K1)이 완전히 가려지지 않는 한, 제2 반도체 칩(C2)은 제1 반도체 칩(C1)의 칩 면적보다 큰 칩 면적을 가질 수 있다. 그러나 이 경우에도 제2 반도체 칩(C2) 사이의 간격은 도 17에서 후술할 제2 절단 홈(K2)의 폭(W2)보다는 큰 값을 가져야 한다.
제2 반도체 칩(C2)은 각각 개별 반도체 소자가 형성되는 부분인 제2 소자 영역(A2)을 포함할 수 있다. 또한 제2 반도체 칩(C2)에는 제2 소자 영역(A2)을 보호하는 제2 보호층(140a) 및 제2 보호층(140a)에 의하여 노출되는 제2 패드(160a)가 형성될 수 있다. 또한 제2 패드(160a) 상에는 제2 패드(160a)와 전기적으로 연결되는 제2 연결 범프(180a)가 부착될 수 있다.
제2 반도체 칩(C2)에 형성되는 제2 소자 영역(A2), 제2 보호층(140a), 제2 패드(160a) 및 제2 연결 범프(180a)에 대한 설명 중 언급되지 않은 부분은 제1 반도체 기판(100)에 형성된 제1 소자 영역(A1), 제1 보호층(140), 제1 패드(160) 및 제1 연결 범프(180)에 대한 설명에 대응될 수 있다.
제2 반도체 칩(C2)은 제2 연결 범프(180a)가 제1 반도체 칩(C1)의 제2 면(104a)을 향하도록 부착될 수 있다. 제2 연결 범프(180a)는 제1 반도체 칩(C1)의 제2 면(104a)에 노출되는 제1 관통 전극(120)과 접촉하여 전기적으로 연결될 수 있다.
제2 반도체 칩(C2)에는 제2 관통 전극(120a)이 형성될 수 있다. 그러나, 형성하고자 하는 반도체 패키지가 제1 반도체(C1) 칩 및 제2 반도체 칩(C2), 즉 2개의 반도체 칩만을 포함하는 경우, 제2 관통 전극(120a)을 형성되지 않을 수 있다.
제2 패드(160a)는 제2 소자 영역(A2) 또는 제2 관통 전극(120a)과 전기적으로 연결될 수 있다. 따라서 제1 연결 범프(180)는 제1 관통 전극(120)을 통하여 제2 소자 영역(A2) 또는 제2 관통 전극(120a)과 전기적으로 연결되거나, 제1 소자 영역(A1)과 전기적으로 연결될 수 있다.
제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이에는 제1 언더 필(under-fill) 물질층(60a)이 형성될 수 있다. 제1 언더 필 물질층(60a)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 접착층 역할을 할 수 있다. 또는 제1 언더 필 물질층(60a)은 제1 반도체 칩(C1)과 제2 반도체 칩(C2) 사이의 공간을 채우는 역할을 할 수 있다. 제1 언더 필 물질층(60a)은 제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 부착하기 전에 미리 형성하거나, 제2 반도체 칩(C2)을 부착한 후에 형성할 수 있다.
또는 제1 언더 필 물질층(60a)은 이 단계에서 형성되지 않을 수 있다. 이 경우, 도 16에서 후술할 몰딩층(80)이 제1 언더 필 물질층(60a)의 역할을 대신할 수 있다.
도 15는 본 발명의 제1 실시 예에 따른 제2 반도체 칩들 상에 각각 제3 반도체 칩들을 부착하는 단계를 나타내는 단면도이다.
도 15를 참조하면, 제1 반도체 칩(C1) 상에 적층된 제2 반도체 칩(C2) 상에 각각 제3 반도체 칩(C3)을 부착한다. 제3 반도체 칩(C3)의 칩 면적은 제2 반도체 칩(C2)의 칩 면적과 동일한 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제3 반도체 칩(C3)의 칩 면적은 제2 반도체 칩(C2)의 칩 면적보다 작을 수 있다.
제2 반도체 칩(C2)과 제3 반도체 칩(C3)의 연결 관계에 대한 설명 중 언급되지 않은 부분은 제1 반도체 칩(C1)과 제2 반도체 칩(C2)의 연결 관계에 대한 설명에 대응될 수 있다.
도 16은 본 발명의 제1 실시 예에 따른 몰딩층을 형성하는 단계를 나타내는 단면도이다.
도 16을 참조하면, 제1 내지 제3 반도체 칩(C1, C2, C3)을 모두 덮도록 몰딩층(80)을 형성한다. 몰딩층(80)은 제1 절단 홈(K1)이 모두 채워지도록 형성할 수 있다. 몰딩층(80)은 예를 들면, EMC 또는 세라믹을 포함할 수 있다.
전술한 바와 같이, 제1 언더 필 물질층(60a)은 이전 단계에서 별도로 형성할 수도 있으나, 몰딩층(80)의 일부로 함께 형성할 수 있다. 마찬가지로 제2 언더 필 물질층(60b)도 이전 단계에서 별도로 형성할 수도 있으나, 몰딩층(80)의 일부로 함께 형성할 수 있다.
도 17은 본 발명의 제1 실시 예에 따른 제2 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 17을 참조하면, 몰딩층(80)을 일부 제거하여, 제2 절단 홈(K2)을 형성한다. 제2 절단 홈(K2)은 몰딩층(80) 및/또는 접착층(20)의 일부를 제거하여, 제1 내지 제3 반도체 칩(C1, C2, C3)이 노출되지 않도록 할 수 있다.
특히, 제2 절단 홈(K2)은 제1 절단 홈(K1)의 측벽을 노출시키지 않도록 형성할 수 있다. 즉, 제2 절단 홈(K2)을 형성하여도 제1 절단 홈(K1)의 측벽은 잔류한 몰딩층(80)에 의하여 완전히 덮힐 수 있다. 따라서 제2 절단 홈(K2)은 제1 절단 홈(K1)의 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지도록 형성할 수 있다. 또한 제2 절단 홈(K2)의 중심과 제1 절단 홈(K1)의 중심을 최대한 일치시켜서, 제2 절단 홈(K2)과 제1 절단 홈(K1)의 측벽 사이에 몰딩층(80)이 잔류하도록 할 수 있다. 특히 접착층(20) 내에 형성된 제1 절단 홈(K1)에 채워진 몰딩층(80) 중, 제2 절단 홈(K2)이 형성된 후에 잔류하는 부분은 돌출부(80a)가 될 수 있다.
도 1a에 도시된 반도체 패키지(1a)의 돌출부(80a)의 폭(D1)은 제1 절단 홈(K1)의 폭인 제1 폭(W1)과 제2 절단 홈(K2)의 폭인 제2 폭(W1)의 차이를 1/2로 나눈 값에 대응될 수 있다.
제2 절단 홈(K2)은 서로 대응되는 제1 내지 제3 반도체 칩(C1, C2, C3)들이 하나의 반도체 패키지를 형성할 수 있도록, 몰딩층(80)을 관통하도록 형성할 수 있다. 즉, 제2 절단 홈(K2)에 의하여 반도체 패키지 간의 분리인 싱글레이션(singulation)이 이루어질 수 있다. 또한 제2 절단 홈(K2)은 접착층(20)을 관통하지 않도록 형성할 수 있다. 즉, 제2 절단 홈(K2)에 의하여 지지 기판(10)은 노출되지 않을 수 있다. 이에 따라, 지지 기판(10)은 후속 공정에서 분리된 후에 재사용을 할 수 있다.
제1 면(102)에 대한 제1 절단 홈(K1)의 깊이인 제3 높이(H3)보다 제1 면(102)에 대한 제2 절단 홈(K2)의 깊이인 제4 높이(H4)는 큰 값을 가질 수 있다. 또한 제4 높이(H4)는 제2 높이(H2)보다 작은 값을 가질 수 있다. 따라서 제4 높이(H4)는 최소 5㎛ 보다 크고, 최대 200㎛보다 작을 수 있다.
제2 절단 홈(K2)은 블레이드 또는 레이저를 이용하여 형성할 수 있다. 제1 절단 홈(K1) 및 제2 절단 홈(K2)은 각각 넓은 절단 폭을 형성하는 블레이드 및 좁은 절단 홈을 형성하는 블레이드를 이용하여 형성하거나, 각각 넓은 절단 폭을 형성하는 레이저 및 좁은 절단 홈을 형성하는 레이저를 이용하여 형성할 수 있다. 또는 제1 절단 홈(K1)은 상대적으로 넓은 절단 폭을 형성하는 블레이드를 이용하고, 제2 절단 홈(K2)은 상대적으로 좁은 절단 폭을 형성하는 레이저를 이용하여 형성할 수 있다.
이후, 접착층(20)이 부착된 지지 기판(10)을 제거하면, 개별적으로 분리된 도 1a에 도시된 반도체 패키지(1a)를 형성할 수 있다. 따라서 도 1a에 도시된 반도체 패키지(1a)의 돌출부(80a)의 두께인 제1 두께(T1)는 제1 절단 홈(K1)의 접착층(20) 내의 깊이인 제3 높이(H3)에 대응될 수 있다.
따라서 도 1a에 도시된 반도체 패키지(1a)는 상대적으로 좁은 스크라이브 레인 중 일부분에 해당되는 얇은 몰딩층(80)의 형성이 가능하다. 따라서 칩 스케일 패키지(CSP, Chip Scale Package)에 가까운 반도체 패키지의 구현이 가능하다. 또한 관통 전극을 사용하여 적층 반도체 패키지를 구현하여 칩 부피를 최소화할 수 있다.
도 18 내지 도 19는 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 18은 본 발명의 제1 실시 예의 변형에 따른 몰딩층을 형성한 단계를 나타내는 단면도이다. 도 18은 도 8 내지 도 15에서 도시한 본 발명의 제1 실시 예에 따른 반도체 패키지를 제조하는 방법의 이후 단계를 나타내나, 제3 반도체 칩의 형태에는 차이가 있다.
도 18을 참조하면, 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싸도록 몰딩층(80)을 형성한다. 몰딩층(80)은 제1 절단 홈(K1)이 모두 채워지도록 형성할 수 있다. 몰딩층(80)은 예를 들면, EMC 또는 세라믹을 포함할 수 있다.
몰딩층(80)은 제1 및 제2 반도체 칩(C1, C2)은 모두 덮으나, 제3 반도체 칩(C3)은 일부분을 노출할 수 있다. 즉, 제3 반도체 칩(C3) 중, 제3 활성 영역(A3)이 형성된 면과 반대되는 면은 몰딩층(80)에 의하여 노출될 수 있다.
도 8 내지 도 15에서 보인 제3 반도체 칩(C3)과 달리, 도 18에서 보인 제3 반도체 칩(C3)은 관통 전극이 형성되지 않을 수 있다. 그러나 후속 공정에서 별도의 전원을 필요로 하는 소자, 예를 들면 열전 소자 등이 제3 반도체 칩(C3)의 노출되는 면에 부착되는 경우, 제3 반도체 칩(C3)은 도 8 내지 도 15에서 보인 제3 반도체 칩(C3)과 같이 제3 관통 전극(120b)을 포함할 수 있다.
도 19는 본 발명의 제1 실시 예의 변형에 따른 제2 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 19를 참조하면, 몰딩층(80)을 일부 제거하여 제2 절단 홈(K2)을 형성한다. 제2 절단 홈(K2)은 몰딩층(80) 및/또는 접착층(20)의 일부를 제거하여, 제1 내지 제3 반도체 칩(C1, C2, C3)이 추가로 노출되지 않도록 할 수 있다.
특히, 제2 절단 홈(K2)은 제1 절단 홈(K1)의 측벽을 노출시키지 않도록 형성할 수 있다. 따라서 제2 절단 홈(K2)은 제1 절단 홈(K1)의 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지도록 형성할 수 있다.
접착층(20) 내에 형성된 제1 절단 홈(K1)에 채워진 몰딩층(80) 중, 제2 절단 홈(K2)이 형성된 후에 잔류하는 부분은 돌출부(80a)가 될 수 있다.
이후, 접착층(20)이 부착된 지지 기판(10)을 제거하면, 개별적으로 분리된 도 2에 도시된 반도체 패키지(1b)를 형성할 수 있다. 따라서 도 2에 도시된 반도체 패키지(1b)의 돌출부(80a)의 두께인 제1 두께(T1)는 제1 절단 홈(K1)의 접착층(20) 내의 깊이인 제3 높이(H3)에 대응될 수 있다.
도 20 내지 도 24는 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 20 내지 도 24는 도 8 내지 도 12에서 도시된 이후의 단계를 나타내는 단면도이다. 따라서 본 발명의 제2 실시 예에 따른 반도체 패키지의 제조 방법은 본 발명의 제1 실시 예에 따른 반도체 패키지의 제조 방법 중 도 8 내지 도 12에서 설명된 내용과 동일하다.
도 20은 본 발명의 제2 실시 예에 따른 제1 반도체 기판 상에 제2 반도체 기판을 부착하는 단계를 나타내는 단면도이다.
도 20을 참조하면, 제1 반도체 기판(100a) 상에 제2 반도체 기판(200a)을 부착한다. 제2 반도체 기판(200a)은 제1 반도체 기판(100a)과 동일한 종류의 반도체 기판일 수 있다. 즉, 제2 반도체 기판(200a)은 제1 반도체 기판(100a)과 동일한 종류의 개별 반도체 소자가 형성될 수 있으며, 동일한 면적의 칩 영역(CR)과 동일한 면적의 칩 절단 영역(SLR)을 가질 수 있다. 제1 반도체 기판(100)의 칩 영역(CR) 및 칩 절단 영역(SLR)은 제1 칩 영역 및 제1 칩 절단 영역이라 병용될 수 있다.
제2 반도체 기판(200a)의 제조 방법은 도 8 내지 도 12에서 설명한 제1 반도체 기판(100a)의 제조 방법에 대응될 수 있다. 즉, 도 8 내지 도 12에서 설명한 제1 반도체 기판(100a)의 제조 방법을 이용하여, 2개의 반도체 기판을 준비한다. 그 후, 하나의 반도체 기판이 그대로 지지 기판(10) 상에 부착해 놓고, 다른 반도체 기판으로부터 분리한다. 이때 접착층(20)도 다른 반도체 기판으로부터 함께 분리되도록 한다. 이 경우, 하나의 반도체 기판은 제1 반도체 기판(100a)에 대응될 수 있으며, 다른 반도체 기판은 제2 반도체 기판(200a)에 대응될 수 있다.
그러나 제2 반도체 기판(200a)의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 채택될 수 있는 방법은 모두 적용 가능하다.
제2 반도체 기판(200a)에 포함되는 제2 활성 영역(A2), 제2 연결 범프(180a), 제2 관통 전극(120a), 제2 보호층(140a) 및 제2 패드(160a)에 대한 설명 중 언급되지 않은 부분은 제1 반도체 기판(100a)에 포함되는 제1 활성 영역(A1), 제1 연결 범프(180), 제1 관통 전극(120), 제1 보호층(140) 및 제1 패드(160)에 대한 설명에 대응될 수 있다.
제2 반도체 기판(200a)은 제1 반도체 기판(100a) 상에서 정렬되어, 제1 반도체 기판(100a)과 제2 반도체 기판(200a)의 침 영역(CR) 및 칩 절단 영역(SLR)이 각각 대응되도록 부착될 수 있다.
제2 반도체 기판(200a)의 제2 연결 범프(180a)는 제1 반도체 기판(100a)의 제1 관통 전극(120a)에 대응되도록 접할 수 있다. 이를 통하여 제2 연결 범프(180a)와 제1 관통 전극(120a)은 전기적으로 연결될 수 있다.
또한 제1 반도체 기판(100a)과 제2 반도체 기판(200a) 사이에는 제1 충전 물질층(60a)이 형성될 수 있다. 또는 제1 충전 물질층(60a)은 후술할 몰딩층(80)과 동일한 물질로 함께 형성될 수 있다. 이와 같이 제1 충전 물질층(60a)이 몰딩층(80)과 함께 형성되는 경우, 제1 충전 물질층(60a)은 몰딩층(80)의 일부일 수 있다.
도 21은 본 발명의 제2 실시 예에 따른 제2 반도체 기판 상에 제3 반도체 기판을 부착하는 단계를 나타내는 단면도이다.
도 21을 참조하면, 제1 반도체 기판(100a) 상에 부착된 제2 반도체 기판(200a) 상에 제3 반도체 기판(300a)을 부착한다.
제2 반도체 기판(200a) 상에 제3 반도체 기판(300a)을 부착하는 방법은 도 20에서 설명한 제1 반도체 기판(100a) 상에 제2 반도체 기판(200a)을 부착하는 방법에 대응될 수 있다.
도 22는 본 발명의 제2 실시 예에 따른 제1 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 22를 참조하면, 제1 내지 제3 반도체 기판(100a, 200a, 300a)에 제1 절단 홈(K1a)을 형성하여, 각각 제1 내지 제3 반도체 칩(C1, C2, C3)들로 분리한다. 제1 절단 홈(K1a)은 제1 내지 제3 반도체 기판(100a, 200a, 300a)의 칩 절단 영역(SLR)을 일부 제거하여 형성할 수 있다. 제1 절단 홈(K1a)은 제1 내지 제3 반도체 기판(100a, 200a, 300a)의 칩 절단 영역(SLR)의 일부 및 제1 반도체 기판(100a)의 칩 절단 영역(SLR) 하부의 접착층(20)의 일부를 함께 제거하여 형성할 수 있다. 제1 절단 홈(K1a)은 블레이드 또는 레이저를 이용하여 형성할 수 있다.
제1 절단 홈(K1)이 제1 내지 제3 반도체 기판(100a, 200a, 300a)의 칩 절단 영역(SLR)의 일부를 제거한 후, 제1 내지 제3 반도체 기판(100a, 200a, 300a)의 칩 영역(CR)의 주변을 둘러싸는 칩 절단 영역(SLR)의 잔류 부분은 각각 제1 내지 제3 잔류 스크라이브 레인(S1, S2, S3)이라 호칭할 수 있다.
제1 절단 홈(K1a)은 지지 기판(10)을 노출시키지 않도록 접착층(20)을 일부만 제거하여 형성할 수 있다. 제1 절단 홈(K1a)은 제1 반도체 기판(100a)에 대하여 제3 높이(H3a)까지 접착층(20)의 일부를 제거하여 형성할 수 있다. 따라서 제3 높이(H3a)는 제1 높이(H1)보다 작을 수 있다. 제3 높이(H3a)는 예를 들면, 5 내지 20㎛일 수 있다.
또한 제3 높이(H3a)는 제2 높이(H2)보다 작을 수 있다. 따라서 제1 절단 홈(K1a)은 제1 반도체 기판(100a)의 제1 면(102)과 제1 반도체 기판(100a)에 대한 제1 연결 범프(180)의 최상면의 사이의 위치까지 접착층(20)을 제거하여 형성할 수 있다.
제1 내지 제3 반도체 칩(C1, C2, C3)은 제1 내지 제3 반도체 기판(100a, 200a, 300a) 각각의 칩 영역(CR) 및 각 칩 영역(CR)을 둘러싸는 제1 내지 제3 잔류 스크라이브 레인(S1, S2, S3)으로 이루어질 수 있다.
도 23은 본 발명의 제2 실시 예에 따른 몰딩층을 형성하는 단계를 나타내는 단면도이다.
도 23을 참조하면, 제1 내지 제3 반도체 칩(C1, C2, C3)을 모두 덮도록 몰딩층(80)을 형성한다. 몰딩층(80)은 제1 절단 홈(K1a)이 모두 채워지도록 형성할 수 있다. 몰딩층(80)은 예를 들면, EMC 또는 세라믹을 포함할 수 있다.
전술한 바와 같이, 제1 언더 필 물질층(60a)은 이전 단계에서 별도로 형성할 수도 있으나, 몰딩층(80)의 일부로 함께 형성할 수 있다. 마찬가지로 제2 언더 필 물질층(60b)도 이전 단계에서 별도로 형성할 수도 있으나, 몰딩층(80)의 일부로 함께 형성할 수 있다.
도 24는 본 발명의 제2 실시 예에 따른 제2 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 24를 참조하면, 몰딩층(80)을 일부 제거하여, 제2 절단 홈(K2a)을 형성한다. 제2 절단 홈(K2a)은 몰딩층(80) 및/또는 접착층(20)의 일부를 제거하여, 제1 내지 제3 반도체 칩(C1, C2, C3)이 노출되지 않도록 할 수 있다.
제1 면(102)에 대한 제2 절단 홈(K2a)의 깊이인 제4 높이(H4a)는 전술한 제3 높이(H3a)보다 큰 값을 가질 수 있다. 또한 제4 높이(H4a)는 제2 높이(H2)보다 작은 값을 가질 수 있다. 따라서 제4 높이(H4a)는 최소 5㎛ 보다 크고, 최대 200㎛보다 작을 수 있다.
특히, 제2 절단 홈(K2a)은 제1 절단 홈(K1a)의 측벽을 노출시키지 않도록 형성할 수 있다. 따라서 제2 절단 홈(K2a)은 제1 절단 홈(K1a)의 제1 폭(W1a)보다 좁은 제2 폭(W2a)을 가지도록 형성할 수 있다. 또한 제2 절단 홈(K2a)의 중심과 제1 절단 홈(K1a)의 중심을 최대한 일치시켜서, 제2 절단 홈(K2a)과 제1 절단 홈(K1a)의 측벽 사이에 몰딩층(80)이 잔류하도록 할 수 있다. 특히 접착층(20) 내에 형성된 제1 절단 홈(K1a)에 채워진 몰딩층(80) 중, 제2 절단 홈(K2a)이 형성된 후에 잔류하는 부분은 돌출부(80a)가 될 수 있다.
제2 절단 홈(K2a)은 서로 대응되는 제1 내지 제3 반도체 칩(C1, C2, C3)들이 하나의 반도체 패키지를 형성할 수 있도록, 몰딩층(80)을 관통하도록 형성할 수 있다. 제2 절단 홈(K2a)은 블레이드 또는 레이저를 이용하여 형성할 수 있다.
이후, 접착층(20)이 부착된 지지 기판(10)을 제거하면, 개별적으로 분리된 도 3에 도시된 반도체 패키지(1c)를 형성할 수 있다. 따라서 도 3에 도시된 반도체 패키지(1c)의 돌출부(80a)의 두께인 제1 두께(T1)는 제1 절단 홈(K1a)의 접착층(20) 내의 깊이인 제3 높이(H3a)에 대응될 수 있다.
도 25 내지 도 26은 본 발명의 제2 실시 예의 변형에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 25는 본 발명의 제2 실시 예의 변형에 따른 몰딩층을 형성한 단계를 나타내는 단면도이다. 도 25는 도 20 내지 도 22에서 도시한 본 발명의 제2 실시 예에 따른 반도체 패키지를 제조하는 방법의 이후 단계를 나타내나, 제3 반도체 칩의 형태에는 차이가 있다.
도 25를 참조하면, 제1 내지 제3 반도체 칩(C1, C2, C3)을 감싸도록 몰딩층(80)을 형성한다. 몰딩층(80)은 제1 절단 홈(K1a)이 모두 채워지도록 형성할 수 있다. 몰딩층(80)은 예를 들면, EMC 또는 세라믹을 포함할 수 있다.
몰딩층(80)은 제1 및 제2 반도체 칩(C1, C2)은 모두 덮으나, 제3 반도체 칩(C3)은 일부분을 노출할 수 있다. 즉, 제3 반도체 칩(C3) 중, 제3 활성 영역(A3)이 형성된 면과 반대되는 면은 몰딩층(80)에 의하여 노출될 수 있다.
도 20 내지 도 22에서 보인 제3 반도체 칩(C3)과 달리, 도 25에서 보인 제3 반도체 칩(C3)은 관통 전극이 형성되지 않을 수 있다.
도 26은 본 발명의 제2 실시 예의 변형에 따른 제2 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 26을 참조하면, 몰딩층(80)을 일부 제거하여 제2 절단 홈(K2a)을 형성한다. 제2 절단 홈(K2a)은 몰딩층(80) 및/또는 접착층(20)의 일부를 제거하여, 제1 내지 제3 반도체 칩(C1, C2, C3)이 추가로 노출되지 않도록 할 수 있다.
특히, 제2 절단 홈(K2a)은 제1 절단 홈(K1a)의 측벽을 노출시키지 않도록 형성할 수 있다. 따라서 제2 절단 홈(K2a)은 제1 절단 홈(K1a)의 제1 폭(W1a)보다 좁은 제2 폭(W2a)을 가지도록 형성할 수 있다.
접착층(20) 내에 형성된 제1 절단 홈(K1a)에 채워진 몰딩층(80) 중, 제2 절단 홈(K2a)이 형성된 후에 잔류하는 부분은 돌출부(80a)가 될 수 있다.
이후, 접착층(20)이 부착된 지지 기판(10)을 제거하면, 개별적으로 분리된 도 4에 도시된 반도체 패키지(1d)를 형성할 수 있다. 따라서 도 4에 도시된 반도체 패키지(1d)의 돌출부(80a)의 두께인 제1 두께(T1)는 제1 절단 홈(K1a)의 접착층(20) 내의 깊이인 제3 높이(H3a)에 대응될 수 있다.
도 27 내지 도 31은 본 발명의 제4 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 27 내지 도 31에 설명된 본 발명의 제4 실시 예에 따른 반도체 소자의 제조 방법 중 언급되지 않은 부분은, 도 13 내지 도 17에서 설명된 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법에 대응될 수 있다.
도 27은 본 발명의 제4 실시 예에 따른 제1 절단 홈을 형성하는 단계를 나타내는 단면도이다. 도 27는 도 8 내지 도 12에서 도시한 본 발명의 제1 실시 예에 따른 반도체 패키지를 제조하는 방법의 이후 단계를 나타낸다.
도 27을 도 12와 참조하면, 제1 반도체 기판(100a)에 제1 절단 홈(K1)을 형성하여, 제1 반도체 칩(C1)들로 분리한다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)을 일부 제거하여 형성할 수 있다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)의 일부 및 칩 절단 영역(SLR) 하부의 접착층(20)의 일부를 함께 제거하여 형성할 수 있다.
제1 절단 홈(K1)은 지지 기판(10)을 노출시키지 않도록 접착층(20)을 일부만 제거하여 형성할 수 있다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)에 대하여 제3 높이(H3)까지 접착층(20)의 일부를 제거하여 형성할 수 있다. 따라서 제3 높이(H3)는 제1 높이(H1)보다 작을 수 있다. 제3 높이(H3)는 예를 들면, 5 내지 20㎛일 수 있다. 제3 높이(H3)는 또한 접착층(20)의 일부분이 제거된 부분의 깊이라고도 할 수 있다.
제1 절단 홈(K1)은 제1 간격(W1)을 가지도록 형성할 수 있다. 제1 절단 홈(K1)의 제1 간격은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)의 폭보다 작은 값을 가질 수 있다. 따라서 제1 절단 홈(K1)을 형성한 후 제1 반도체 칩(C1)에는 제1 반도체 기판(100a)의 칩 영역(CR)과 함께, 칩 절단 영역(SLR) 중 잔류하는 부분인 제1 잔류 스크라이브 레인 영역(S1)이 포함될 수 있다.
도 28은 본 발명의 제4 실시 예에 따른 제1 반도체 칩 상에 제2 반도체 칩들을 부착하는 단계를 나타내는 단면도이다.
도 28을 참조하면, 분리된 제1 반도체 칩(C1) 상에 제2 반도체 칩(C2)들을 부착한다. 제2 반도체 칩(C2)들은 각각 제1 반도체 칩(C1)들에 대응되도록 부착될 수 있다. 제2 반도체 칩(C2)들은 각각 제1 반도체 칩(C1)들의 제2 면(104a)의 일부분을 노출시키도록 부착되어, 제1 반도체 칩(C1)들 상에 적층될 수 있다. 즉, 제2 반도체 칩(C2)은 제1 반도체 칩(C1)의 칩 면적보다 작은 칩 면적을 가질 수 있다.
도 13와 도 28을 함께 참조하면, 도 13에 보인 제2 반도체 칩(C2)의 칩 면적은 제1 반도체 칩(C1)의 칩 영역(CR)의 면적보다 작을 수 있다. 그러나 도 27에 보인 제2 반도체 칩(C2)의 칩 면적은 제1 반도체 칩(C1)의 칩 영역(CR)의 면적보다 클 수 있다.
구체적으로 살펴보면, 도 27에 보인 본 발명의 제4 실시 예에 따른 제2 반도체 칩(C2)은 제1 반도체 칩(C1)과 동일한 면적의 칩 영역(CR)을 가진다. 또한 제2 반도체 칩(C2)은 제2 잔류 스크라이브 레인 영역(S2)을 더 포함된다.
즉, 제2 반도체 칩(C2)은 제1 반도체 칩(C1)과 동일한 크기를 가지는 동일한 종류의 반도체 기판으로부터 분리되어 형성할 수 있다. 단, 제2 반도체 칩(C2)은 상기 동일한 종류의 반도체 기판을 제1 폭(W1)보다 큰 제3 폭을 가지도록 분리하여 형성할 수 있다. 따라서 제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 부착하면, 각 제2 반도체 칩(C2)들 사이에는 상기 제3 폭과 동일한 이격 간격(W3)이 형성될 수 있다.
따라서 동일한 종류의 반도체 칩들을 적층하여, 본 발명의 실시 예에 따른 반도체 패키지를 형성하는 경우, 제1 반도체 칩(C1) 상에 부착되는 제2 반도체 칩(C2)의 제2 잔류 스크라이브 영역의 면적은 제1 잔류 스크라이 레인 영역(S1)의 면적보다 작을 수 있다.
도 29는 본 발명의 제4 실시 예에 따른 제2 반도체 칩들 상에 각각 제3 반도체 칩들을 부착하는 단계를 나타내는 단면도이다.
도 29를 참조하면, 제1 반도체 칩(C1) 상에 적층된 제2 반도체 칩(C2) 상에 각각 제3 반도체 칩(C3)을 부착한다. 제2 반도체 칩(C2)과 제3 반도체 칩(C3)의 연결 관계에 대한 설명 중 언급되지 않은 부분은 전술한 제1 반도체 칩(C1)과 제2 반도체 칩(C2)의 연결 관계에 대한 설명에 대응될 수 있다.
도 30은 본 발명의 제4 실시 예에 따른 몰딩층을 형성하는 단계를 나타내는 단면도이다.
도 30을 참조하면, 제1 내지 제3 반도체 칩(C1, C2, C3)을 모두 덮도록 몰딩층(80)을 형성한다. 몰딩층(80)은 제1 절단 홈(K1)이 모두 채워지도록 형성할 수 있다. 몰딩층(80)은 예를 들면, EMC 또는 세라믹을 포함할 수 있다.
도 31은 본 발명의 제4 실시 예에 따른 제2 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 31을 참조하면, 몰딩층(80)을 일부 제거하여, 제2 절단 홈(K2)을 형성한다. 제2 절단 홈(K2)은 몰딩층(80) 및/또는 접착층(20)의 일부를 제거하여, 제1 내지 제3 반도체 칩(C1, C2, C3)이 노출되지 않도록 할 수 있다.
이후, 접착층(20)이 부착된 지지 기판(10)을 제거하면, 개별적으로 분리된 도 6에 도시된 반도체 패키지(1h)를 형성할 수 있다.
도 32 내지 도 34는 본 발명의 제5 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 32는 본 발명의 제5 실시 예에 따른 지지 기판에 제1 반도체 기판을 부착하는 단계를 나타내는 단면도이다.
도 32를 참조하면, 제1 반도체 기판(100a)을 접착층(20)을 이용하여 지지 기판(10) 상에 부착한다. 이때 제1 반도체 기판(100a)의 제2 면(104a)이 지지 기판(10) 상에 형성된 접착층(20)을 향하도록 할 수 있다.
따라서 제1 반도체 기판(100a)은 활성면인 제1 면(102)이 위를 향하는 페이스 업 형태를 가질 수 있다. 제1 반도체 기판(100a)은 지지 기판(10) 상에 부착되기 전에 백랩 공정이 진행될 수 있다.
도 33는 본 발명의 제5 실시 예에 따른 제1 절단 홈을 형성하는 단계를 나타내는 단면도이다.
도 33을 참조하면, 제1 반도체 기판(100a)에 제1 절단 홈(K1)을 형성하여, 제1 반도체 칩(C1)들로 분리한다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)을 일부 제거하여 형성할 수 있다. 제1 절단 홈(K1)은 제1 반도체 기판(100a)의 칩 절단 영역(SLR)의 일부 및 칩 절단 영역(SLR) 하부의 접착층(20)의 일부를 함께 제거하여 형성할 수 있다.
도 34는 본 발명의 제5 실시 예에 따른 제1 반도체 기판 상에 제2 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 34를 참조하면, 제1 반도체 칩(C1) 상에 제2 반도체 칩(C2)을 적층한다. 제2 반도체 칩(C2)은 제2 연결 범프(180a)가 제1 반도체 기판(100a)의 제1 면(102)을 향하도록 부착될 수 있다. 제2 반도체 칩(C2)은 제2 연결 범프(180a)가 제2 소자 영역(A2)의 형성된 활성면 상에 부착될 수 있다. 이 경우 제1 반도체 기판(100a)과 제2 반도체 칩(C2)은 활성면이 마주 보는 페이스 투 페이스 형태를 가질 수 있다.
도 32 내지 도 34에 보인 본 발명의 제5 실시 예에 따른 반도체 소자의 제조 방법 중 언급되지 않은 부분은 도 13 내지 도 17에서 설명한 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법에 대응된다. 이를 통하여 도 7에 도시한 반도체 패키지(1g)를 형성할 수 있다.
도 35는 본 발명의 제1 실시 예, 제1 실시 예의 변형, 제4 실시 예, 제5 실시 예에 따른 반도체 패키지의 제조 방법을 간략히 나타내는 흐름도이다.
도 35를 도 11 또는 12와 함께 참조하면, 제1 반도체 기판(100 또는 100a)을 접착층(20)을 이용하여 지지 기판(10) 상에 부착한다(S100). 제1 반도체 기판(100 또는 100a)은 복수의 제1 반도체 칩(C1)들을 포함한다. 제1 반도체 기판(100)은 백랩 공정이 수행되기 전에 지지 기판(10) 상에 부착될 수 있다. 또는 제1 반도체 기판(100a)은 백랩 공정이 수행된 후에 지지 기판(10) 상에 부착될 수 있다. 도 35를 도 13, 도 27 또는 도 33과 함께 참조하면, 제1 반도체 기판(100a)를 복수의 제1 반도체 칩(C1)들로 분리한다(S200).
도 35를 도 14, 도 28 또는 도 34와 함께 참조하면, 제1 반도체 칩(C1)들 상에 각각 대응되는 제2 반도체 칩(C2)을 부착한다(S300). 선택적으로 3개의 반도체 칩을 적층한 반도체 패키지를 형성하고자 하는 경우에는 도 35를 도 15 또는 도 29과 함께 참조하면, 제2 반도체 칩(C2)들 상에 각각 제3 반도체 칩(C3)을 부착한다(S400). 이를 통하여 제1 반도체 칩(C1)들 상에 각각 대응되는 제2 반도체 칩(C2) 또는 제2 내지 제3 반도체 칩(C2, C3)이 적층된 형태를 갖게 된다. 4개 이상의 반도체 칩을 적층하고자 하는 경우에는 이 과정을 반복할 수 있다.
함께 적층된 제1 내지 제2 반도체 칩(C1, C2) 또는 제1 내지 제3 반도체 칩(C1, C2, C3)에 대하여 불량 테스트를 선택적으로 실시할 수 있다(S500). 이때 제3 반도체 칩(C3) 상에 노출된 제3 관통 전극(120b)을 통하여 상기 불량 테스트를 수행할 수 있다. 불량 테스트는 제1 반도체 기판(100a)을 지지 기판(10) 상에 부착한 후, 제1 반도체 기판(100a)을 제1 반도체 칩(C1)들로 분리한 후, 또는 제2 반도체 칩(C2)을 제1 반도체 칩(C1) 상에 부착한 후에도 수행할 수 있다.
도 35를 도 16, 도 18 또는 도 30와 함께 참조하면, 몰딩층(80)을 형성한다(S600). 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 덮을 수 있다. 다만, 실시 예에 따라 최상단 반도체 칩(예를 들면, 제3 반도체 칩(C3))의 상면은 몰딩층(80)이 덮지 않을 수 있다.
도 35를 도 17, 도 19 또는 도 31과 함께 참조하면, 몰딩층(80)을 일부 제거하여, 서로 대응되는 제1 내지 제 2 반도체 칩(C1, C2) 또는 제1 내지 제3 반도체 칩(C1, C2, C3) 별로 분리한다(S700).
도 35를 도 1a, 도 2, 도 6 또는 도 7과 함께 비교하면, 전술한 지지 기판(10)을 접착층(20)과 함께 제거하여 반도체 패키지(1a, 1b, 1f, 1g)를 형성한다(S800).
도 36은 본 발명의 제2 실시 예, 제2 실시 예의 변형에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 36을 도 11 또는 12와 함께 참조하면, 제1 반도체 기판(100 또는 100a)을 접착층(20)을 이용하여 지지 기판(10) 상에 부착한다(S102). 제1 반도체 기판(100 또는 100a)은 복수의 제1 반도체 칩(C1)들을 포함한다. 제1 반도체 기판(100)은 백랩 공정이 수행되기 전에 지지 기판(10) 상에 부착될 수 있다. 또는 제1 반도체 기판(100a)은 백랩 공정이 수행된 후에 지지 기판(10) 상에 부착될 수 있다.
도 36을 도 20과 함께 참조하면, 제1 반도체 기판(100a) 상에 제2 반도체 기판(200a)을 부착한다(S202). 제2 반도체 기판(200a)은 복수의 제2 반도체 칩(C2)들을 포함한다.
선택적으로 3개의 반도체 칩을 적층한 반도체 패키지를 형성하고자 하는 경우에는 도 36을 도 21과 함께 참조하면, 제2 반도체 기판(200a) 상에 제3 반도체 기판(200a)을 부착한다(S302). 4개 이상의 반도체 칩을 적층하고자 하는 경우에는 이 과정을 반복할 수 있다.
도 36을 도 22와 함께 참조하면, 제1 내지 제2 반도체 기판(100a, 200a) 또는 제1 내지 제3 반도체 기판(100a, 200a, 300a)를 각각 복수의 제1 내지 제2 반도체 칩(C1, C2)들 또는 제1 내지 제3 반도체 칩(C1, C2, C3)들로 분리한다(S402). 이를 통하여 제1 반도체 칩(C1)들 상에 각각 대응되는 제2 반도체 칩(C2) 또는 제2 내지 제3 반도체 칩(C2, C3)이 적층된 형태를 갖게 된다.
제1 반도체 칩(C1)들을 분리한 후, 함께 적층된 제1 내지 제2 반도체 칩(C1, C2) 또는 제1 내지 제3 반도체 칩(C1, C2, C3)에 대하여 불량 테스트를 선택적으로 실시할 수 있다(S502). 이때 제3 반도체 칩(C3) 상에 노출된 제3 관통 전극(120b)을 통하여 상기 불량 테스트를 수행할 수 있다. 불량 테스트는 제1 반도체 기판(100a)을 지지 기판(10) 상에 부착한 후 또는 제2 반도체 칩(C2)을 제1 반도체 기판(100a) 상에 부착한 후에도 수행할 수 있다.
도 36을 도 23 또는 도 25와 함께 참조하면, 몰딩층(80)을 형성한다(S602). 몰딩층(80)은 제1 내지 제3 반도체 칩(C1, C2, C3)을 덮을 수 있다. 다만, 실시 예에 따라 최상단 반도체 칩(예를 들면, 제3 반도체 칩(C3))의 상면은 몰딩층(80)dmf 덮지 않을 수 있다.
도 36을 도 24 또는 도 26과 함께 참조하면, 몰딩층(80)을 일부 제거하여, 서로 대응되는 제1 내지 제 2 반도체 칩(C1, C2) 또는 제1 내지 제3 반도체 칩(C1, C2, C3) 별로 분리한다(S702).
도 36을 도 3 또는 도 4와 함께 비교하면, 전술한 지지 기판(10)을 접착층(20)과 함께 제거하여 반도체 패키지(1c, 1d)를 형성한다(S802).
도 37은 본 발명의 일 실시 예에 따른 메모리 카드를 보여주는 개략도이다.
도 37을 참조하면, 메모리 카드(8000)는 하우징(8300)에 내장된 제어기(8100) 및 메모리(8200)를 포함할 수 있다. 제어기(8100) 및 메모리(8200)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(8100)의 명령에 따라서 메모리(8200) 및 제어기(8100)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(8000)는 메모리(8200)에 데이터를 저장하거나 또는 메모리(8200)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(8200)는 도 1a 내지 도 7에서 설명한 반도체 패키지일 수 있다. 이러한 메모리 카드(8000)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(8000)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 메모리 칩을 적층하거나 콘트롤러 칩을 함께 적층하여도 반도체 패키지의 부피 증가는 최소화되므로, 고용량 또는 고성능의 메모리 카드(8000)를 형성할 수 있다.
도 38은 본 발명의 일 실시 예에 따른 전자 시스템을 보여주는 블록도이다.
도 38을 참조하면, 전자 시스템(9000)은 프로세서(9100), 입/출력 장치(9300) 및 메모리(9200)를 포함할 수 있고, 이들은 버스(9400)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(9100)는 프로그램을 실행하고, 전자 시스템(9000)을 제어하는 역할을 할 수 있다. 입/출력 장치(9300)는 전자 시스템(9000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(9000)은 입/출력 장치(9300)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(9200)는 프로세서(9100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리(9200)는 도 1a 내지 도 7에서 설명한 반도체 패키지일 수 있다.
전자 시스템(9000)은 메모리(9200)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 메모리 칩을 적층하거나 콘트롤러 칩을 함께 적층하여도 반도체 패키지의 부피 증가는 최소화되므로, 고용량 또는 고성능의 전자 시스템(9000)를 형성할 수 있다.

Claims (36)

  1. 칩 절단 영역으로 구분되는 복수의 제1 반도체 칩들이 배치되고, 활성 영역이 형성되는 제1 면 및 상기 제1 면에 반대인 제2 면을 가지는 제1 반도체 기판을 접착층을 이용하여 지지 기판 상에 부착하는 단계;
    상기 복수의 제1 반도체 칩들이 각각 분리되도록, 상기 복수의 제1 반도체 칩들 사이에 제1 절단 폭(kerf width)을 가지는 제1 절단 홈을 형성하는 단계;
    상기 복수의 제1 반도체 칩들에 각각 대응되는 제2 반도체 칩들을 부착하는 단계;
    상기 제1 절단 홈을 채우도록 몰딩층을 형성하는 단계; 및
    서로 대응되는 상기 제1 반도체 칩과 상기 제2 반도체 칩 별로 분리되도록, 상기 몰딩층에 상기 제1 절단 폭보다 작은 제2 절단 폭을 가지는 제2 절단 홈을 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 절단 홈을 형성하는 단계는,
    상기 칩 절단 영역의 일부분 및 상기 접착층의 일부분을 함께 제거하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 절단 홈을 형성하는 단계는,
    상기 접착층의 일부분이 제거된 부분에 형성된 상기 몰딩층의 부분이 상기 제2 절단 홈에 의하여 분리되어, 상기 지지 기판을 향하는 상기 제1 반도체 기판의 면에 대하여 돌출되는 돌출부를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제1 항에 있어서,
    상기 복수의 제1 반도체 칩들은 각각 복수의 제1 관통 전극들을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 반도체 기판을 접착층이 형성된 지지 기판 상에 부착하는 단계는,
    상기 제1 면이 상기 접착층과 접하도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 반도체 기판을 상기 지지 기판 상에 부착하는 단계 후에,
    상기 제1 반도체 기판의 상기 제2 면으로부터 일부 제거하여, 상기 복수의 제1 관통 전극들을 노출시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제4 항에 있어서,
    상기 복수의 제1 반도체 칩들은, 상기 복수의 제1 관통 전극들과 각각 전기적으로 연결되는 복수의 제1 연결 범프들을 더 포함하며,
    상기 제1 반도체 기판을 접착층이 형성된 지지 기판 상에 부착하는 단계는,
    상기 복수의 제1 연결 범프들이 상기 접착층에 의하여 감싸지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제7 항에 있어서,
    상기 제2 반도체 칩들에 형성된 반도체 소자는, 상기 복수의 제1 관통 전극들 중 적어도 일부를 통하여 상기 복수의 제1 연결 범프들 중 적어도 일부와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제8 항에 있어서,
    상기 제2 반도체 칩들은, 상기 복수의 제1 관통 전극들 중 적어도 일부에 각각 대응되는 복수의 제2 연결 범프들을 더 포함하며,
    상기 제2 반도체 칩들을 부착하는 단계는,
    상기 복수의 제2 연결 범프들이 각각 대응되는 제1 관통 전극들과 접하도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제7 항에 있어서,
    상기 복수의 제1 연결 범프들은 상기 제1 반도체 칩의 상기 제1 면 상에 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제7 항에 있어서,
    상기 복수의 제1 연결 범프들은 상기 제1 반도체 칩의 상기 제2 면 상에 부착되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제11 항에 있어서,
    상기 복수의 제1 관통 전극들은, 상기 제1 반도체 칩 또는 상기 제2 반도체 칩에 형성된 반도체 소자와 상기 복수의 제1 연결 범프들을 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제7 항에 있어서,
    상기 복수의 제1 연결 범프들의 두께는, 상기 접착층의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 절단 홈을 형성하는 단계는,
    상기 칩 절단 영역의 일부분 및 상기 접착층의 일부분을 함께 제거하며,
    상기 제1 절단 홈 중 상기 접착층의 일부분이 제거된 부분의 깊이는 상기 제1 연결 범프의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제1 항에 있어서,
    상기 몰딩층을 형성하는 단계는,
    상기 몰딩층이 상기 복수의 제1 및 제2 반도체 칩들의 측면을 모두 덮는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제15항에 있어서,
    상기 몰딩층을 형성하는 단계는, 상기 몰딩층이 상기 복수의 제2 반도체 칩들을 모두 감싸는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제1 항에 있어서,
    상기 몰딩층을 형성하는 단계 전에,
    상기 각 제1 반도체 칩 및 상기 각 제1 반도체 칩에 대응되는 제2 반도체 칩 별로 테스트를 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제1 항에 있어서,
    상기 제1 반도체 기판을 접착층이 형성된 지지 기판 상에 부착하는 단계는,
    상기 제2 면이 상기 접착층과 접하도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제1 항에 있어서,
    상기 제2 절단 홈을 형성하는 단계는,
    상기 제2 절단 홈을 형성한 후 상기 몰딩층 중 잔류한 부분이 상기 제1 절단 홈의 측벽을 완전히 덮도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제1 항에 있어서,
    상기 제2 절단 홈을 형성하는 단계는,
    상기 제2 절단 홈이, 상기 몰딩층을 관통하도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제1 항에 있어서,
    상기 각 제1 반도체 칩들에 부착되는 상기 제2 반도체 칩은 복수 개인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제21 항에 있어서,
    상기 복수 개의 제2 반도체 칩 중 적어도 일부는 복수의 제2 관통 전극들을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 복수의 제1 관통 전극들을 각각 포함하는 복수의 제1 반도체 칩들이 배치되며, 상기 복수의 제1 반도체 칩들은 제1 칩 절단 영역으로 구분되는 제1 반도체 기판을 접착층을 이용하여 지지 기판 상에 부착하는 단계;
    상기 제1 반도체 기판 상에, 상기 복수의 제1 반도체 칩들에 각각 대응되는 복수의 제2 반도체 칩들이 배치되며, 상기 복수의 제2 반도체 칩들은 제2 칩 절단 영역으로 구분되는 제2 반도체 기판을 부착하는 단계;
    상기 제1 및 제2 반도체 칩들이 각각 분리되도록, 상기 제1 반도체 기판의 제1 칩 절단 영역 및 상기 제2 반도체 기판의 제2 칩 절단 영역에 제1 절단 폭(kerf width)을 가지는 제1 절단 홈을 형성하는 단계;
    상기 제1 절단 홈을 채우도록 몰딩층을 형성하는 단계; 및
    서로 대응되는 상기 제1 반도체 칩과 상기 제2 반도체 칩 별로 분리되도록, 상기 몰딩층에 상기 제1 절단 폭보다 작은 제2 절단 폭을 가지는 제2 절단 홈을 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  24. 제23 항에 있어서,
    상기 제1 절단 홈을 형성하는 단계는,
    상기 제1 칩 절단 영역의 일부분, 상기 제2 칩 절단 영역의 일부분 및 상기 접착층의 일부분들을 함께 제거하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제23 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 종류의 반도체 칩인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제23 항에 있어서,
    상기 제2 절단 홈을 형성하는 단계 후에,
    상기 접착층 및 상기 지지 기판을 상기 복수의 제1 반도체 칩들로부터 분리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제1 면 및 상기 제1 면에 반대인 제2 면을 가지며, 상기 제1 면과 제2 면을 관통하는 복수의 관통 전극들이 형성된 제1 반도체 칩;
    상기 제1 반도체 칩의 제2 면 상에 적층된 적어도 하나의 제2 반도체 칩;
    상기 제1 반도체 칩의 제1 면 상에 부착되며 상기 복수의 관통 전극을 통하여 상기 제1 반도체 칩 또는 상기 적어도 하나의 제2 반도체 칩과 전기적으로 연결되는 복수의 제1 연결 범프; 및
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩의 측면을 덮되, 상기 제1 반도체 칩의 상기 제1 면에 대하여 돌출되도록 연장되는 돌출부를 가지는 몰딩층;을 포함하는 반도체 패키지.
  28. 제27 항에 있어서,
    상기 돌출부는 상기 제1 면의 가장자리를 따라서 연속적으로 연장되는 것을 특징으로 하는 반도체 패키지.
  29. 제27 항에 있어서,
    상기 제1 면에 대하여 돌출되는 돌출부의 높이는 상기 제1 면에 대한 상기 제1 연결 범프의 높이보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  30. 제27 항에 있어서,
    상기 제1 면은 상기 제1 반도체 칩의 활성면인 것을 특징으로 하는 반도체 패키지.
  31. 제27 항에 있어서,
    상기 제2 면은 상기 제1 반도체 칩의 활성면인 것을 특징으로 하는 반도체 패키지.
  32. 제27 항에 있어서,
    상기 제2 반도체 칩은 상기 제2 반도체 칩의 활성면이 상기 제1 반도체 칩을 향하도록 부착된 것을 특징으로 하는 반도체 패키지.
  33. 제27 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩의 면적은 상기 제1 반도체 칩의 면적보다 적은 것을 특징으로 하는 반도체 패키지.
  34. 제27 항에 있어서,
    상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩은 동일한 종류의 반도체 칩이며,
    상기 제1 반도체 칩에 잔류한 스크라이브 레인의 면적이 상기 제2 반도체 칩에 잔류한 스크라이브 레인의 면적보다 큰 것을 특징으로 하는 반도체 패키지.
  35. 제27 항에 있어서,
    상기 제1 반도체 칩과 상기 적어도 하나의 제2 반도체 칩은 동일한 종류의 반도체 칩이며,
    상기 제1 반도체 칩에 잔류한 스크라이브 레인의 면적과 상기 제2 반도체 칩에 잔류한 스크라이브 레인의 면적은 동일한 것을 특징으로 하는 반도체 패키지.
  36. 제27 항에 있어서,
    상기 제2 반도체 칩은 복수 개이며, 상기 복수 개의 제2 반도체들은 상기 제1 반도체 칩의 면적보다 같거나 적은 것을 특징으로 하는 반도체 패키지.
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