KR101760601B1 - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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Abstract

본 발명에서는 WSS의 부착 및 제거 과정이 한번씩만 이루어지므로 제조 과정의 단순화, 생산비의 절감 및 제조 시간의 단축이 가능한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스가 개시된다.
일 예로, 더미 기판을 준비하는 더미 기판 준비 단계; 상기 더미 기판의 일면에 재배선층 및 유전층을 포함하는 인터포저를 형성하는 인터포저 형성 단계; 상기 인터포저의 더미 기판과 접촉된 면의 반대면인 제 1 면에 WSS(Wafer Support System)를 부착하는 WSS 부착 단계; 상기 더미 기판을 제거하는 더미 기판 제거 단계; 상기 더미 기판이 제거된 인터포저의 제 2 면에 반도체 다이를 접속하는 반도체 다이 접속 단계; 상기 인터포저의 제 2 면 및 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 인캡슐란트를 그라인딩하여 상기 반도체 다이의 일면이 노출되도록 하는 그라인딩 단계; 상기 인터포저의 제 1 면에 부착된 WSS를 제거하는 WSS 제거 단계; 및 상기 인터포저의 제 1 면에 솔더 범프를 접속하는 솔더 범프 접속 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법이 개시된다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 {manufacturing method of semiconductor device and semiconductor device thereof}
본 발명은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일반적으로 인터포저(interposer)에 반도체 다이(die)가 탑재된 후, 상기 인터포저가 또 다른 반도체 다이 또는 기판에 스택(stack)되는 반도체 디바이스(device)를 2.5D 패키지(package)라 부른다.
본 발명은 WSS의 부착 및 제거 과정이 한번씩만 이루어지므로 제조 과정의 단순화, 생산비의 절감 및 제조 시간의 단축이 가능한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명에 따른 반도체 디바이스의 제조 방법은 더미 기판을 준비하는 더미 기판 준비 단계; 상기 더미 기판의 일면에 재배선층 및 유전층을 포함하는 인터포저를 형성하는 인터포저 형성 단계; 상기 인터포저의 더미 기판과 접촉된 면의 반대면인 제 1 면에 WSS(Wafer Support System)를 부착하는 WSS 부착 단계; 상기 더미 기판을 제거하는 더미 기판 제거 단계; 상기 더미 기판이 제거된 인터포저의 제 2 면에 반도체 다이를 접속하는 반도체 다이 접속 단계; 상기 인터포저의 제 2 면 및 반도체 다이를 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계; 상기 인캡슐란트를 그라인딩하여 상기 반도체 다이의 일면이 노출되도록 하는 그라인딩 단계; 상기 인터포저의 제 1 면에 부착된 WSS를 제거하는 WSS 제거 단계; 및 상기 인터포저의 제 1 면에 솔더 범프를 접속하는 솔더 범프 접속 단계를 포함할 수 있다.
여기서, 상기 더미 기판의 일면에는 식각 정치 층이 더 형성되며, 상기 식각 정지 층은 상기 인터포저의 제 2 면과 직접 접촉할 수 있다.
그리고 상기 더미 기판 제거 단계는, 상기 더미 기판의 일부가 남도록 상기 더미 기판을 그라인딩하는 단계; 식각을 통해 나머지 더미 기판을 제거하는 단계; 및 식각 정지 층을 제거하는 단계를 포함할 수 있다.
또한, 상기 식각 정지 층에 의하여 상기 더미 기판의 식각이 정지될 수 있다.
또한, 상기 재배선층은 단층 또는 다층으로 형성될 수 있다.
또한, 상기 재배선층은 상기 유전층에 의하여 인터포저의 제 1 면 및 제 2 면에서 노출될 수 있다.
또한, 상기 인터포저의 제 1 면에 형성된 재배선층에는 제 1 패드가 형성되고, 제 2 면에 형성된 재배선층에는 제 2 패드가 형성될 수 있다.
또한, 상기 제 1 패드는 상기 제 2 패드보다 먼저 형성될 수 있다.
또한, 상기 인터포저 형성 단계 이후, 상기 제 1 패드의 형성이 이루어질 수 있다.
또한, 상기 더미 기판 제거 단계 이후, 상기 제 2 패드의 형성이 이루어질 수 있다.
또한, 상기 제 1 패드에는 상기 솔더 범프가 접속될 수 있다.
또한, 상기 제 2 패드에는 상기 반도체 다이가 접속될 수 있다.
본 발명에 따른 반도체 디바이스는 상기의 기재된 방법에 의해 제조될 수 있다.
본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 WSS의 부착 및 제거 과정이 한번씩만 이루어지므로 제조 과정의 단순화, 생산비의 절감 및 제조 시간의 단축이 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 2k는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다.
도 3은 도 2k의 A 부분의 확대 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 더미 기판 준비 단계(S10), 인터포저 형성 단계(S20), WSS 부착 단계(S30), 더미 기판 제거 단계(S40), 반도체 다이 접속 단계(S50), 인캡슐레이션 단계(S60), 그라인딩 단계(S70), WSS 제거 단계(S80), 솔더 범프 접속 단계(S90), 쏘잉 단계(S100)를 포함한다.
도 2a 내지 2k는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 단면도이다. 이하에서는 도 1을 함께 참조하여 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하도록 한다.
도 1 및 도 2a를 참조하면, 더미 기판(110’)을 준비하는 더미 기판 준비 단계(S10)가 이루어진다. 여기서, 상기 더미 기판(110’)은 이후 과정에서 제거될 수 있으며, 실리콘, 글래스 및 이의 등가물로 이루어진다. 한편, 상기 더미 기판(110’)의 일면에는 식각 정지 층(111’)이 형성된다. 상기 식각 정치 층(111’)은 이후 더미 기판(110’)의 제거 과정에서 인터포저(110)가 함께 식각되는 것을 방지하는 역할을 한다. 상기 식각 정지 층(111’)은 산화막(SiO2) 또는 질화막(SiN4) 중 선택된 어느 하나로 이루어질 수 있으나 이로써 본 발명을 한정하지는 않는다.
도 1 및 도 2b를 참조하면, 상기 더미 기판(110’)에 인터포저(110)를 형성하는 인터포저 형성 단계(S20)가 이루어진다. 상기 인터포저(110)는, 보다 구체적으로는 상기 더미 기판(110’)의 일면에 형성된 식각 정치 층(111’)에 형성될 수 있다. 상기 인터포저(110)는 제 1 면(110a) 및 상기 제 1 면(110a)과 마주보는 제 2 면(110b)을 포함하며, 상기 제 2 면(110b)이 상기 식각 정지 층(111’)과 직접적으로 접촉되도록 형성된다.
상기 인터포저(110)는 재배선층(RDL; ReDistribution Layer, 111) 및 유전층(112)을 포함한다. 상기 인터포저(110)는 재배선 공정에 의하여 형성될 수 있으며, 도면에 도시된 바와 같이 재배선층(111)이 다층 구조로 형성된 형태 또는 단층으로 형성된 형태로 이루어질 수 있다. 상기 유전층(112)은 재배선층(111)을 보호하며, 상기 유전층(112)의 상면 및 하면, 즉, 인터포저(110)의 제 1, 2 면(110a, 110b)에 형성된 재배선층(111)은 상기 유전층(112)을 통하여 외부로 직접 노출된다. 한편, 상기 제 1 면(110a)에서 노출된 재배선층(111)에는 이후 솔더 범프 (150)와의 접속을 위한 제 1 패드(113)가 형성된다.
상기 재배선층(111)은 통상의 구리 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 상기 유전층(112)은 실리콘 산화막, 실리콘 질화막, 폴리머막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 또한, 상기 제 1 패드(113)는 솔더 패드 또는 UBM 패드로 이루어질 수 있다. 그러나, 이러한 재질들로 본 발명을 한정하는 것은 아니다.
도 1 및 도 2c를 참조하면, 상기 인터포저(110)의 제 1 면(110a)에 WSS(Wafer Support System, 120)를 부착하는 WSS 부착 단계(S30)가 이루어진다. 상기 WSS(120)는 이후 상기 더미 기판(110’)의 제거 공정에서 상기 인터포저(110)를 지지 및 고정하는 역할을 한다. 상기 WSS(120)는 통상의 절연 물질로 이루어질 수 있다.
도 1, 도 2d 및 도 2e를 참조하면, 상기 인터포저(110)의 제 2 면(110b)과 접촉된 더미 기판(110’)을 제거하는 더미 기판 제거 단계(S40)가 이루어진다. 보다 구체적으로, 상기 더미 기판 제거 단계(S40)는 더미 기판(110’)을 제거하는 단계 및 식각 정지 층(111’)을 제거하는 단계로 이루어질 수 있다.
먼저, 도 2d를 참조하면, 상기 더미 기판(110’)의 제거가 이루어진다. 상기 더미 기판(110’)은 그라인딩을 통해 일부만이 남겨지도록 제거된 후, 식각을 통해 그 나머지 일부가 마저 제거될 수 있다. 이 때, 상기 더미 기판(110’)의 식각은 상기 식각 정지 층(111’)이 노출될 때까지 이루어진다. 즉, 상기 식각 정치 층(111’)에 의하여 식각이 정지되므로, 상기 인터포저(110)가 함께 식각되어 손상되는 것을 방지할 수 있다.
그리고 도 2e를 참조하면, 상기 식각 정치 층(111’)의 제거가 이루어진다. 상기 식각 정치 층(111’)이 제거된 후에는, 반도체 다이(130)와의 접속 경로가 되는 제 2 패드(114)가 형성될 수 있다. 보다 구체적으로, 상기 제 2 패드(114)는 상기 인터포저(110)의 제 2 면(110b)에서 노출된 재배선층(111)에 형성된다. 그리고 상기 제 2 면(110b)은 절연층(116)에 의해 외부로부터 절연 및 보호될 수 있다. 이 때, 상기 제 2 패드(114)는 절연층(116)에 의해 일부가 노출되며, 노출된 상기 제 2 패드(114)에는 이후 반도체 다이(130)와의 용이한 접속을 위하여 솔더(115)가 미리 형성될 수 있다.
도 1 및 도 2f를 참조하면, 상기 인터포저(110)의 제 2 면(110b)에 반도체 다이(130)를 접속하는 반도체 다이 접속 단계(S50)가 이루어진다. 이 때, 상기 인터포저(110)는 도 2f에 도시된 바와 같이 상기 제 2 면(110b)이 상부에 위치하도록 놓인 후 상기 반도체 다이(130)와 접속된다.
상기 반도체 다이(130)는 카파 필라(131) 및 솔더 캡(132)에 의해 상기 솔더(115)와 전기적으로 접속된다. 상기 반도체 다이(130)는 통상의 메모리, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 및 그 등가물일 수 있으나 이것으로 본 발명을 한정하는 것은 아니다.
그리고 상기 인터포저(110)와 반도체 다이(130)의 사이에는 언더필(133)이 충진된다. 보다 구체적으로 상기 언더필(133)은 인터포저(110)와 반도체 다이(130)의 사이뿐만 아니라 반도체 다이(130)의 하부 측면을 감싼다. 상기 언더필(130)은 상기 인터포저(110) 및 반도체 다이(130) 사이의 물리적/기구적 결합력을 향상시킬 뿐만 아니라, 인터포저(110)와 반도체 다이(130)의 열팽창 계수 차이에 따른 응력으로부터 상기 인터포저(110)와 반도체 다이(130)가 서로 분리되지 않도록 한다.
도 1 및 도 2g를 참조하면, 상기 인터포저(110)의 제 2 면(110b) 및 반도체 다이(130)를 인캡슐란트(140)로 인캡슐레이션하는 인캡슐레이션 단계(S60)가 이루어진다. 여기서, 상기 인캡슐란트(140)는 상기 인터포저(110)의 제 2 면(110b) 및 반도체 다이(130) 전체를 감싸도록 형성된다. 상기 인캡슐란트(140)에 의해 상기 인터포저(110)의 제 2 면(110b) 및 반도체 다이(130)를 외부 환경으로부터 보호하는 것이 가능하다.
도 1 및 도 2h를 참조하면, 상기 인캡슐란트(140)를 그라인딩하여 상기 반도체 다이(130)의 일면이 노출되도록 하는 그라인딩 단계(S70)가 이루어진다. 즉, 상기 반도체 다이(130) 상부의 인캡슐란트(140)를 상기 반도체 다이(130)의 상면이 노출될 때까지 그라인딩하여 제거한다. 상기 인캡슐란트(140)에 의해 반도체 다이(130)의 상면이 외측으로 노출됨으로써, 상기 반도체 다이(130)의 방열 성능이 향상될 수 있다.
도 1 및 도 2i를 참조하면, 상기 인터포저(110)의 제 1 면(110a)에 부착된 WSS(120)를 제거하는 WSS 제거 단계(S80)가 이루어진다. 그리고 상기 WSS(120)가 제거됨으로써 노출된 제 1 면(110a)은 절연층(117)에 의해 외부로부터 절연 및 보호될 수 있다. 또한, 상기 제 1 면(110a)에 형성되었던 제 1 패드(113)는 절연층(117)에 의하여 일부가 노출되어 이후 솔더 범프(150)와 전기적으로 접속될 수 있다.
도 1 및 도 2j를 참조하면, 상기 인터포저(110)의 제 1 면(110a)에 솔더 범프(150)를 접속하는 솔더 범프 접속 단계(S90)가 이루어진다. 상기 솔더 범프(150)는 상기 절연층(117)에 의해 노출되는 상기 제 1 패드(113)에 접속된다. 상기 솔더 범프(150)는 또 다른 반도체 기판과의 접속 경로를 형성할 수 있다.
도 1 및 도 2k를 참조하면, 상기 인터포저(110)를 쏘잉하여 다수의 반도체 다이를 포함하는 인터포저(110)를 낱개의 반도체 디바이스(100)로 분리하는 쏘잉 단계(S100)가 이루어진다. 즉, 상기 인터포저(110) 및 인캡슐란트(140)를 쏘잉 툴로 쏘잉함으로써, 낱개의 반도체 디바이스(100)가 구비되도록 한다. 도면에서는 하나의 반도체 디바이스(100)에 2개의 반도체 다이(130)가 포함되도록 도시되었지만, 이로써 본 발명을 한정하지는 않는다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 상기 WSS(120)의 부착 및 제거 과정이 한번씩만 이루어지므로 제조 과정의 단순화, 생산비의 절감 및 제조 시간의 단축이 가능하다.
즉, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 솔더 범프(150)가 형성될 제 1 면(110a)에 먼저 제 1 패드(113)를 형성하고 WSS(120)를 부착한 뒤, 제 2 면(110b)에 제 2 패드(114) 형성 및 반도체 다이(130)를 접속한다. 따라서 제 1 패드(113)와 제 2 패드(114)의 형성 사이에 추가적인 WSS 공정이 필요하지 않으므로 제조 과정의 단순화, 생산비 절감 및 제조 시간의 단축이 가능하다.
도 3은 도 2k의 A 부분의 확대 단면도이다.
도 3에 도시된 바와 같이, 상기 인터포저(110)는 재배선층(111) 및 유전층(112)을 포함한다. 또한, 상기 재배선층(111)은 도면에 도시된 바와 같이 다층 구조로 형성될 수 있으며, 단층 구조로 형성되어도 무방하다.
상기 인터포저(110)의 제 1 면(110a) 및 제 2 면(110b)에 형성된 재배선층(111)은 상기 유전층(112)을 통하여 외부로 노출된다. 그리고 상기 제 1 면(110a)에서 노출된 재배선층(111)에는 제 1 패드(113)가 형성되며, 상기 제 2 면(110b)에서 노출된 재배선층(111)에는 제 2 패드(114)가 형성된다. 또한, 상기 제 1 면(110a)에는 제 1 패드(113)의 일부를 노출시키도록 절연층(117)이 형성된다. 상기 제 2 면(110b)에도 제 2 패드(114)의 일부를 노출시키도록 절연층(116)이 형성된다. 상기 절연층(116, 117)은 상기 제 1, 2 면(110a, 110b)을 외부로부터 절연 및 보호하는 역할을 한다.
한편, 도 2k에서는 도시되지 않았지만, 상기 제 1 패드(113) 및 제 2 패드(114)에는 이후 솔더 범프(150) 또는 반도체 다이(미도시)와의 용이한 접속을 위하여 제 1, 2 UBM(Under Bump Metal)(113a, 114a)이 더 형성될 수도 있다. 상기 제 1 UBM(113a)에 의하여 상기 제 1 패드(113) 및 솔더 범프(150)의 접속이 용이하게 이루어질 수 있다. 또한, 상기 제 2 UBM(114a)에 의하여 상기 제 2 패드(114) 및 반도체 다이(미도시)의 접속이 용이하게 이루어질 수 있다. 더불어, 상기 제 2 UBM(114a)에는 솔더(미도시)가 더 형성되어 상기 반도체 다이의 솔더 캡과 용이하게 접속될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 상술한 반도체 디바이스(100)(여기서는, 플립칩 디바이스로 정의한다), 회로기판(210), 언더필(220), 커버(230), 열전도성 접착제(240) 및 솔더 볼(250)을 포함한다.
플립칩 디바이스(100)는 상술한 바와 같이 하면에 솔더 범프(150)가 형성되어 있으며, 이러한 솔더 범프(150)에 의해 상기 플립칩 디바이스(100)가 회로기판(210)에 실장된다.
회로기판(210)은 회로패턴(211) 및 절연층(212)을 포함한다. 더불어, 이러한 회로기판(210)에는 수동 소자(260)가 실장될 수도 있다. 또한, 상술한 바와 같이 플립칩 디바이스(100)의 솔더 범프(150)는 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다.
언더필(220)은 플립칩 디바이스(100)와 회로기판(210) 사이에 충진된다. 즉, 언더필(220)은 플립칩 디바이스(100)의 인터포저(110) 및 인캡슐란트(140)의 측면을 감싸는 동시에 솔더 범프(150)를 감싼다. 따라서, 플립칩 디바이스(100)와 회로기판(210) 사이의 열팽창 계수차에 따른 응력에 의해 플립칩 디바이스(100)와 회로기판(210)이 상호 분리되지 않는다.
커버(230)는 회로기판(210)에 부착되는 동시에, 플립칩 디바이스(100)를 대략 감싼다. 따라서, 플립칩 디바이스(100)는 커버(230)에 의해 외부 환경으로부터 보호된다. 이러한 커버(230)는 방열 성능 향상을 위해 금속, 세라믹 및 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
열전도성 접착제(240)는 플립칩 디바이스(100)와 커버(230), 커버(230)와 회로기판(210) 사이에 개재된다. 이러한 열전도성 접착제(240)는 플립칩 디바이스(100)로부터 발생된 열이 신속하게 커버(230)로 전달되도록 한다. 물론, 열전도성 접착제(240)는 커버(230)가 플립칩 디바이스(100) 및 회로기판(210)에 고정되도록 하는 역할도 한다.
솔더 볼(250)은 회로기판(210)의 하면에 접속된다. 즉, 솔더 볼(250)은 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다. 이러한 솔더 볼(250)은 본 발명에 따른 반도체 디바이스(200)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200; 반도체 디바이스 110’; 더미 기판
111’ 식각 정치 층 110; 인터포저
111; 재배선층 112; 유전층
113, 114; 제 1, 2 패드 120; WSS
130; 반도체 다이 140; 인캡슐란트
150; 솔더 범프 210; 기판
220; 언더 필 230; 케이스
240; 접착제 250; 솔더 볼

Claims (10)

  1. 일면에 식각 정지 층이 형성된 더미 기판을 준비하는 더미 기판 준비 단계;
    서로 마주보는 제 1 면 및 제 2 면을 포함하고, 상기 제 2 면은 상기 식각 정지 층과 접촉하며, 재배선층 및 유전층만으로 구성되며, 상기 재배선층은 상기 유전층에 의해 상기 제 1 면 및 제 2 면에서 각각 노출되는 인터포저를 형성하는 인터포저 형성 단계;
    상기 인터포저의 제 1 면의 재배선층과 직접 접속되는 제 1 패드를 형성하는 제 1 패드 형성 단계;
    상기 인터포저의 제 1 면에 WSS(Wafer Support System)를 부착하는 WSS 부착 단계;
    상기 인터포저의 제 2 면에 위치하는 상기 더미 기판 및 식각 정치 층을 제거하여 상기 제 2 면을 노출시키는 더미 기판 제거 단계;
    상기 인터포저의 제 2 면의 재배선층과 직접 접속되는 제 2 패드를 형성하는 제 2 패드 형성 단계;
    상기 제 2 패드에 반도체 다이를 접속시키는 반도체 다이 접속 단계;
    상기 인터포저의 제 2 면을 인캡슐란트로 인캡슐레이션하는 인캡슐레이션 단계;
    상기 인터포저의 제 2 면 상에 형성된 인캡슐란트를 그라인딩하여 상기 반도체 다이를 노출시키는 그라인딩 단계;
    상기 인터포저의 제 1 면에 위치하는 WSS를 제거하는 WSS 제거 단계; 및
    상기 제 1 패드에 솔더 범프를 접속하는 솔더 범프 접속 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지 층은 산화막 또는 질화막 중 선택된 어느 하나로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 더미 기판 제거 단계는,
    상기 더미 기판의 일부를 그라인딩하는 단계;
    상기 식각 정지 층이 노출되도록 상기 더미 기판의 나머지를 식각하는 단계; 및
    상기 식각 정지 층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 면 및 제 2 면을 통해 노출된 재배선층은 상기 유전층 내부의 재배선층에 의하여 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 반도체 다이 및 솔더 범프는 상기 제 1 면과 제 2 면을 통해 노출된 재배선층 및 상기 유전층 내부의 재배선층에 의하여 직접 전기적으로 접속되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전층 내의 재배선층은 단층 또는 다층으로 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 인터포저와 반도체 다이의 사이에는 언더필이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 패드에는 UBM(Under Bump Metal)이 더 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 더미 기판 제거 단계 및 그라인딩 단계는 상기 WSS 부착 단계에서 부착된 동일한 WSS에 의하여 인터포저를 고정시킨 채로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 하나에 기재된 방법에 의해 제조된 반도체 디바이스.
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