KR101978020B1 - 칩 패키지에 대한 구조물 및 형성 방법 - Google Patents

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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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Abstract

칩 패키지의 구조물 및 형성 방법이 제공된다. 칩 패키지는 다수의 반도체 다이를 포함하는 칩 스택을 포함한다. 칩 패키지는 또한 반도체 칩을 포함하며, 반도체 칩은 칩 스택보다 더 높다. 칩 패키지는 칩 스택의 상부 및 측벽과 반도체 칩의 측벽을 덮는 패키지 층을 더 포함한다.

Description

칩 패키지에 대한 구조물 및 형성 방법{STRUCTURE AND FORMATION METHOD FOR CHIP PACKAGE}
우선권 주장 및 상호참조
본 출원은 2015년 7월 2일 출원된 미국 가출원 번호 제62/188,169호의 우선권을 주장하며, 이의 전체는 참조에 의해 여기에 포함된다.
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 장비와 같은 다양한 전자 응용제품에 사용되고 있다. 이들 반도체 디바이스는, 반도체 기판 위에 절연성 또는 유전체 재료층, 전도성 재료층, 및 반도체 재료층을 순차적으로 성막하고, 리소그래피 및 에칭 프로세스를 사용하여 다양한 재료층들을 패터닝하여 반도체 기판 상에 회로 컴포넌트 및 요소를 형성한다.
반도체 산업은 최소 특징부 크기의 지속적인 축소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 보다 많은 컴포넌트가 주어진 영역 내에 집적될 수 있게 한다. 이들 작아지는 전자 컴포넌트는 또한, 일부 응용에서 더 적은 면적 또는 더 작은 높이를 이용하는 보다 작은 패키지를 사용한다.
반도체 디바이스의 밀도 및 기능을 개선하도록 새로운 패키징 기술이 개발되었다. 반도체 디바이스에 대한 이 비교적 새로운 타입의 패키징 기술은 제조 도전과제에 직면한다.
칩 패키지의 구조물 및 형성 방법이 제공된다. 칩 패키지는 다수의 반도체 다이를 포함하는 칩 스택을 포함한다. 칩 패키지는 또한 반도체 칩을 포함하며, 반도체 칩은 칩 스택보다 더 높다. 칩 패키지는 칩 스택의 상부 및 측벽과 반도체 칩의 측벽을 덮는 패키지 층을 더 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1f는 일부 실시예에 따라 칩 패키지를 형성하기 위한 프로세스의 다양한 단계들의 단면도이다.
도 2는 일부 실시예에 따른 칩 패키지의 단면도이다.
도 3a 내지 도 3e는 일부 실시예에 따라 칩 패키지를 형성하기 위한 프로???스의 다양한 단계들의 단면도이다.
도 4는 일부 실시예에 따른 칩 패키지의 단면도이다.
도 5는 일부 실시예에 따른 칩 패키지의 단면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 일부 실시예가 기재된다. 도 1a 내지 도 1f는 일부 실시예에 따라 칩 패키지를 형성하기 위한 프로세스의 다양한 단계들의 단면도이다. 도 1a 내지 도 1f에 기재된 단계 전에, 그 동안 그리고/또는 그 후에 추가의 동작들이 제공될 수 있다. 상이한 실시예에 대하여, 기재되는 단계 중의 일부가 교체되거나 제거될 수 있다. 추가의 특징부가 반도체 디바이스 구조물에 추가될 수 있다. 상이한 실시예에 대하여, 아래에 기재된 특징부 중의 일부가 교체되거나 제거될 수 있다. 일부 실시예가 특정 순서로 수행된 동작들로 설명되어 있지만, 이들 동작은 또다른 논리적 순서로 수행될 수 있다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라, 반도체 칩(10) 및 칩 스택(20 및 30)이 기판(180) 위에 본딩된다. 일부 실시예에서, 반도체 칩(10)은 칩 스택(20 또는 30)보다 더 높다. 일부 실시예에서, 반도체 칩(10)은 반도체 기판(100) 및 반도체 기판(100) 상에 형성된 상호접속 구조물(도시되지 않음)을 포함한다. 예를 들어, 상호접속 구조물은 반도체 기판(100)의 하부 표면 상에 형성된다. 상호접속 구조물은 복수의 층간 유전체 층 및 층간 유전체 층에 형성된 복수의 전도성 특징부를 포함한다. 이들 전도성 특징부는 전도성 라인, 전도성 비아 및 전도성 컨택을 포함한다. 전도성 특징부 중의 일부 부분은 전도성 패드로서 사용될 수 있다.
일부 실시예에서, 다양한 디바이스 요소들이 반도체 기판(100)에 형성된다. 다양한 디바이스 요소들의 예는, 트랜지스터(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor), 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 트랜지스터, 바이폴라 접합 트랜지스터(BJT; bipolar junction transistor), 고전압 트랜지스터, 고주파수 트랜지스터, p채널 및/또는 n채널 전계 효과 트랜지스터(PFET/NFET; p-channel and/or n-channel field effect transistor) 등), 다이오드, 또는 기타 적합한 요소를 포함한다.
디바이스 요소들은 집적 회로 디바이스를 형성하도록 상호접속 구조물을 통해 상호접속된다. 집적 회로 디바이스는, 로직 디바이스, 메모리 디바이스(예를 들어, SRAM), 무선 주파수(RF; radio frequency) 디바이스, 입력/출력(I/O; input/output) 디바이스, SoC(system-on-chip) 디바이스, 기타 적용가능한 타입의 디바이스, 또는 이들의 조합을 포함한다. 일부 실시예에서, 반도체 칩(10)은 복수의 기능을 포함하는 SoC 칩이다.
일부 실시예에서, 칩 스택(20 및 30)의 각각은 적층되어 있는 복수의 반도체 다이를 포함한다. 도 1a에 도시된 바와 같이, 칩 스택(20)은 반도체 다이(200, 202A, 202B, 202C, 202D, 202E, 202F, 202G, 및 202H)를 포함한다. 일부 실시예에서, 칩 스택(20)은, 이들 반도체 다이를 봉지하며(encapsulate) 보호하는 몰딩 컴파운드 층(210)을 포함한다. 몰딩 컴파운드 층(210)은 그 안에 필러(filler)가 분산되어 있는 에폭시계 수지를 포함할 수 있다. 필러는 절연 파이버, 절연 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 반도체 다이(202A, 202B, 202C, 202D, 202E, 202F, 202G, 및 202H)는 메모리 다이이다. 메모리 다이는, SRAM(static random access memory) 디바이스, DRAM(dynamic random access memory) 디바이스, 기타 적합한 디바이스, 또는 이들의 조합과 같은 메모리 디바이스를 포함할 수 있다. 일부 실시예에서, 반도체 다이(200)는, 그 위에 적층된 메모리 다이에 전기적으로 접속되어 있는 제어 다이이다. 칩 스택(20)은 고대역폭 메모리(HBM; high bandwidth memory)로서 기능할 수 있다. 일부 실시예에서, 칩 스택(30)은 또한 복수의 적층된 메모리 다이를 포함하는 고대역폭 메모리이다.
본 개시의 실시예에 대해 많은 변형 및/또는 수정이 행해질 수 있다. 일부 실시예에서, 칩 스택(20 및 30) 중의 하나는 단일 칩만 포함한다. 이 경우에, 참조 번호 20 또는 30은 반도체 칩을 나타내는데 사용될 수 있다.
일부 실시예에서, 도 1a에 도시된 바와 같이, 전도성 본딩 구조물(206)이 이들 반도체 다이(200, 202A, 202B, 202C, 202D, 202E, 202F, 202G, 및 202H) 사이에 이들을 함께 본딩하도록 형성된다. 일부 실시예에서, 전도성 본딩 구조물(206)의 각각은 금속 필라(pillar) 및/또는 솔더 범프를 포함한다. 일부 실시예에서, 언더필(underfill) 요소(208)가 전도성 본딩 구조물(206)을 둘러싸며 보호하도록 이 반도체 다이들 사이에 형성된다. 일부 실시예에서, 언더필 요소(208)는 그 안에 필러가 분산되어 있는 에폭시계 수지를 포함한다. 필러는 절연 파이버, 절연 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 언더필 요소(208)에 분산되어 있는 필러의 크기 및/또는 밀도는 몰딩 컴파운드 층(210)에 분산되어 있는 것보다 더 작다.
일부 실시예에서, 도 1a에 도시된 바와 같이, 복수의 전도성 특징부(282)가 칩 스택(20)의 반도체 다이의 일부에 형성된다. 전도성 특징부(282)의 각각은 반도체 다이(200, 202A, 202B, 202C, 202D, 202E, 202F, 202G, 및 202H) 중의 하나를 관통하며, 전도성 본딩 구조물(206)의 하나에 전기적으로 접속된다. 전도성 특징부(282)는 TSV(through substrate via)로서 사용된다. 전기 신호가 전도성 특징부(282)를 통해 이 수직으로 적층된 반도체 다이들 사이에 전송될 수 있다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라, 반도체 칩(10) 및 칩 스택(20 및 30)은 전도성 본딩 구조물(106)을 통해 기판(180)에 본딩된다. 일부 실시예에서, 전도성 본딩 구조물(106)은 솔더 범프, 금속 필라 범프, 기타 적합한 구조물, 또는 이들의 조합을 포함한다. 일부 실시예에서, 도 1a에 도시된 바와 같이, 전도성 본딩 구조물(106)의 각각은 금속 필라 범프(102), 솔더 요소(104), 및 금속 필라 범프(184)를 포함한다. 예를 들어, 금속 필라 범프(102 및 184)는 실질적으로 구리로 제조된다.
일부 실시예에서, 다수의 금속 필라 범프(102)가 반도체 칩(10) 및 칩 스택(20 및 30)의 하부 표면 위에 형성된다. 일부 실시예에서, 다수의 금속 필라 범프(184)는 반도체 칩(10) 및 칩 스택(20 및 30)과의 본딩 전에 기판(180) 위에 형성된다.
일부 실시예에서, 본딩 프로세스 전에 솔더 페이스트와 같은 솔더 재료가 금속 필라 범프(102 및 184) 중의 하나 또는 둘 다에 도포된다. 그 후에, 금속 필라 범프(102 및 184)가 솔더 재료를 통해 함께 본딩된다. 솔더 재료는 금속 필라 범프(102 및 184) 사이에 솔더 요소(104)를 형성한다. 그 결과, 도 1a에 도시된 바와 같이, 전도성 본딩 구조물(106)이 형성된다. 일부 실시예에서, 솔더 재료는 주석(Sn)을 포함하는 합금 재료이다. 솔더 재료는 또한 또다른 원소를 포함한다. 원소는 납, 은, 구리, 니켈, 비스무스, 또다른 적합한 원소, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 솔더 재료는 납을 포함하지 않는다.
일부 실시예에서, 기판(180)은 반도체 재료, 세라믹 재료, 절연 재료, 폴리머 재료, 또다른 적합한 재료, 또는 이들의 조합을 포함한다. 일부 실시예에서, 기판(180)은 반도체 기판이다. 반도체 기판은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다.
도 1a에 도시된 바와 같이, 일부 실시예에 따라, 다수의 전도성 특징부(182)가 기판(180)에 형성된다. 일부 실시예에서, 전도성 특징부(182)는 금속 필라 범프(184)의 형성 전에 형성된다. 일부 실시예에서, 전도성 특징부(182)의 각각은 금속 필라 범프(184) 중의 하나에 전기적으로 접속된다. 예를 들어 재배선 층을 포함하는 상호접속 구조물(도시되지 않음)은 전도성 특징부(182)와 금속 필라 범프(184) 사이에 전기적 접속을 형성하도록 사용될 수 있다. 일부 실시예에서, 상이한 전도성 특징부(182) 간의 회로 단락을 막도록 전도성 특징부(182)와 기판(180) 사이에 절연 요소(도시되지 않음)가 형성된다.
일부 실시예에서, 전도성 특징부(182)는 구리, 알루미늄, 티타늄, 텅스텐, 코발트, 금, 플래티늄, 또다른 적합한 재료, 또는 이들의 조합으로 제조된다. 일부 실시예에서, 절연 요소는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 또다른 적합한 재료, 또는 이들의 조합으로 제조된다. 일부 실시예에서, 전도성 특징부(182)의 위치를 정의하는 다수의 개구를 형성하도록 하나 이상의 포토리소그래피 및 에칭 프로세스가 사용된다. 그 후에, 절연 층 및 전도성 층이 개구를 채우도록 기판(180) 위에 순차적으로 성막된다. 그 다음, 개구 밖의 절연 층 및 전도성 층의 부분을 제거하도록 평탄화 프로세스가 수행된다. 그 결과, 개구 내의 절연 층 및 전도성 층의 남은 부분은 각각 절연 요소 및 전도성 특징부(182)를 형성한다.
도 1b에 도시된 바와 같이, 일부 실시예에 따라, 전도성 본딩 구조물(106)을 둘러싸며 보호하도록 언더필 층(108)이 형성된다. 일부 실시예에서, 언더필 층(108)은 전도성 본딩 구조물(106)과 직접 접촉한다. 일부 실시예에서, 액상 언더필 재료가 모세관 작용에 의해 디스펜싱되며 언더필 층(108)을 형성하도록 경화된다. 일부 실시예에서, 언더필 층(108)은 그 안에 필러가 분산되어 있는 에폭시계 수지를 포함한다. 필러는 파이버, 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다.
도 1c에 도시된 바와 같이, 일부 실시예에 따라, 반도체 칩(10) 및 칩 스택(20 및 30)을 봉지하도록 기판(180) 위에 패키지 층(110)이 형성된다. 일부 실시예에서, 패키지 층(110)은 반도체 칩(10)과 칩 스택(20 또는 30) 사이의 갭을 채운다. 일부 실시예에서, 패키지 층(110)은 언더필 층(108)과 직접 접촉한다. 일부 실시예에서, 패키지 층(110)은 전도성 본딩 구조물(106)과 직접 접촉하지 않는다. 일부 실시예에서, 패키지 층(110)은 칩 스택(20 및 30)의 몰딩 컴파운드 층(210)과 직접 접촉한다.
일부 실시예에서, 패키지 층(110)은 폴리머 재료를 포함한다. 일부 실시예에서, 패키지 층(110)은 몰딩 컴파운드 층이다. 몰딩 컴파운드 층은 그 안에 필러가 분산되어 있는 에폭시계 수지를 포함할 수 있다. 필러는 절연 파이버, 절연 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 패키지 층(110)에 분산되어 있는 필러의 크기 및/또는 밀도는 언더필 층(108)에 분산되어 있는 것보다 더 크다.
일부 실시예에서, 액상 몰딩 컴파운드 재료가 도포되고, 그 다음 액상 몰딩 컴파운드 재료를 경화시키도록 열 동작이 적용된다. 그 결과, 액상 몰딩 컴파운드 재료는 굳어지며 패키지 층(110)으로 변환된다. 일부 실시예에서, 열 동작은 약 200 ℃ 내지 약 230 ℃ 범위의 온도에서 수행된다. 열 동작의 동작 시간은 약 1 시간 내지 약 3 시간 범위일 수 있다.
도 1d에 도시된 바와 같이, 일부 실시예에 따라, 반도체 칩(10)의 상부 표면이 노출되도록 패키지 층(110)이 평탄화된다. 일부 실시예에서, 반도체 칩(10) 및 패키지 층(110)의 상부 표면은 서로 실질적으로 공면을 이룬다(coplanar). 일부 실시예에서, 패키지 층(110)은 그라인딩 프로세스, 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스, 또다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 평탄화된다. 일부 실시예에서, 칩 스택(20 또는 30)의 상부 표면은 패키지 층(110)에 덮인 채 유지된다. 일부 실시예에서, 칩 스택(20 및 30)은 평탄화 프로세스 동안 패키지 층(110)에 의해 보호된다. 칩 스택(20 및 30)은 평탄화 프로세스 동안 연마되지 않는다. 따라서, 칩 스택(20 및 30)은 평탄화 프로세스 동안 손상되는 것이 방지된다. 칩 스택(20 및 30)의 품질 및 신뢰성은 상당히 개선된다.
일부 실시예에서, 도 1d에 도시된 바와 같이, 패키지 층(110)은 칩 스택(20 및 30)의 상부 및 측벽을 덮는다. 일부 실시예에서, 반도체 칩(10)의 상부 표면은 패키지 층(110)에 의해 덮이지 않는다. 일부 실시예에서, 패키지 층(110)의 상부 표면은 반도체 칩(10)의 상부 표면과 실질적으로 공면을 이루며, 이는 후속 프로세스를 용이하게 할 수 있다.
도 1e에 도시된 바와 같이, 일부 실시예에 따라, 기판(180)은 전도성 특징부(182)를 노출시키도록 박형화된다. 일부 실시예에서, 전도성 특징부(182)의 각각은 기판(180)을 관통한다. 일부 실시예에서, 전도성 특징부(182)의 각각은 전도성 본딩 구조물(106) 중의 하나에 전기적으로 접속된다. 일부 실시예에서, 도 1d에 도시된 구조물은 뒤집어진다. 그 후에, 기판(180)은 전도성 특징부(182)를 노출시키도록 평탄화 프로세스를 사용하여 박형화된다. 평탄화 프로세스는 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스, 또다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다.
그 후에, 일부 실시예에 따라 도 1e에 도시된 바와 같이, 전도성 요소가 기판(180) 위에 형성된다. 일부 실시예에서, 도 1e에 도시된 바와 같이, 전도성 요소는 금속 필라(114) 및 솔더 요소(116)를 포함한다. 그러나, 본 개시의 실시예에 대해 많은 변형 및/또는 수정이 행해질 수 있다. 일부 다른 실시예에서, 전도성 요소는 상이한 구조물을 갖는다. 예를 들어, 전도성 요소는 금속 필라를 포함하지 않는다. 전도성 요소는 솔더 범프만 포함할 수 있다. 일부 실시예에서, 버퍼 층(112)이 전도성 요소를 보호하도록 형성된다. 일부 실시예에서, 금속 필라(114)의 각각은 전도성 특징부(182) 중의 하나에 전기적으로 접속된다. 일부 실시예에서, 도 1e에 도시된 바와 같이, 버퍼 층(112)은 금속 필라(114)의 측벽의 일부를 따라 연장한다. 일부 실시예에서, 버퍼 층(112)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 폴리이미드, 에폭시 수지, PBO(polybenzoxazole), 또다른 적합한 재료, 또는 이들의 조합으로 제조된다.
도 1f에 도시된 바와 같이, 일부 실시예에 따라, 도 1e에 도시된 구조물이 기판(118)에 본딩된다. 일부 실시예에서, 기판(118)은 인쇄 회로 보드와 같은 회로 보드이다. 일부 다른 실시예에서, 기판(118)은 세라믹 기판이다. 일부 실시예에서, 도 1f에 도시된 바와 같이, 전도성 요소(120 및 124)가 기판(118)의 대향 표면 상에 형성된다. 일부 실시예에서, 전도성 요소(120 및 124)는 C4(controlled collapse chip connection) 범프 및/또는 BGA(ball grid array) 범프와 같은 솔더 범프이다. 일부 실시예에서, 도 1f에 도시된 바와 같이, 전도성 요소(120) 및 솔더 요소(116)는 리플로우되어 함께 본딩된다.
일부 실시예에서, 전도성 요소(120)의 각각은 기판(118)에 형성된 전도성 특징부(도시되지 않음)를 통해 전도성 요소(124) 중의 하나에 전기적으로 접속된다. 전도성 특징부는 전도성 라인 및 전도성 비아를 포함할 수 있다. 일부 실시예에서, 그 다음에 언더필 층(122)이 그 사이의 전도성 본딩 구조물을 보호하도록 기판(118)과 기판(180) 사이에 형성된다.
본 개시의 실시예에 대해 많은 변형 및/또는 수정이 행해질 수 있다. 도 2는 일부 실시예에 따른 칩 패키지의 단면도이다. 일부 실시예에서, 언더필 층(108)이 형성되지 않는다. 일부 실시예에서, 패키지 층(110)은 반도체 칩(10) 및 칩 스택(20 및 30)을 포함하는 반도체 칩과 기판(180) 사이의 공간을 채운다. 패키지 층(110)은 전도성 본딩 구조물(106)을 둘러싼다. 일부 실시예에서, 언더필 층(108)이 형성되지 않으므로, 패키지 층(110)은 전도성 본딩 구조물(106)과 직접 접촉한다.
일부 실시예에서, 기판(180)이 인터포저로서 사용된다. 일부 실시예에서, 인터포저는 그 안에 능동 소자를 포함하지 않는다. 일부 다른 실시예에서, 인터포저는 그 안에 형성된 하나 이상의 능동 소자를 포함한다. 일부 실시예에서, 기판(180)은 실리콘 인터포저이다. 기판(180)은 칩 패키지의 구조적 강도 및 신뢰성을 개선하도록 사용될 수 있다. 그러나, 본 개시의 실시예는 이에 한정되지 않는다. 본 개시의 실시예에 대해 많은 변형 및/또는 수정이 행해질 수 있다. 일부 실시예에서, 기판(180)은 형성되지 않는다.
도 3a 내지 도 3e는 일부 실시예에 따라 칩 패키지를 형성하기 위한 프로세스의 다양한 단계들의 단면도이다. 도 3a에 도시된 바와 같이, 일부 실시예에 따라, 반도체 칩(10) 및 칩 스택(20 및 30)이 캐리어 기판(300) 상에 부착된다. 반도체 칩(10) 및 칩 스택(20 및 30)을 캐리어 기판(300)에 부착하도록 접착 층(도시되지 않음)이 사용될 수 있다. 일부 실시예에서, 캐리어 기판(300)은 유리 기판, 세라믹 기판, 반도체 기판, 폴리머 기판, 또다른 적합한 기판, 또는 이들의 조합을 포함한다. 일부 실시예에서, 캐리어 기판(300)은 후속 프로세스 동안 반도체 칩(10) 및 칩 스택(20 및 30)을 지지하기 위한 임시 기판이다. 그 후에, 캐리어 기판(300)은 제거될 수 있다.
도 3b에 도시된 바와 같이, 일부 실시예에 따라, 패키지 층(310)이 반도체 칩(10) 및 칩 스택(20 및 30)을 봉지하도록 캐리어 기판(300) 위에 형성된다. 일부 실시예에서, 패키지 층(310)은 반도체 칩(10) 및 칩 스택(20 또는 30) 사이의 갭을 채운다. 일부 실시예에서, 패키지 층(310)은 칩 스택(20 및 30)의 몰딩 컴파운드 층(210)과 직접 접촉한다.
일부 실시예에서, 패키지 층(310)은 폴리머 재료를 포함한다. 일부 실시예에서, 패키지 층(310)은 몰딩 컴파운드 층이다. 몰딩 컴파운드 층은 그 안에 필러가 분산되어 있는 에폭시계 수지를 포함할 수 있다. 필러는 절연 파이버, 절연 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 액상 몰딩 컴파운드 재료가 도포되고, 그 다음 액상 몰딩 컴파운드 재료를 경화시키도록 열 동작이 가해진다. 그 결과, 액상 몰딩 컴파운드 재료가 굳어지며 패키지 층(310)으로 변환된다. 일부 실시예에서, 열 동작은 약 200 ℃ 내지 약 230 ℃ 범위의 온도에서 수행된다. 열 동작의 동작 시간은 약 1 시간 내지 약 3 시간 범위일 수 있다.
도 3c에 도시된 바와 같이, 일부 실시예에 따라, 패키지 층(310)은 반도체 칩(10)의 상부 표면이 노출되도록 평탄화된다. 일부 실시예에서, 패키지 층(310)은 그라인딩 프로세스, 화학 기계적 연마(CMP) 프로세스, 또다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 평탄화된다. 일부 실시예에서, 칩 스택(20 또는 30)의 상부 표면은 패키지 층(310)에 의해 덮인 채 유지된다. 일부 실시예에서, 칩 스택(20 및 30)은 평탄화 프로세스 동안 패키지 층(310)에 의해 보호된다. 칩 스택(20 및 30)은 평탄화 프로세스 동안 연마되지 않는다. 따라서, 칩 스택(20 및 30)은 평탄화 프로세스 동안 손상되는 것이 방지된다. 칩 스택(20 및 30)의 품질 및 신뢰성이 상당히 개선된다.
일부 실시예에서, 도 3c에 도시된 바와 같이, 패키지 층(310)은 칩 스택(20 및 30)의 상부 및 측벽을 덮는다. 일부 실시예에서, 반도체 칩(10)의 상부 표면은 패키지 층(310)에 의해 덮이지 않는다. 일부 실시예에서, 패키지 층(310)의 상부 표면은 반도체 칩(10)의 상부 표면과 실질적으로 공면을 이루며, 이는 후속 프로세스를 용이하게 할 수 있다.
도 3d에 도시된 바와 같이, 일부 실시예에 따라, 반도체 칩(10), 칩 스택(20 및 30), 및 패키지 층(310)의 하부 표면이 노출되도록, 캐리어 기판(300)이 제거된다. 일부 실시예에서, 반도체 칩(10), 칩 스택(20 및 30), 및 패키지 층(310)의 하부 표면은 서로 실질적으로 공면을 이룬다.
그 후에, 일부 실시예에 따라, 도 3d에 도시된 바와 같이, 전도성 요소가 반도체 칩(10) 및 칩 스택(20 및 30)의 하부 표면 위에 형성된다. 일부 실시예에서, 도 1e에 도시된 바와 같이, 전도성 요소는 금속 필라(314) 및 솔더 요소(316)를 포함한다. 일부 다른 실시예에서, 전도성 요소는 다른 구성을 포함한다. 일부 실시예에서, 버퍼 층(도시되지 않음)은 전도성 요소를 보호하도록 형성된다.
도 3e에 도시된 바와 같이, 일부 실시예에 따라, 도 3d에 도시된 구조물이 기판(318)에 본딩된다. 일부 실시예에서, 기판(318)은 인쇄 회로 보드와 같은 회로 보드이다. 일부 다른 실시예에서, 기판(318)은 세라믹 기판이다. 일부 실시예에서, 도 3e에 도시된 바와 같이, 전도성 요소(320 및 324)가 기판(318)의 대향 표면 상에 형성된다. 일부 실시예에서, 전도성 요소(320 및 324)는 C4 범프 및/또는 BGA 범프와 같은 솔더 범프이다. 일부 실시예에서, 도 3e에 도시된 바와 같이, 전도성 요소(320 및 솔더 요소(316)가 리플로우되어 서로 본딩된다.
일부 실시예에서, 전도성 요소(320)의 각각은 기판(318)에 형성된 전도성 특징부(도시되지 않음)를 통해 전도성 요소(324) 중의 하나에 전기적으로 접속된다. 전도성 특징부는 전도성 라인 및 전도성 비아를 포함할 수 있다. 일부 실시예에서, 그 다음에 언더필 층(322)이 반도체 칩(10) 및 칩 스택(20 및 30)을 포함하는 칩과 기판(318) 사이에 형성되어 그 사이의 전도성 본딩 구조물을 보호한다. 일부 실시예에서, 패키지 층(310)은 그 사이의 전도성 본딩 구조물과 직접 접촉하지 않는다.
일부 실시예에서, 패키지 층(310)의 보호로 인해, 칩 스택(20 및 30)은 제조 프로세스 동안 손상되는 것이 방지된다. 예를 들어, 패키지 층(310)의 평탄화 및 기판(318)에의 본딩 프로세스로부터 발생된 스트레스가 버퍼된다. 칩 패키지의 품질이 개선된다.
본 개시의 실시예에 대해 많은 변형 및/또는 수정이 행해질 수 있다. 도 4는 일부 실시예에 따른 칩 패키지의 단면도이다. 일부 실시예에서, 언더필 층(108)은 전도성 본딩 구조물(106)을 둘러쌀 뿐만 아니라 반도체 칩(10)의 측벽 상에 더 연장한다. 반도체 칩(10)의 측벽의 일부는 언더필 층(108)에 의해 덮인다. 일부 실시예에서, 언더필 층(108)은 칩 스택(20 및 30) 상에 연장한다. 칩 스택(20 및 30)의 측벽의 일부는 언더필 층(108)에 의해 덮인다.
본 개시의 실시예에 대해 많은 변형 및/또는 수정이 행해질 수 있다. 도 5는 일부 실시예에 따른 칩 패키지의 단면도이다. 도 5에 도시된 구조물은 도 1f에 도시된 구조물과 유사하다. 일부 실시예에서, 반도체 칩(10)은 칩 스택(20)과 반도체 칩(40) 사이에 위치된다. 일부 실시예에서, 반도체 칩(10)은 칩 스택(20) 또는 반도체 칩(40)보다 더 높다. 일부 실시예에서, 반도체 칩(40) 및 칩 스택(20)의 높이는 서로 상이하다. 일부 실시예에서, 반도체 칩(40)이 칩 스택(20)보다 더 높다.
일부 실시예에서, 반도체 칩(40)은 반도체 기판(400) 및 반도체 기판(400) 상에 형성된 상호접속 구조물(도시되지 않음)을 포함한다. 예를 들어, 상호접속 구조물이 반도체 기판(400)의 하부 표면 상에 형성된다. 상호접속 구조물은 복수의 층간 유전체 층 및 층간 유전체 층에 형성된 복수의 전도성 특징부를 포함한다. 이들 전도성 특징부는 전도성 라인, 전도성 비아, 및 전도성 컨택을 포함한다. 전도성 특징부의 일부 부분은 전도성 패드로서 사용될 수 있다.
일부 실시예에서, 반도체 기판(100)과 마찬가지로, 다양한 디바이스 요소들이 반도체 기판(400)에 형성된다. 다양한 디바이스 요소들의 예는 트랜지스터(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p채널 및/또는 n채널 전계 효과 트랜지스터(PFET/NFET) 등), 다이오드, 또는 기타 적합한 요소를 포함한다.
디바이스 요소들은 집적 회로 디바이스를 형성하도록 상호접속 구조물을 통해 상호접속된다. 집적 회로 디바이스는 로직 디바이스, 메모리 디바이스(예를 들어, SRAM), 무선 주파수(RF) 디바이스, 입력/출력(I/O) 디바이스, 시스템온칩(SoC) 디바이스, 기타 적용가능한 타입의 디바이스, 또는 이들의 조합을 포함한다. 일부 실시예에서, 반도체 칩(40)은 복수의 기능을 포함하는 SoC 칩이다. 일부 실시예에서, 반도체 칩(10 및 40)의 기능 중의 하나 이상은 서로 상이하다.
본 개시의 실시예는 제1 반도체 칩 및 칩 스택일 수 있는 제2 반도체 칩을 포함하는 칩 패키지를 형성한다. 제1 반도체 칩 및 제2 반도체 칩의 높이는 상이하다. 몰딩 컴파운드 층과 같은 패키지 층이 제1 반도체 칩 및 제2 반도체 칩을 봉지하도록 형성된다. 패키지 층은 제1 반도체 칩을 노출시키도록 박형화된다. 박형화 프로세스 동안, 제2 반도체 칩은 직접 연마되지 않고 패키지 층에 의해 보호된다. 제2 반도체 칩(또는 칩 스택)은 박형화 프로세스 동안 패키지 층의 보호로 인해 악영향을 받는 것이 방지된다. 칩 패키지의 성능 및 신뢰성이 상당히 개선된다.
일부 실시예에 따르면, 칩 패키지가 제공된다. 칩 패키지는 다수의 반도체 다이를 포함하는 칩 스택을 포함한다. 칩 패키지는 또한 반도체 칩을 포함하며, 반도체 칩은 칩 스택보다 더 높다. 칩 패키지는, 칩 스택의 상부 및 측벽과 반도체 칩의 측벽을 덮는 패키지 층을 더 포함한다.
일부 실시예에 따르면, 칩 패키지가 제공된다. 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 칩 패키지는 또한, 제1 반도체 칩 및 제2 반도체 칩을 둘러싸는 몰딩 컴파운드 층을 포함한다. 몰딩 컴파운드 층은 제1 반도체 칩의 상부 표면을 덮고, 몰딩 컴파운드 층의 상부 표면은 제2 반도체 칩의 상부 표면과 실질적으로 공면을 이룬다.
일부 실시예에 따르면, 칩 패키지를 형성하는 방법이 제공된다. 방법은, 기판 위에 제1 반도체 칩 및 제2 반도체 칩을 본딩하는 단계를 포함한다. 방법은 또한, 제1 반도체 칩 및 제2 반도체 칩을 봉지하도록 기판 위에 패키지 층을 형성하는 단계를 포함한다. 방법은, 제2 반도체 칩의 상부 표면이 노출되며 제1 반도체 칩의 상부 표면은 패키지 층에 의해 덮이도록, 패키지 층을 평탄화하는 단계를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 칩 패키지에 있어서,
    복수의 반도체 다이를 포함하는 칩 스택;
    반도체 칩 - 상기 반도체 칩은 상기 칩 스택보다 더 높음 - ;
    상기 칩 스택의 상부 및 측벽과 상기 반도체 칩의 측벽을 덮는 패키지 층을 포함하는 칩 패키지.
  2. 청구항 1에 있어서, 상기 반도체 칩의 상부 표면은 상기 패키지 층에 의해 덮이지 않는 것인 칩 패키지.
  3. 청구항 1에 있어서, 기판을 더 포함하며, 상기 칩 스택 및 상기 반도체 칩은 전도성 본딩 구조물을 통해 상기 기판 상에 본딩되는 것인 칩 패키지.
  4. 청구항 3에 있어서, 상기 기판은 반도체 기판인 것인 칩 패키지.
  5. 청구항 4에 있어서, 상기 기판을 관통하며 상기 전도성 본딩 구조물 중의 하나에 전기적으로 접속된 전도성 특징부를 더 포함하는 칩 패키지.
  6. 청구항 3에 있어서, 상기 패키지 층은 상기 전도성 본딩 구조물을 둘러싸며 상기 전도성 본딩 구조물과 직접 접촉하는 것인 칩 패키지.
  7. 청구항 3에 있어서, 상기 전도성 본딩 구조물을 둘러싸며 상기 전도성 본딩 구조물과 직접 접촉하는 언더필(underfill) 층을 더 포함하며, 상기 언더필 층은 상기 기판과 상기 패키지 층 사이에 있는 것인 칩 패키지.
  8. 청구항 7에 있어서, 상기 언더필 층은 상기 패키지 층과 직접 접촉하는 것인 칩 패키지.
  9. 칩 패키지에 있어서,
    제1 반도체 칩;
    제2 반도체 칩; 및
    상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 몰딩 컴파운드 층을 포함하고,
    상기 몰딩 컴파운드 층은 상기 제1 반도체 칩의 상부 표면을 덮고, 상기 몰딩 컴파운드 층의 상부 표면은 상기 제2 반도체 칩의 상부 표면과 공면을 이루는(coplanar) 것인 칩 패키지.
  10. 칩 패키지를 형성하는 방법에 있어서,
    기판 위에 제1 반도체 칩 및 제2 반도체 칩을 본딩하는 단계;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩을 봉지하도록(encapsulate) 상기 기판 위에 패키지 층을 형성하는 단계; 및
    상기 제2 반도체 칩의 상부 표면이 노출되며 상기 제1 반도체 칩의 상부 표면은 상기 패키지 층에 의해 덮이도록, 상기 패키지 층을 평탄화하는 단계를 포함하는 칩 패키지의 형성 방법.
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