TWI693645B - 晶片封裝體 - Google Patents

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Abstract

提供晶片封裝體的結構及其形成方法。此晶片封裝體包含：基底、第一晶片堆疊附接至此基底、及第二晶片堆疊附接至此基底。此第一晶片堆疊與此第二晶片堆疊附接至此基底之同一側。此晶片封裝體更包含模塑化合物層，圍繞此第一晶片堆疊及此第二晶片堆疊，此模塑化合物層覆蓋此第一晶片堆疊之最頂表面，此模塑化合物層之最頂表面與此第二晶片堆疊之最頂表面大抵共平面。

Description

晶片封裝體
本發明實施例係有關於晶片封裝體及其形成方法，且特別是有關於具複數個晶片之晶片封裝體。
半導體元件被用於各種電子應用，例如個人電腦、手機、數位相機、及其他電子設備。這些半導體裝置的製造涉及在半導體基底上依次沉積絕緣層或介電層、導電層、及半導體層，並利用微影及蝕刻製程將各種材料層圖案化，以在半導體基底上形成電路組件和元件。
半導體工業藉著持續縮小最小特徵尺寸而持續增進各種電子組件(例如，電晶體、二極體、電阻、電容等)之集成密度，其允許更多的組件整合進給定的區域。在一些應用中，這些較小的電子組件亦使用較小的封裝體，其使用較小的面積或較低的高度。
現今已發展出新式的封裝技術來增進半導體裝置之密度與功能。這些形式相對新穎的半導體裝置之封裝技術面臨著製程挑戰。
本發明實施例提供一種晶片封裝體，包含：基底、第一晶片堆疊附接至此基底、及第二晶片堆疊附接至此基底。 此第一晶片堆疊與此第二晶片堆疊附接至此基底之同一側。此晶片封裝體更包含模塑化合物層，圍繞此第一晶片堆疊及此第二晶片堆疊，此模塑化合物層覆蓋此第一晶片堆疊之最頂表面，此模塑化合物層之最頂表面與此第二晶片堆疊之最頂表面大抵共平面。
本發明實施例提供一種晶片封裝體，包含：基底、第一晶片堆疊、第二晶片堆疊、以及模塑化合物層。此基底具有第一表面及第二表面，此第二表面相反於此第一表面。此第一晶片堆疊接合至此基底之此第一表面。此第二晶片堆疊接合至此基底之此第一表面，鄰近此第一晶片堆疊，此第二晶片堆疊高於此第一晶片堆疊。此模塑化合物層沿著此第一晶片堆疊之一最頂表面延伸，此第一晶片堆疊之此最頂表面為此第一晶片堆疊中距離此基底之一最遠表面。
本發明實施例提供一種晶片封裝體，包含：基底、第一晶片堆疊、第二晶片堆疊、底部填充層、以及封裝層。此第一晶片堆疊接合至此基底。此第二晶片堆疊接合至此基底。此底部填充層延伸在此第一晶片堆疊與此基底之間以及在此第二晶片堆疊與此基底之間，此底部填充層之至少一部分沿著此第一晶片堆疊之側壁及此第二晶片堆疊之側壁延伸。此封裝層位於此底部填充層之上，此封裝層沿著此第一晶片堆疊之最頂表面延伸，在此底部填充層及此封裝層之間的界面高於此第一晶片堆疊之最底表面並低於此第一晶片堆疊之最頂表面。
10‧‧‧半導體晶片
20、30‧‧‧晶片堆疊(或半導體晶片)
40‧‧‧半導體晶片
100‧‧‧半導體基底
102‧‧‧金屬柱凸塊
104‧‧‧焊料元件
106‧‧‧導電接合結構
108‧‧‧底部填充層
110‧‧‧封裝層
112‧‧‧緩衝層
114‧‧‧金屬柱
116‧‧‧焊料元件
118‧‧‧基底
120‧‧‧導電元件
122‧‧‧底部填充層
124‧‧‧導電元件
180‧‧‧基底
182‧‧‧導電部件
184‧‧‧金屬柱凸塊
200、202A、202B、202C、202D、202E、202F、202G、202H‧‧‧半導體晶粒
206‧‧‧導電接合結構
208‧‧‧底部填充元件
210‧‧‧模塑化合物層
282‧‧‧導電部件
300‧‧‧承載基底
310‧‧‧封裝層
314‧‧‧金屬柱
316‧‧‧焊料元件
318‧‧‧基底
320‧‧‧導電元件
322‧‧‧底部填充層
324‧‧‧導電元件
400‧‧‧半導體基底
602‧‧‧表面安裝裝置
702‧‧‧重佈結構
704、804A、804B‧‧‧絕緣層
706‧‧‧重佈線層
802A、802B‧‧‧積體電路晶粒
806A、806B‧‧‧接合墊
902‧‧‧被動裝置
904‧‧‧主動裝置
906‧‧‧互連結構
908‧‧‧接觸墊
藉由以下的詳述配合所附圖式，可以更加理解本 發明實施例的觀點。應注意的是，依據在業界的標準慣例，各種部件並未按照比例繪製且僅用以說明例示。事實上，為了討論的明確易懂，各種部件的尺寸可任意增加或減少。
第1A-1F圖顯示根據一些實施例之晶片封裝體的製程剖面圖；第2圖顯示根據一些實施例之晶片封裝體的剖面圖；第3A-3E圖顯示根據一些實施例之晶片封裝體的製程剖面圖；第4圖顯示根據一些實施例之晶片封裝體的剖面圖；第5圖顯示根據一些實施例之晶片封裝體的剖面圖；第6圖顯示根據一些實施例之晶片封裝體的剖面圖；第7圖顯示根據一些實施例之晶片封裝體的剖面圖；第8圖顯示根據一些實施例之晶片封裝體的剖面圖；第9圖顯示根據一些實施例之晶片封裝體的剖面圖；第10圖顯示根據一些實施例之晶片封裝體的剖面圖；第11圖顯示根據一些實施例之晶片封裝體的剖面圖；第12圖顯示根據一些實施例之晶片封裝體的剖面圖；第13圖顯示根據一些實施例之晶片封裝體的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明實施例的不同部件。而本發明實施例以下的揭露內容是敘述各個組件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例以下的內容敘述了將第一部件形成於第二部件之上或上方， 即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將額外的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。另外，本發明實施例中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述配置之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如「在......之下」、「在......下方」、「較低的」、「在......上方」、「較高的」及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本發明之一些實施例敘述如下。第1A-1F圖顯示根據一些實施例之半導體元件結構的製程剖面圖。可於第1A-1F圖中所述的步驟之前、期間、及/或之後提供其他額外的步驟。所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體裝置結構中增加額外的元件。以下所述之一些部件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例具有特定的步驟順序，然而這些步驟亦可改以其他符合邏輯的順序進行。
如第1A圖所示，根據一些實施例，將半導體晶片10及晶片堆疊20與30接合至基底180之上。在一些實施例中， 半導體晶片10高於晶片堆疊20或30。在一些實施例中，半導體晶片10包含半導體基底100及形成在半導體基底100上之內連線結構(未顯示)。例如，內連線結構形成在半導體基底100之底表面之上。內連線結構包含數個層間介電層及形成在層間介電層中之數個導電部件。這些導電部件包含導線(conductive lines)、導孔(conductive vias)、及導電接觸件(conductive contacts)。部分的導電部件可用作導電接墊(conductive pads)。
在一些實施例中，於半導體基底100之中形成各種裝置元件(device elements)。裝置元件例如包含電晶體(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補型金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel/N-channel field effect transistors，PFETs/NFETs)等)、二極體、或其他適合的元件。
裝置元件透過內連線結構而彼此相連以形成積體電路裝置。積體電路裝置包含邏輯裝置(logic devices)、記憶體裝置(memory devices)(例如，靜態隨機存取記憶體(static random access memories，SRAMs))、射頻(radio frequency，RF)裝置、輸入/輸出(I/O)裝置、單晶片系統(system-on-chip，SoC)裝置、其他可應用形式之裝置、或前述之組合。在一些實施例中，半導體晶片10為單晶片系統(SoC)晶片，其包含 多種功能。
在一些實施例中，每一晶片堆疊20及30包含多個堆疊的半導體晶粒。如第1A圖所示，晶片堆疊20包含半導體晶粒200、202A、202B、202C、202D、202E、202F、202G、及202H。在一些實施例中，晶片堆疊20包含模塑化合物層(molding compound layer)210，其包覆並保護這些半導體晶粒。模塑化合物層210可包含具有填充物(fillers)分布於其中的環氧基樹脂(epoxy-based resin)。填充物可包含絕緣纖維(insulating fibers)、絕緣顆粒(insulating particles)、其他適合的元件、或前述之組合。
在一些實施例中，半導體晶粒202A、202B、202C、202D、202E、202F、202G、及202H為記憶體晶粒(memory dies)。記憶體晶粒可包含記憶體裝置，例如靜態隨機存取記憶體(SRAM)裝置、動態隨機存取記憶體記憶體(DRAM)裝置、其他適合的裝置、或前述之組合。在一些實施例中，半導體晶粒200為控制晶粒(control die)，其電性連接至堆疊於其上之記憶體晶粒。晶片堆疊20可用作高頻寬記憶體(high bandwidth memory，HBM)。在一些實施例中，晶片堆疊30亦為高頻寬記憶體，其包含多個堆疊的記憶體晶粒。
可對本發明實施例作出許多變化及/或調整。在一些實施例中，其中晶片堆疊20及30僅包含單一晶片。在這些情形中，標號20或30亦可用以代表一個半導體晶片。
在一些實施例中，導電接合結構206形成在這些半導體晶粒200、202A、202B、202C、202D、202E、202F、202G、 及202H之間以將它們接合在一起，如第1A圖所示。在一些實施例中，每一導電接合結構206包含金屬柱(metal pillar)及/或焊料凸塊(solder bump)。在一些實施例中，底部填充元件(underfill elements)208形成在這些半導體晶粒之間以圍繞並保護導電接合結構206。在一些實施例中，底部填充元件208包含具有填充物分布於其中之環氧基樹脂。填充物可包含絕緣纖維、絕緣顆粒、其他適合的元件、或前述之組合。在一些實施例中，分布於底部填充元件208中之填充物的尺寸及/或密度小於分布於模塑化合物層210中之填充物的尺寸及/或密度。
在一些實施例中，多個導電部件282形成在晶片堆疊20中之一些半導體晶粒之中，如第1A圖所示。每一導電部件282貫穿半導體晶粒200、202A、202B、202C、202D、202E、202F、202G、及202H之其中一者，且電性連接至導電接合結構206之其中一者。導電部件282用作基板穿孔(through substrate vias，TSVs)。電性訊號可透過導電部件282而於這些垂直堆疊的半導體晶粒之間傳遞。
如第1A圖所示，根據一些實施例，半導體晶片10及晶片堆疊20與30透過導電接合結構106而接合在基底180之上。在一些實施例中，導電接合結構106包含焊料凸塊、金屬柱凸塊、其他適合的結構、或前述之組合。在一些實施例中，每一導電接合結構106包含金屬柱凸塊102、焊料元件(solder element)104、及金屬柱凸塊184，如第1A圖所示。舉例來說，金屬柱凸塊102及184大抵由銅所形成。
在一些實施例中，複數個金屬柱凸塊102形成在半 導體晶片10及晶片堆疊20與30之底表面之上。在一些實施例中，在與半導體晶片10及晶片堆疊20與30接合之前，複數個金屬柱凸塊184係形成在基底180之上。
在一些實施例中，在接合製程之前，焊料材料，例如焊料膏(solder paste)塗佈在其中一金屬柱凸塊102及184(或兩者都塗)之上。之後，透過焊料材料將金屬柱凸塊102及184接合在一起。焊料材料形成了金屬柱凸塊102與184之間的焊料元件104。因此，形成了導電接合結構106，如第1A圖所示。在一些實施例中，焊料材料為合金材料，其包含錫(tin，Sn)。焊料材料亦包含其他的元素。元素可包含鉛(lead)、銀(silver)、銅(copper)、鎳(nickel)、鉍(bismuth)、其他適合的元素、或前述之組合。在一些實施例中，焊料材料不包含鉛。
在一些實施例中，基底180包含半導體材料、陶瓷材料、絕緣材料、高分子材料、其他適合的材料、或前述之組合。在一些實施例中，基底180為半導體基底。半導體基底可為半導體晶圓，例如矽晶圓。在一些實施例中，基底180可包含絕緣體上覆矽(silicon-on-insulator，SOI)基板。絕緣體上覆矽(SOI)基板可包含在半導體基板上形成之形成於絕緣層(例如埋置氧化物(buried oxide)及/或類似的材料)之上的一層半導體材料(例如矽(silicon)、鍺(germanium)及/或類似的材料)。
如第1A圖所示，根據一些實施例，於基底180之中形成複數個導電部件182。在一些實施例中，導電部件182形成 在金屬柱凸塊184之前。在一些實施例中，每一導電部件182電性連接至金屬柱凸塊184之其中一者。可使用例如包含重佈線層(redistribution layers，RDLs)之內連線結構(未顯示)來形成導電部件182與金屬柱凸塊184之間的電性連接。在一些實施例中，絕緣元件(insulating elements)(未顯示)形成在導電部件182與基底180之間以避免不同的導電部件182之間發生短路。
在一些實施例中，導電部件182由銅(copper)、鋁(aluminum)、鈦(titanium)、鎢(tungsten)、鈷(cobalt)、金(gold)、鉑(platinum)、其他適合的材料、或前述之組合所形成。在一些實施例中，絕緣元件由氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、其他適合的材料、或前述之組合所形成。在一些實施例中，使用一或更多的微影及蝕刻製程以形成複數個開口，其定義出導電部件182之位置。之後，於基底180之上依序沉積絕緣層及導電層以填充開口。之後，進行平坦化製程以移除絕緣層及導電層之位於開口外的部分。因此，絕緣層及導電層在開口中之餘留部分分別形成了絕緣元件及導電部件182。
如第1B圖所示，根據一些實施例，形成底部填充層(underfill layer)108以圍繞並保護導電接合結構106。在一些實施例中，底部填充層108直接接觸導電接合結構106。在一些實施例中，藉著毛細現象注入液態底部填充材料(liquid underfill material)，並將之固化以形成底部填充層108。在一 些實施例中，底部填充層108包含具有填充物分布於其中之環氧基樹脂。填充物可包含纖維、顆粒、其他適合的元件、或前述之組合。
如第1C圖所示，根據一些實施例，於基底180之上形成封裝層(package layer)110以包覆半導體晶片10及晶片堆疊20與30。在一些實施例中，封裝層110填充了半導體晶片10及晶片堆疊20或30之間的空隙。在一些實施例中，封裝層110直接接觸底部填充層108。在一些實施例中，封裝層110不直接接觸導電接合結構106。在一些實施例中，封裝層110直接接觸晶片堆疊20與30之模塑化合物層210。
在一些實施例中，封裝層110包含高分子材料。在一些實施例中，封裝層110為一種模塑化合物層。模塑化合物層可包含具有填充物分布於其中之環氧基樹脂。填充物可包含絕緣纖維、絕緣顆粒、其他適合的元件、或前述之組合。在一些實施例中，分布於封裝層110中之填充物的尺寸及/或密度大於分布於底部填充層108中之填充物的尺寸及/或密度。
在一些實施例中，塗布液態模塑化合物材料，並接著進行加熱處理以固化液態模塑化合物材料。因此，液態模塑化合物材料受到硬化並轉變為封裝層110。在一些實施例中，加熱處理在約200℃至約230℃之範圍進行。加熱處理之處理時間可在約1小時至約3小時之範圍。
如第1D圖所示，根據一些實施例，將封裝層110平坦化，使得半導體晶片10之頂表面露出。在一些實施例中，半導體晶片10及封裝層110之頂表面大抵彼此共平面。在一些實 施例中，封裝層110使用研磨製程(grinding process)、化學機械研磨(CMP)製程、其他可應用的製程、或前述之組合來平坦化。在一些實施例中，晶片堆疊20或30之頂表面仍由封裝層110所覆蓋。在一些實施例中，在平坦化製程期間，晶片堆疊20與30受到封裝層110所保護。在平坦化製程期間，晶片堆疊20與30不會受到研磨。因此，晶片堆疊20與30免於在平坦化製程期間受損。晶片堆疊20與30之品質及可靠度獲顯著提升。
在一些實施例中，封裝層110覆蓋晶片堆疊20與30之頂部及側壁，如第1D圖所示。在一些實施例中，半導體晶片10之頂表面未由封裝層110所覆蓋。在一些實施例中，封裝層之頂表面110與半導體晶片10之頂表面大抵共平面，其可有助於後續的製程。
如第1E圖所示，根據一些實施例，將基底180薄化以露出導電部件182。在一些實施例中，每一導電部件182貫穿基底180。在一些實施例中，每一導電部件182電性連接至導電接合結構106之其中一者。在一些實施例中，將第1D圖所顯示之結構上下反轉。之後，使用平坦化製程將基底180薄化以露出導電部件182。平坦化製程可包含化學機械研磨(CMP)製程、研磨製程、蝕刻製程、其他可應用的製程、或前述之組合。
之後，根據一些實施例，於基底180之上形成導電元件，如第1E圖所示。在一些實施例中，導電元件包含金屬柱114及焊料元件116，如第1E圖所示。然而，可對本發明實施例作出許多變化及/或調整。在一些其他實施例中，導電元件具有不同的結構。舉例來說，導電元件不包含金屬柱。導電元件 可僅包含焊料凸塊。在一些實施例中，形成緩衝層(buffer layer)112以保護導電元件。在一些實施例中，每一金屬柱114電性連接至導電部件182之其中一者。在一些實施例中，緩衝層112延伸在金屬柱114之部分的側壁之上，如第1E圖所示。在一些實施例中，緩衝層112由氮化矽、氮氧化矽、氧化矽、聚醯亞胺(polyimide，PI)、聚苯並噁唑(polybenzoxazole，PBO)、其他適合的材料、或前述之組合所形成。
如第1F圖所示，根據一些實施例，將顯示於第1E圖中之結構接合至基底118之上。在一些實施例中，基底118為電路板(circuit board)，例如印刷電路板(printed circuit board)。在一些其他實施例中，基底118為陶瓷基底。在一些實施例中，導電元件120及124形成在基底118之相反表面上，如第1F圖所示。在一些實施例中，導電元件120及124為焊料凸塊，例如可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊及/或球閘陣列(ball grid array，BGA)凸塊。在一些實施例中，將導電元件120及焊料元件116回焊並接合在一起，如第1F圖所示。
在一些實施例中，每一導電元件120透過形成在基底118中之導電部件(未顯示)而電性連接至導電元件124之其中一者。導電部件可包含導線及導孔。在一些實施例中，接著於基底118與基底180之間形成底部填充層122以保護其間的導電接合結構。
可對本發明實施例作出許多變化及/或調整。第2圖顯示根據一些實施例之晶片封裝體的剖面圖。在一些實施例 中，未形成底部填充層108。在一些實施例中，封裝層110填充基底180與半導體晶片之間的空間，此半導體晶片包含半導體晶片10及晶片堆疊20與30。封裝層110圍繞導電接合結構106。在一些實施例中，由於未形成底部填充層108，封裝層110直接接觸導電接合結構106。
在一些實施例中，基底180作為中介基板(interposer)。在一些實施例中，中介基板不包含主動裝置於其中。在一些其他實施例中，中介基板包含一或多個主動裝置形成於其中。在一些實施例中，基底180為矽中介基板。基底180可用以增進晶片封裝體之結構強度及可靠度。然而，本發明實施例不限於此。可對本發明實施例作出許多變化及/或調整。在一些實施例中，未形成基底180。
第3A-3E圖顯示根據一些實施例之晶片封裝體的製程剖面圖。如第3A圖所示，根據一些實施例，將半導體晶片10及晶片堆疊20與30附接在承載基底300之上。可使用黏著層(未顯示)來將半導體晶片10及晶片堆疊20與30附接在承載基底300之上。在一些實施例中，承載基底300包含玻璃基底、陶瓷基底、半導體基底、高分子基底、其他適合的基底、或前述之組合。在一些實施例中，承載基底300為暫時性基底(temporary substrate)，用以於後續製程期間支撐半導體晶片10及晶片堆疊20與30。之後，可移除承載基底300。
如第3B圖所示，根據一些實施例，於承載基底300之上形成封裝層310以包覆半導體晶片10及晶片堆疊20與30。在一些實施例中，封裝層310填充半導體晶片10及晶片堆疊20 或30之間的空隙。在一些實施例中，封裝層310直接接觸晶片堆疊20與30之模塑化合物層210。
在一些實施例中，封裝層310包含高分子材料。在一些實施例中，封裝層310為模塑化合物層。模塑化合物層可包含具有填充物分布於其中之環氧基樹脂。填充物可包含絕緣纖維、絕緣顆粒、其他適合的元件、或前述之組合。
在一些實施例中，塗布液態模塑化合物材料，並接著進行加熱處理以固化液態模塑化合物材料。因此，液態模塑化合物材料受到硬化並轉變為封裝層310。在一些實施例中，加熱處理在約200℃至約230℃之範圍進行。加熱處理之處理時間可在約1小時至約3小時之範圍。
如第3C圖所示，根據一些實施例，將封裝層310平坦化，使得半導體晶片10之頂表面露出。在一些實施例中，使用研磨製程(grinding process)、化學機械研磨(CMP)製程、其他可應用的製程、或前述之組合而將封裝層310平坦化。在一些實施例中，晶片堆疊20或30之頂表面仍由封裝層310所覆蓋。在一些實施例中，晶片堆疊20與30在平坦化製程期間，受到封裝層310的保護。晶片堆疊20與30在平坦化製程期間未受到研磨。因此，晶片堆疊20與30免於在平坦化製程期間受損。晶片堆疊20與30之品質及可靠度獲顯著提升。
在一些實施例中，封裝層310覆蓋晶片堆疊20與30之頂部及側壁，如第3C圖所示。在一些實施例中，半導體晶片10之頂表面未由封裝層310所覆蓋。在一些實施例中，封裝層310之頂表面與半導體晶片10之頂表面大抵共平面，其可有助 於後續的製程。
如第3D圖所示，根據一些實施例，移除承載基底300，使得半導體晶片10、晶片堆疊20與30、及封裝層310之底表面露出。在一些實施例中，半導體晶片10、晶片堆疊20與30、及封裝層310之底表面大抵彼此共平面。
之後，如第3D圖所示，根據一些實施例，於半導體晶片10及晶片堆疊20與30之底表面之上形成導電元件。在一些實施例中，導電元件包含金屬柱314及焊料元件316，如第1E圖所示。在一些其他實施例中，導電元件包含其他的型態。在一些實施例中，形成緩衝層(未顯示)以保護導電元件。
如第3E圖所示，根據一些實施例，將顯示於第3D圖之結構接合至基底318之上。在一些實施例中，基底318為電路板，例如是印刷電路板。在一些其他實施例中，基底318為陶瓷基底。在一些實施例中，導電元件320及324形成在基底318之相反表面之上，如第3E圖所示。在一些實施例中，導電元件320及324為焊料凸塊，例如可控制塌陷晶片連接(C4)凸塊及/或球閘陣列(BGA)凸塊。在一些實施例中，將導電元件320及焊料元件316回焊並接合在一起，如第3E圖所示。
在一些實施例中，每一導電元件320透過形成在基底318中之導電部件(未顯示)而電性連接至導電元件324之其中一者。導電部件可包含導線及導孔。在一些實施例中，接著於基底318與(包含半導體晶片10及晶片堆疊20與30)之晶片之間形成底部填充層322以保護其間的導電接合結構。在一些實施例中，封裝層310不直接接觸其間的導電接合結構。
在一些實施例中，由於受到封裝層310的保護，晶片堆疊20與30免於在製程期間受損。舉例來說，產生自封裝層310之平坦化及與基底318之接合製程的應力獲得了緩衝。增進了晶片封裝體的品質。
可對本發明實施例作出許多變化及/或調整。第4圖顯示根據一些實施例之晶片封裝體的剖面圖。在一些實施例中，底部填充層108不僅圍繞導電接合結構106，還進一步延伸至半導體晶片10的側壁上。半導體晶片10之部分的側壁由底部填充層108所覆蓋。在一些實施例中，底部填充層108延伸至晶片堆疊20與30之上。晶片堆疊20與30之部分的側壁由底部填充層108所覆蓋。
可對本發明實施例作出許多變化及/或調整。第5圖顯示根據一些實施例之晶片封裝體的剖面圖。顯示於第5圖之結構類似於顯示於第1F圖之結構。在一些實施例中，半導體晶片10放置於晶片堆疊20與半導體晶片40之間。在一些實施例中，半導體晶片10高於晶片堆疊20或半導體晶片40。在一些實施例中，半導體晶片40與晶片堆疊20之高度彼此不同。在一些實施例中，半導體晶片40高於晶片堆疊20。
在一些實施例中，半導體晶片40包含半導體基底400及形成在半導體基底400上之內連線結構(未顯示)。舉例來說，內連線結構形成在半導體基底400之底表面之上。內連線結構包含多個層間介電層及形成在層間介電層中之多個導電部件。這些導電部件包含導線、導孔、及導電接觸件。導電部件之一些部分可用作導電接墊。
在一些實施例中，類似於半導體基底100，半導體基底400中形成有各種裝置元件。裝置元件例如包含電晶體(例如，金屬氧化物半導體場效電晶體(MOSFET)、互補型金屬氧化半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFETs/NFETs)等)、二極體、或其他適合的元件。
裝置元件透過內連線結構而彼此相連以形成積體電路裝置。積體電路裝置包含邏輯裝置(logic devices)、記憶體裝置(memory devices)(例如，靜態隨機存取記憶體(SRAMs))、射頻(RF)裝置、輸入/輸出(I/O)裝置、單晶片系統(SoC)裝置、影像感測裝置(image sensor devices)、其他可應用形式之裝置、或前述之組合。在一些實施例中，半導體晶片40為單晶片系統(SoC)晶片，其包含多種功能。在一些實施例中，半導體晶片10及40的一或多種的功能彼此不同。
可對本發明實施例作出許多變化及/或調整。第6圖顯示根據一些實施例之晶片封裝體的剖面圖。在第6圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，將封裝層110及半導體晶片10平坦化，使得晶片堆疊20及30之頂表面露出。在一些實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面。在一些實施例中，使用研磨製程、化學機械研磨(CMP)製程、蝕刻製程、其他可應用的製程、或前述之組合而將封裝層110及半導體晶片10平坦化。在一些實施例中，將表面安裝裝置 (surface mount devices，SMDs)602接合至基底118的頂表面及/或底表面。表面安裝裝置(SMDs)602可包含不連續的被動及/或主動裝置，並且可提供額外的功能給在第6圖中所示之晶片封裝體。
可對本發明實施例作出許多變化及/或調整。第7圖顯示根據一些實施例之晶片封裝體的剖面圖。在第7圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，在將基底180薄化之後並在形成金屬柱114及焊料元件116之前，形成重佈結構702與導電部件182電性接觸。在一些實施例中，重佈結構702包含複數個絕緣層704(未個別顯示)及位於複數個絕緣層704之中及/或之間的複數個重佈線層(RDLs)706。在一些實施例中，重佈線層706包含導線及導孔(未個別標號)。
在一些實施例中，絕緣層704可包含可光圖案化(photo-patternable)的絕緣材料，例如聚苯並噁唑(PBO)、聚醯亞胺(PI)、苯並環丁烯(benzocyclobutene，BCB)、前述之組合或類似的材料，並且可使用旋轉塗佈(spin-on coating)製程或類似的製程來形成。舉例來說，可使用相似於光阻材料的光微影方法來將可光圖案化的絕緣材料圖案化。在這樣的實施例中，可使用第一重佈線層形成方法來形成重佈線層706。在一些實施例中，第一重佈線層形成方法可包含將絕緣層704的絕緣體層圖案化以在其中形成開口。將晶種層毯覆形成於絕緣層之上以及形成在開口中。在一些實施例中，晶種層可包含一或多層的銅、鈦、鎳、金、錳(manganese)、前述之組合 或類似的材料，並且其可藉由原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍(sputtering)、前述之組合或類似的製程來形成。將犧牲層(像是例如光阻層)形成於此晶種層之上，並且將其圖案化以露出在絕緣層中之開口中的晶種層之部分以及在絕緣層之頂表面之上的晶種層之部分。在合併的開口中形成導電材料，此合併的開口由在圖案化絕緣層中之開口以及在圖案化犧牲層的開口中之開口所形成。在一些實施例中，導電材料可包含銅、鎢、鋁、銀、金、前述之組合或類似的材料，並且其可使用電化學電鍍(electro-chemical plating)製程、無電電鍍(electroless plating)製程、原子層沉積(ALD)、物理氣相沉積(PVD)、前述之組合或類似的製程來形成。在形成導電材料之後，移除犧牲層。接著，使用例如蝕刻方法或類似的方法來移除晶種層之露出的部分。在一些實施例中，可重複此製程以形成額外的重佈線層，直到形成了所需要之數量的重佈線層。
在其他實施例中，複數個絕緣層704可包含不可光圖案化的絕緣材料，例如氮化矽、氧化矽、磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boronsilicate glass，BSG)、硼磷矽玻璃(boron-doped phosphosilicate glass，BPSG)、前述之組合或類似的材料，並且其可使用化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(ALD)、旋轉塗佈製程、前述之組合或類似的製程來形成。在這樣的實施例中，可使用第二重佈線層形成方法來形成重佈線層706。 第二重佈線層形成方法可包含單金屬鑲嵌製程(single damascene process)、雙金屬鑲嵌製程(dual damascene process)、前述之組合或類似的製程。
在又其他的實施例中，鄰近基底180的底表面之絕緣層704的第一絕緣層可包含不可光圖案化的絕緣材料，而鄰近金屬柱114之絕緣層704的第二絕緣層可包含可光圖案化的絕緣材料。在這樣的實施例中，重佈線層706係使用第二重佈線層形成方法在第一絕緣層之中及/或之間形成，以及使用第一重佈線層形成方法在第二絕緣層之中及/或之間形成。
在繪示於第7圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。
可對本發明實施例作出許多變化及/或調整。第8圖顯示根據一些實施例之晶片封裝體的剖面圖。在第8圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，半導體晶片10包含多晶粒堆疊。在所繪示的實施例中，半導體晶片10包含二個積體電路晶粒802A及802B。在其他實施例中，積體電路晶粒的數量可根據晶片封裝體之設計條件而改變。在一些實施例中，可使用相似於例如參照第5圖之上述的半導體晶片40之材料及方法來形成積體電路晶粒802A及802B，因此此處不再贅述。在一些實施例中，使用直接接合方法(例如混合接合方法(hybrid bonding method)或類似的方法)將積體電路晶粒802A及802B相互接合。在一些實施例中，積體電路 晶粒802A之絕緣層804A直接接合至積體電路晶粒802B之絕緣層804B，並且積體電路晶粒802A之接合墊806A直接接合至積體電路晶粒802B之接合墊806B。在一些實施例中，在將積體電路晶粒802A接合至積體電路晶粒802B之前，可進行表面處理製程於絕緣層804A、804B之露出的表面以及接合墊806A、806B之露出的表面。在一些實施例中，在將積體電路晶粒802A接合至積體電路晶粒802B之後，可進行退火(annealing)製程以強化積體電路晶粒802A與積體電路晶粒802B之間的接合。在一些實施例中，在接合墊806A與接合墊806B之間的接合提供電性連接於積體電路晶粒802A與積體電路晶粒802B之間。在一些實施例中，接合墊806A、806B可包含銅、鎢、鋁、銀、金、前述之組合或類似的材料。在一些實施例中，接合墊806A、806B可包含相同的材料。在其他實施例中，接合墊806A、806B可包含不同的材料。在一些實施例中，可使用相似於參照第7圖之上述的絕緣層704之材料或方法來形成絕緣層804A、804B，因此此處不再贅述。在一些實施例中，絕緣層804A、804B可包含相同的材料。在其他實施例中，絕緣層804A、804B可包含不同的材料。
在繪示於第8圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。在一些實施例中，繪示於第1F、2、3E、4、及5圖中的半導體晶片10為參照第8圖之上述的多晶片堆疊。
可對本發明實施例作出許多變化及/或調整。第9圖顯示根據一些實施例之晶片封裝體的剖面圖。在第9圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，基底180可包含一或多個被動裝置902及一或多個主動裝置904。被動裝置902可包含電阻器、電容器(例如，深溝槽電容器)、電感器、保險絲、前述之組合或類似的裝置。主動裝置904可包含電晶體、二極體、光電二極體、光耦合器(optical coupler)、調變器(modulator)、前述之組合或類似的裝置。在一些實施例中，主動裝置904可藉由互連結構906(例如導線及導孔)及接觸墊908電性耦合至導電接合結構106。在一些實施例中，互連結構906及接觸墊908可包含銅、鎢、鋁、銀、金、前述之組合或類似的材料。在其他實施例中，可省略被動裝置902與主動裝置904之其中一種。
在繪示於第9圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。
可對本發明實施例作出許多變化及/或調整。第10圖顯示根據一些實施例之晶片封裝體的剖面圖。在第10圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，晶片封裝體包含在基底180與金屬柱114之間的重佈結構702。已參照第7圖在上述討論重佈結構702，因此此處不再贅述。在一些實施例中，半導體晶片10包含多晶粒堆疊，此多晶粒堆疊包含積體電路晶粒802A、802B。已參照第8圖在上述討論多晶粒 堆疊，因此此處不再贅述。
在繪示於第10圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。
可對本發明實施例作出許多變化及/或調整。第11圖顯示根據一些實施例之晶片封裝體的剖面圖。在第11圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，晶片封裝體包含在基底180與金屬柱114之間的重佈結構702。已參照第7圖在上述討論重佈結構702，因此此處不再贅述。在一些實施例中，基底180包含一或多個被動裝置902及一或多個主動裝置904。已參照第9圖在上述討論此一或多個被動裝置902及一或多個主動裝置904，因此此處不再贅述。
在繪示於第11圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。
可對本發明實施例作出許多變化及/或調整。第12圖顯示根據一些實施例之晶片封裝體的剖面圖。在第12圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，半導體晶片10包含多晶粒堆疊，此多晶粒堆疊包含積體電路晶粒802A及802B。已參照第8圖在上述討論此多晶粒堆疊，因此此處不再贅述。在一些實施例中，基底180包含一或多個被動裝置902及一或多個主動裝置904。已參照第9圖在上述討論此一 或多個被動裝置902及一或多個主動裝置904，因此此處不再贅述。
在繪示於第12圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。
可對本發明實施例作出許多變化及/或調整。第13圖顯示根據一些實施例之晶片封裝體的剖面圖。在第13圖中所示之結構相似於在第1F圖中所示的結構。在一些實施例中，晶片封裝體包含在基底180與金屬柱114之間的重佈結構702。已參照第7圖在上述討論重佈結構702，因此此處不再贅述。在一些實施例中，半導體晶片10包含多晶粒堆疊，此多晶粒堆疊包含積體電路晶粒802A及802B。已參照第8圖在上述討論此多晶粒堆疊，因此此處不再贅述。在一些實施例中，基底180包含一或多個被動裝置902及一或多個主動裝置904。已參照第9圖在上述討論此一或多個被動裝置902及一或多個主動裝置904，因此此處不再贅述。
在繪示於第13圖的實施例中，半導體晶片10之頂表面及封裝層110之頂表面大抵彼此共平面。在其他實施例中，半導體晶片10之頂表面、封裝層110之頂表面、及晶片堆疊20及30之頂表面大抵彼此共平面，例如參照第6圖之上述。
本發明實施例形成晶片封裝體，其包含第一半導體晶片及第二半導體晶片。第二半導體晶片可為晶片堆疊。第一半導體晶片與第二半導體晶片之高度彼此不同。形成封裝層 (例如，模塑化合物層)以包覆第一半導體晶片及第二半導體晶片。將封裝層薄化以露出第一半導體晶片。在薄化製程期間，第二半導體晶片受到封裝層之保護而免受直接研磨。由於在薄化製程期間受到封裝層的保護，第二半導體晶片(或晶片堆疊)免於受到負面影響。晶片封裝體的效能及可靠度獲顯著的提升。
根據一些實施例，提供了一種晶片封裝體。晶片封裝體包含晶片堆疊，其包含複數個半導體晶粒。晶片封裝體還包含半導體晶片，且半導體晶片高於晶片堆疊。晶片封裝體更包含封裝層，其覆蓋晶片堆疊之頂部與側壁及半導體晶片之側壁。
根據一些實施例，提供了一種晶片封裝體。晶片封裝體包含第一半導體晶片及第二半導體晶片。晶片封裝體還包含模塑化合物層，其圍繞第一半導體晶片及第二半導體晶片。模塑化合物層覆蓋第一半導體晶片之頂表面，且模塑化合物層之頂表面與第二半導體晶片之頂表面大抵共平面。
根據一些實施例，提供了一種晶片封裝體的形成方法。此方法包含於基底之上接合第一半導體晶片及第二半導體晶片。此方法還包含於基底之上形成封裝層以包覆第一半導體晶片及第二半導體晶片。此方法更包含平坦化封裝層，使得第二半導體晶片之頂表面露出，而第一半導體晶片之頂表面由封裝層所覆蓋。
根據一些實施例，提供了一種晶片封裝體。此晶片封裝體包含基底以及接合至此基底的第一晶片堆疊。此晶片 封裝體還包含第二晶片堆疊，其接合至基底並鄰近第一晶片堆疊。此晶片封裝體更包含模塑化合物層，其沿著第一晶片堆疊的第一側延伸，第一晶片堆疊的第一側係為第一晶片堆疊中距離基底之最遠側。
根據一些實施例，提供了一種晶片封裝體。此晶片封裝體包含基底以及附接至此基底的第一晶片。此晶片封裝體還包含附接至此基底的第二晶片，第一晶片與第二晶片附接至此基底的同一側。此晶片封裝體更包含圍繞第一半導體晶片及第二半導體晶片的模塑化合物層，此模塑化合物層覆蓋第一半導體晶片的頂面。
根據一些實施例，提供了一種晶片封裝體。此晶片封裝體包含基底、接合至基底的半導體晶片、以及接合至基底的第一晶片堆疊。此晶片封裝體還包含底部填充層，其在半導體晶片與基底之間以及第一晶片堆疊與基底之間延伸，此底部填充層之至少一部分沿著半導體晶片之側壁及第一晶片堆疊之側壁延伸。此晶片封裝體更包含在底部填充層之上的封裝層，此封裝層沿著第一晶片堆疊之最頂表面延伸，在底部填充層及封裝層之間的界面高於第一晶片堆疊之一最底表面並低於第一晶片堆疊之最頂表面。
根據一些實施例，提供了一種晶片封裝體。此晶片封裝體包含基底、附接至此基底的第一晶片堆疊、以及附接至此基底的第二晶片堆疊。第一晶片堆疊與第二晶片堆疊附接至此基底的同一側。此晶片封裝體更包含圍繞第一晶片堆疊及第二晶片堆疊的模塑化合物層。此模塑化合物層覆蓋第一晶片 堆疊的最頂表面。此模塑化合物層的最頂表面與第二晶片堆疊的最頂表面大抵共平面。在一些實施例中，此第二晶片堆疊從此模塑化合物層中露出。在一些實施例中，此第二晶片堆疊具有大於此第一晶片堆疊之高度。在一些實施例中，此晶片封裝體更包含：底部填充層圍繞此第一晶片堆疊及此第二晶片堆疊，在此底部填充層及此模塑化合物層之間的界面高於此第一晶片堆疊之最底表面及此第二晶片堆疊之最底表面。在一些實施例中，此第二晶片堆疊包含第一積體電路晶粒，接合至第二積體電路晶粒，在此第一積體電路晶粒之第一側上的第一絕緣層與在此第二積體電路晶粒之第二側上的第二絕緣層物理性接觸。在一些實施例中，此晶片封裝體更包含重佈結構，此基底介於此重佈結構及此第二晶片堆疊之間。在一些實施例中，此基底包含被動裝置及主動裝置當中的至少一者。
根據一些實施例，提供了一種晶片封裝體。此晶片封裝體包含基底，此基底具有第一表面及第二表面，此第二表面相反於此第一表面，並且第一晶片堆疊接合至此基底的第一表面。此晶片封裝體更包含第二晶片堆疊，其接合至基底的第一表面並鄰近第一晶片堆疊，第二晶片堆疊高於第一晶片堆疊，以及沿著第一晶片堆疊之最頂表面延伸的模塑化合物層，第一晶片堆疊的最頂表面係為第一晶片堆疊中距離基底之最遠表面。在一些實施例中，此晶片封裝體更包含底部填充層介於此基底及此模塑化合物層之間。在一些實施例中，此底部填充層之一頂表面高於此第一晶片堆疊之最底表面及此第二晶片堆疊之最底表面。在一些實施例中，此模塑化合物層之最頂 表面與此第二晶片堆疊之最頂表面大抵共平面。在一些實施例中，此晶片封裝體更包含重佈結構在此基底之此第二表面上，此重佈結構藉由此基底電性耦合至此第一晶片堆疊及此第二晶片堆疊。在一些實施例中，此基底包含被動裝置及主動裝置當中的至少一者。在一些實施例中，此第二晶片堆疊包含第一積體電路晶粒，接合至第二積體電路晶粒，此第一積體電路晶粒之第一接合墊與此第二積體電路晶粒之第二接合墊物理性接觸。
根據一些實施例，提供了一種晶片封裝體。此晶片封裝體包含基底、接合至此基底的第一晶片堆疊、接合至此基底的第二晶片堆疊、以及在第一晶片堆疊與基底之間以及第二晶片堆疊與基底之間延伸的底部填充層。此底部填充層之至少一部分沿著第一晶片堆疊之側壁及第二晶片堆疊之側壁延伸。此晶片封裝體更包含在底部填充層之上的封裝層。此封裝層沿著第一晶片堆疊之最頂表面延伸。在底部填充層與封裝層之間的界面高於第一晶片堆疊之最底表面並低於第一晶片堆疊之最頂表面。在一些實施例中，其中此第一晶片堆疊包含複數個積體電路晶粒，以及密封材沿著此些積體電路晶粒之側壁延伸，並且橫越在此底部填充層及此封裝層之間的此界面。在一些實施例中，此密封材沿著此些積體電路晶粒之至少積體電路晶粒之最頂表面延伸並與其物理性接觸。在一些實施例中，此第二晶片堆疊包含：第一積體電路晶粒，此第一積體電路晶粒包含第一接合墊，此第一接合墊內嵌在第一絕緣層內；以及第二積體電路晶粒，接合至此第一積體電路晶粒，此第二積體 電路晶粒包含第二接合墊，此第二接合墊內嵌在一第二絕緣層內，此第一絕緣層與此第二絕緣層物理性接觸，此第一接合墊與此第二接合墊物理性接觸。在一些實施例中，此第二晶片堆疊之最頂表面與此封裝層之最頂表面大抵齊平。在一些實施例中，此晶片封裝體更包含重佈結構與此基底電性接觸，此基底介於此第一晶片堆疊及此重佈結構之間。
前述概述了一些實施例的部件，使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本發明實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本發明實施例的精神與範疇，並且在不悖離本發明實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10‧‧‧半導體晶片
20、30‧‧‧晶片堆疊
102‧‧‧金屬柱凸塊
104‧‧‧焊料元件
106‧‧‧導電接合結構
108‧‧‧底部填充層
110‧‧‧封裝層
114‧‧‧金屬柱
116‧‧‧焊料元件
118‧‧‧基底
120‧‧‧導電元件
122‧‧‧底部填充層
124‧‧‧導電元件
180‧‧‧基底
182‧‧‧導電部件
184‧‧‧金屬柱凸塊
200、202A、202B、202C、202D、202E、202F、202G、202H‧‧‧半導體晶粒
206‧‧‧導電接合結構
208‧‧‧底部填充元件
210‧‧‧模塑化合物層
282‧‧‧導電部件
602‧‧‧表面安裝裝置
702‧‧‧重佈結構
704、804A、804B‧‧‧絕緣層
706‧‧‧重佈線層
802A、802B‧‧‧積體電路晶粒
806A、806B‧‧‧接合墊
902‧‧‧被動裝置
904‧‧‧主動裝置
906‧‧‧互連結構
908‧‧‧接觸墊

Claims (14)

  1. 一種晶片封裝體，包括：一基底；一第一晶片堆疊，附接至該基底；一第二晶片堆疊，附接至該基底，該第一晶片堆疊與該第二晶片堆疊附接至該基底之同一側；以及一模塑化合物層，圍繞該第一晶片堆疊及該第二晶片堆疊，該模塑化合物層覆蓋該第一晶片堆疊之一最頂表面，該模塑化合物層之一最頂表面與該第二晶片堆疊之一最頂表面大抵共平面；以及一重佈結構，該基底介於該重佈結構及該第二晶片堆疊之間。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該第二晶片堆疊從該模塑化合物層中露出。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該第二晶片堆疊具有大於該第一晶片堆疊之高度。
  4. 如申請專利範圍第1至3項中任一項所述之晶片封裝體，更包括一底部填充層，圍繞該第一晶片堆疊及該第二晶片堆疊，在該底部填充層及該模塑化合物層之間的一界面高於該第一晶片堆疊之一最底表面及該第二晶片堆疊之一最底表面。
  5. 如申請專利範圍第1至3項中任一項所述之晶片封裝體，其中該第二晶片堆疊包括一第一積體電路晶粒，接合至一第二積體電路晶粒，在該第一積體電路晶粒之一第一側上的 一第一絕緣層與在該第二積體電路晶粒之一第二側上的一第二絕緣層物理性接觸。
  6. 如申請專利範圍第1至3項中任一項所述之晶片封裝體，其中該基底包括一被動裝置及一主動裝置當中的至少一者。
  7. 一種晶片封裝體，包括：一基底，該基底具有一第一表面及一第二表面，該第二表面相反於該第一表面；一第一晶片堆疊，接合至該基底之該第一表面；一第二晶片堆疊，接合至該基底之該第一表面，鄰近該第一晶片堆疊，該第二晶片堆疊高於該第一晶片堆疊；一模塑化合物層，沿著該第一晶片堆疊之一最頂表面延伸，該第一晶片堆疊之該最頂表面為該第一晶片堆疊中距離該基底之一最遠表面；以及一重佈結構，該基底介於該重佈結構及該第二晶片堆疊之間。
  8. 如申請專利範圍第7項所述之晶片封裝體，更包括一底部填充層介於該基底及該模塑化合物層之間；其中該底部填充層之一最頂表面高於該第一晶片堆疊之一最底表面及該第二晶片堆疊之一最底表面。
  9. 如申請專利範圍第7或8項所述之晶片封裝體，其中該模塑化合物層之一最頂表面與該第二晶片堆疊之一最頂表面大抵共平面。
  10. 如申請專利範圍第7或8項所述之晶片封裝體，其中該第二晶片堆疊包括一第一積體電路晶粒，接合至一第二積體電 路晶粒，該第一積體電路晶粒之一第一接合墊與該第二積體電路晶粒之一第二接合墊物理性接觸。
  11. 一種晶片封裝體，包括：一基底；一第一晶片堆疊，接合至該基底；一第二晶片堆疊，接合至該基底；一底部填充層，延伸在該第一晶片堆疊與該基底之間以及在該第二晶片堆疊與該基底之間，該底部填充層之至少一部分沿著該第一晶片堆疊之側壁及該第二晶片堆疊之側壁延伸；以及一封裝層，位於該底部填充層之上，該封裝層沿著該第一晶片堆疊之一最頂表面延伸，在該底部填充層及該封裝層之間的一界面高於該第一晶片堆疊之一最底表面並低於該第一晶片堆疊之一最頂表面；以及一重佈結構，該基底介於該重佈結構及該第二晶片堆疊之間。
  12. 如申請專利範圍第11項所述之晶片封裝體，其中該第一晶片堆疊包括：複數個積體電路晶粒；以及一密封材，沿著該些積體電路晶粒之側壁延伸，並且橫越在該底部填充層及該封裝層之間的該界面。
  13. 如申請專利範圍第12項所述之晶片封裝體，其中該密封材沿著該些積體電路晶粒之至少一積體電路晶粒之一最頂表面延伸並與該最頂表面物理性接觸。
  14. 如申請專利範圍第11至13項中任一項所述之晶片封裝體，其中該第二晶片堆疊包括：一第一積體電路晶粒，該第一積體電路晶粒包括一第一接合墊，該第一接合墊內嵌在一第一絕緣層內；以及一第二積體電路晶粒，接合至該第一積體電路晶粒，該第二積體電路晶粒包括一第二接合墊，該第二接合墊內嵌在一第二絕緣層內，該第一絕緣層與該第二絕緣層物理性接觸，該第一接合墊與該第二接合墊物理性接觸。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117711957A (zh) * 2022-09-05 2024-03-15 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
TWI822387B (zh) * 2022-10-11 2023-11-11 廖富江 半導體元件、半導體封裝件及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201703221A (zh) * 2015-07-02 2017-01-16 台灣積體電路製造股份有限公司 晶片封裝體及其形成方法
CN106558573A (zh) * 2015-09-23 2017-04-05 联发科技股份有限公司 半导体封装结构及形成该半导体封装结构的方法
TW201742222A (zh) * 2016-05-26 2017-12-01 台灣積體電路製造股份有限公司 三維堆疊結構及其製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786572B2 (en) * 2005-09-13 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. System in package (SIP) structure
JP2013045863A (ja) * 2011-08-24 2013-03-04 Elpida Memory Inc 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201703221A (zh) * 2015-07-02 2017-01-16 台灣積體電路製造股份有限公司 晶片封裝體及其形成方法
CN106558573A (zh) * 2015-09-23 2017-04-05 联发科技股份有限公司 半导体封装结构及形成该半导体封装结构的方法
TW201742222A (zh) * 2016-05-26 2017-12-01 台灣積體電路製造股份有限公司 三維堆疊結構及其製造方法

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