JP2013045863A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ねじれや歪の発生を抑制し、マザーボードへの実装が阻害されることがない半導体装置を提供する。
【解決手段】単一の配線基板１０と、配線基板１０上に搭載された第１の半導体チップ２１１と、配線基板１０上に第１の半導体チップ２１１に並列して搭載された第２の半導体チップ２２０と、第１の半導体チップ２１１および第２の半導体チップ２２０を覆う封止体６０とを有している。第２の半導体チップ２２０は、複数の半導体チップ片２２１、２２２が高さ方向に積層されて成るチップ積層体である。第１の半導体チップ２１１の上面と、第２の半導体チップ２２０の上面とは、配線基板１０の表面からの高さが互いに等しい。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、パッケージ内に複数の半導体チップを備えたマルチチップパッケージタイプの半導体装置に関する。
半導体装置の中には、パッケージ内に複数の半導体チップを備えたマルチチップパッケージ（ＭＣＰ：Multi Chip Package）タイプのものがある。
ＭＣＰタイプの半導体装置は、例えば、特許文献１に開示されている。
特許文献１の図８に示されたＭＣＰタイプの半導体装置は、配線基板（シリコン基材３０）上に、３個の半導体チップ（電子部品３１）が並列するように搭載されている。これら半導体チップは、同一仕様であり、例えばその高さ寸法も同一である。
ところで、近年の半導体装置の高密度実装化や、高機能化に伴い、複数の半導体チップが厚さ方向に積層されて成るチップ積層体がパッケージ内に搭載されたＭＣＰタイプの半導体装置が、提案および実用されつつある。
図１を参照すると、本発明の関連技術としての、チップ積層体を有するＭＣＰタイプの半導体装置７００は、配線基板１０上に、３個の半導体チップ７１１、７２１および７２２が搭載されている。これら半導体チップのうち、半導体チップ７２１および７２２は、それらの高さ方向（厚さ方向）に半導体チップ片として積層され、チップ積層体７２０を構成している。尚、図中、符号１２は接続パッドを、符号１３はランドを、符号１６は半田ボールを、符号７２は電極パッドを、符号７３、７４は接着部材を、符号４１はワイヤをそれぞれ示している。
図１に示されたもの以外のチップ積層体を有するＭＣＰタイプの半導体装置としては、例えば、特許文献１の図３には、半導体装置の反りを抑制すべく、２枚の配線基板（基材３Ａ、基材３Ｂ）の中心に対して対称的に複数の部品を搭載したものが開示されている。しかし、この例は、２枚の配線基板（基材３Ａ、基材３Ｂ）を用いる構成であるため、半導体装置の製造コストが高くなってしまう。
特開２００８−１５９７１８号公報
図１に示された例をも含め、本発明の関連技術によるチップ積層体を有するＭＣＰタイプの半導体装置は、第１の半導体チップの上面から封止体の表面までの厚さと、チップ積層体（第２の半導体チップ）の上面から封止体の表面までの厚さとが異なっている。このため、配線基板上の封止体のバランスが悪くなり、封止体の熱硬化時の硬化収縮に起因して、半導体装置に不均一なねじれや歪みを発生する。このようなねじれや歪みにより、マザーボードへの実装が困難になってしまう。
それ故、本発明の課題は、ねじれや歪の発生を抑制し、マザーボードへの実装が阻害されることがない半導体装置を提供することである。
本発明によれば、単一の配線基板と、前記配線基板上に搭載された第１の半導体チップと、前記配線基板上に前記第１の半導体チップに並列して搭載された第２の半導体チップと、前記第１および前記第２の半導体チップを覆う封止体とを有し、前記第２の半導体チップは、複数の半導体チップ片が高さ方向に積層されて成るチップ積層体であり、前記第１の半導体チップの上面と、前記第２の半導体チップの上面とは、前記配線基板の表面からの高さが互いに等しいことを特徴とする半導体装置が得られる。
本発明による半導体装置は、ねじれや歪の発生を抑制し、マザーボードへの実装が阻害されることがない。
本発明の関連技術による半導体装置を示す断面図である。 本発明の実施例１による半導体装置を示す断面図である。 （ａ）〜（ｅ）は、図２に示された半導体装置の製造方法を説明するための図であり、半導体チップの製造工程を示す断面図である。 （ａ）〜（ｆ）は、図２に示された半導体装置の製造方法を説明するための図であり、半導体装置の組立工程を示す断面図である。 本発明の実施例１の変形例による半導体装置を示す断面図である。 本発明の実施例２による半導体装置を示す断面図である。 本発明の実施例３による半導体装置を示す断面図である。 本発明の実施例４による半導体装置を示す断面図である。
本発明による半導体装置は、単一の配線基板と、配線基板上に搭載された第１の半導体チップと、配線基板上に第１の半導体チップに並列して搭載された第２の半導体チップと、第１および第２の半導体チップを覆う封止体とを有している。第２の半導体チップは、複数の半導体チップ片が高さ方向（厚さ方向）に積層されて成るチップ積層体である。
特に、本発明において、第１の半導体チップの上面と、第２の半導体チップの上面とは、配線基板の表面からの高さが互いに等しい。
即ち、本発明による半導体装置は、第１の半導体チップの上面から封止体の表面までの厚さと、第２の半導体チップ（チップ積層体）の上面から封止体の表面までの厚さとが等しい。このため、配線基板上の封止体のバランスが良好であり、封止体の熱硬化時等において、半導体装置に不均一なねじれや歪みを発生し難い。したがって、マザーボードへの実装が阻害されることがない。
以下、図面を参照して、本発明による半導体装置の具体的な実施例を説明する。
図２を参照すると、本発明の実施例１の半導体装置１００は、単一の配線基板１０と、配線基板１０上に搭載された第１の半導体チップ２１１と、配線基板１０上に第１の半導体チップ２１１に並列して搭載された第２の半導体チップ２２０と、第１の半導体チップ２１１および第２の半導体チップ２２０を覆う封止体６０とを有している。
第１の半導体チップ２１１および第２の半導体チップ２２０は、例えばメモリ回路が形成された半導体チップであり、その上面の端部寄りに電極パッド２２が形成されている。
配線基板１０は、例えば０．２ｍｍ厚のガラスエポキシ基材に所定の配線パターンを形成して成る。配線基板１０の一方の板面には、複数の接続パッド１２が配置されている。また、配線基板１０の他方の板面には、複数のランド１３が形成されている。互いに対応する接続パッド１２とランド１３とは、配線１４を介して電気的に接続されている。
第１の半導体チップ２１１および第２の半導体チップ２２０はそれぞれ、接着部材２３を介して配線基板１０に搭載されている。接着部材２３は、例えば、ＤＡＦ（Die Attached Film）である。
第２の半導体チップ２２０は、複数の半導体チップ片２２１、２２２が高さ方向に積層されて成るチップ積層体である。半導体チップ片２２１は、例えばＤＡＦ等の接着部材２３を介して配線基板１０上に搭載されている。半導体チップ片２２２は、接着部材、例えばＦＯＷ（Film On Wire）である接着部材２４を介して半導体チップ片２２１上に積層されている。
第１の半導体チップ２１１ならびに第２の半導体チップ２２０の複数の半導体チップ片２２１、２２２はそれぞれ、各電極パッド２２が、ワイヤ４１を介して配線基板１０の表面に形成された接続パッド１２に接続される。
特に、半導体装置１００においては、第１の半導体チップ２１１の上面と、第２の半導体チップ２２０の上面とは、配線基板１０の表面からの高さが互いに等しい。第１の半導体チップ２１１の上面と、第２の半導体チップ２２０の上面とは、接着部材２３の厚さをも含め、配線基板１０の表面からの高さが互いに等しい。
より具体的には、例えば、第１の半導体チップ２１１は、接着部材２３の厚さを含め、厚さ１６０μｍである。一方、チップ積層体である第２の半導体チップ２２０においては、例えば、半導体チップ片２２１が厚さ５０μｍ、半導体チップ片２２２が厚さ５０μｍ、ＤＡＦ等の接着部材２３およびＦＯＷ等の接着部材２４の合計が厚さ６０μｍであり、総厚１６０μｍである。
封止体６０の第１の半導体チップ２１１に重なる領域の上面と、封止体６０の第２の半導体チップ２２０に重なる領域の上面とは、配線基板１０の表面からの高さが互いに等しい。即ち、半導体チップ２１１に重なる領域をも含め、封止体６０の上面は平坦である。
即ち、半導体装置１００は、第１の半導体チップ２１１の上面から封止体６０の表面までの厚さと、第２の半導体チップ（チップ積層体）２２０の上面から封止体６０の表面までの厚さとが等しい。このため、配線基板１０上の封止体６０のバランスが良好であり、半導体装置１００全体として、封止体６０の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置１００のマザーボードへの実装が阻害されることがない。また、第１の半導体チップ２１１を第２の半導体チップ（チップ積層体）２２０と同等の厚さとすることで、封止体６０のレジン量を少なくできるため、より一層の反り量低減を期待できる。
さらに、３つのチップを積層する場合と比べ、薄型化できる。また、２チップと１チップの並置することで、３チップ積層の場合と比べ、配線の引き回しの配線長を短く構成できるため、メモリチップの特性を向上できる。
半導体装置１００においてはまた、第１の半導体チップ２１１および第２の半導体チップ２２０はそれぞれ、配線基板１０上に接触する底面を持っている。第１の半導体チップ２１１の底面と、第２の半導体チップ２２０の底面とは、互いに等しい面積である。
半導体装置１００においてはさらに、第１の半導体チップ２１１と、第２の半導体チップ２２０とは、配線基板１０の表面上において、互いに対称的な位置に搭載される。
次に、半導体装置１００の製造方法として、半導体チップの製造工程および半導体装置の組立工程を説明する。
［半導体チップの製造工程］
半導体装置１００は、第１の半導体チップ２１１、半導体チップ片２２１および半導体チップ片２２２の３個の半導体チップを有している。これら半導体チップは、その厚さと、接着部材が異なるのみであり、同様の工程で製造可能である。このため、以下では、主に第１の半導体チップ２１１の製造工程を説明し、半導体チップ片２２１および半導体チップ片２２２の製造工程については詳述しない。
まず、図３（ａ）に示されるように、一方の板面（おもて面）に所定の回路と電極パッド２２が形成された半導体ウエハＳＷが準備される。
次いで、図３（ｂ）に示されるように、半導体ウエハＳＷのおもて面側をバックグラインドテープＢＴに貼着固定する。
次に、図３（ｃ）に示されるように、ウエハバックグラインド工程として、半導体ウエハＳＷの他方の板面（裏面）を、バックグラインド用砥石ＧＳによって所定の厚さまで研削し、半導体ウエハＳＷを薄型化する。
尚、この説明では第１の半導体チップ２１１を製造するため、厚さ１５０〜１７０μｍになるまで研削される。一方、半導体チップ片２２１、２２２の場合には、厚さ５０μｍまで研削される。
次いで、所望の厚さまで薄型化した半導体ウエハＳＷの裏面を、接着部材層を介してダイシングテープＤＴに貼着固定し、一面側のバックグラインドテープＢＴを除去する。
尚、この説明では第１の半導体チップ２１１を製造するため、半導体ウエハＳＷの裏面にＤＡＦ等の接着部材２３が形成される。一方、半導体チップ片２２１の場合も、半導体ウエハＳＷの裏面にＤＡＦ等の接着部材２３が形成される。他方、半導体チップ片２２２の場合は、半導体ウエハＳＷの裏面にＦＯＷ等の接着部材が形成される。
次に、図３（ｄ）に示されるように、ダイシング工程として、半導体ウエハＳＷの複数の間のダイシングラインＤＬに沿って、高速回転のダイシングブレードＤＢによって半導体ウエハＳＷおよび接着部材２３を切断する。
図３（ｅ）に示されるように、裏面に接着部材２３が配置された第１の半導体チップ２１１が得られる。
尚、第１の半導体チップ２１１と異なる厚さを持つ半導体チップ片２２１、２２２については、半導体ウエハＳＷ裏面の研削量を調整することにより、第１の半導体チップ２１１と同様の工程で製造可能である。
［半導体装置の組立工程］
まず、図４（ａ）に示される配線母基板ＷＢを製造および準備する。配線母基板ＷＢは、複数個の半導体装置１００の配線基板１０に相当するものであり、その一方の板面（おもて面）には接続パッド１２が形成され、他方の板面（裏面）にはランド１３が形成され、さらに、その内部には互いに対応するランド１３と接続パッド１２との間を接続する配線１４が形成されている。
次に、図４（ｂ）に示されるように、第１の半導体チップ２１１と、半導体チップ片２２１とを、それぞれＤＡＦ等の接着部材２３を介して配線母基板ＷＢのおもて面上の所定の箇所に並列するように接着固定する。
さらに、配線母基板ＷＢ上に固定された第１の半導体チップ２１１および半導体チップ片２２１の各電極パッド２２と、対応する接続パッド１２との間をワイヤ４１によって接続する。ワイヤ４１は例えばＡｕからなり、ワイヤ４１を用いた結線には、図示しないワイヤボンディング装置を用いることができる。結線は、例えば、超音波熱圧着法を用いたボールボンディングにより行われる。具体的には、溶融によりボールが形成されたワイヤ４１の先端を電極パッド２２上に超音波熱圧着し、ワイヤ４１が所定のループ形状を描くように、ワイヤ４１の後端を対応する接続パッド１２上に超音波熱圧着する。
次いで、図４（ｃ）に示されるように、半導体チップ片２２２を、ＦＯＷ等の接着部材２４を介して半導体チップ片２２１上に接着固定する。この時点で、半導体チップ片２２１および２２２から成る第２の半導体チップ（チップ積層体）２２０が構成される。
さらに、半導体チップ片２２１上に固定された半導体チップ片２２２の電極パッド２２と、対応する接続パッド１２との間をワイヤ４１によって接続する。
尚、第１の半導体チップ２１１用のワイヤ４１のボンディングについては、本例のごとく半導体チップ片２２１のボンディングと同工程ではなく、最上層に積層された半導体チップ片２２２のボンディングと同工程で実施してもよい。その場合、第１の半導体チップ２１１および半導体チップ片２２２の各電極パッド２２が互いに同じ高さ位置にあるため、電極パッドの高さ位置に応じてワイヤボンディング装置のマニュピレータの高さ位置を変化させる必要がなく、効率良くボンディング作業を実行することができる。
次に、図４（ｄ）に示されるように、配線母基板ＷＢのおもて面側に、モールドによって一括封止体ＰＲを形成する。
次いで、図４（ｅ）に示されるように、配線母基板ＷＢの裏面側のランド１３それぞれに、半田ボール１６を搭載する。
これらの半田ボール１６が、半導体装置１００の外部端子として利用される。半田ボール１６の搭載は、例えば、複数のランド１３に対応して配列形成された複数の吸着孔を備える図示しない吸着機構を用いて行うことができる。この場合、吸着機構に複数の半田ボールを吸着保持させ、保持された半田ボールにフラックスを転写形成して、配線母基板ＷＢのランド１３に一括搭載する。その後、リフロー処理により、半田ボールとランド１３との間を接続固定する。
次に、図４（ｆ）に示されるように、一括封止体ＰＲを図示しないダイシングテープに接着し、一括封止体ＰＲおよび配線母基板ＷＢをダイシングテープに支持させる。この後、図示しないダイシングブレードを用いて、配線母基板ＷＢ及び一括封止体ＰＲをダイシングラインＤＬに沿って切断する。
これにより、配線母基板ＷＢは、半導体装置１００毎に個片化される。その後、個片化された半導体装置１００をダイシングテープからピックアップすることで、図２に示されるような半導体装置１００が得られる。
［実施例１の変形例］
本発明の実施例１の変形例の半導体装置は、半導体チップ自体の厚さならびに接着部材の厚さが実施例１と異なっている。このため、実施例１と同一または同様の構成や動作については、実施例１の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。
図５を参照すると、本発明の実施例１の変形例としての半導体装置１００’は、単一の配線基板１０と、配線基板１０上に搭載された第１の半導体チップ２１１’と、配線基板１０上に第１の半導体チップ２１１’に並列して搭載された第２の半導体チップ２２０と、第１の半導体チップ２１１および第２の半導体チップ２２０を覆う封止体６０とを有している。
配線基板１０は、例えば０．２ｍｍ厚のガラスエポキシ基材に所定の配線パターンを形成して成る。
第１の半導体チップ２１１’および第２の半導体チップ２２０はそれぞれ、接着部材２３’および接着部材２３を介して配線基板１０に搭載されている。接着部材２３および接着部材２３’は共に、例えば、ＤＡＦ（Die Attached Film）である。
第２の半導体チップ２２０は、複数の半導体チップ片２２１、２２２が高さ方向に積層されて成るチップ積層体である。半導体チップ片２２２は、接着部材、例えばＦＯＷ（Film On Wire）である接着部材２４を介して半導体チップ片２２１上に積層されている。
第１の半導体チップ２１１’ならびに第２の半導体チップ２２０の複数の半導体チップ片２２１、２２２はそれぞれ、各電極パッド２２が、ワイヤ４１を介して配線基板１０の表面に形成された接続パッド１２に接続される。
封止体６０の第１の半導体チップ２１１’に重なる領域の上面と、封止体６０の第２の半導体チップ２２０に重なる領域の上面とは、配線基板１０の表面からの高さが互いに等しい。即ち、半導体チップ２１１に重なる領域をも含め、封止体６０の上面は平坦である。
半導体装置１００’においても、半導体装置１００’と同様に、第１の半導体チップ２１１’の上面と、第２の半導体チップ２２０の上面とは、配線基板１０の表面からの高さが互いに等しい。第１の半導体チップ２１１’の上面と、第２の半導体チップ２２０の上面とは、ＤＡＦ等の接着部材２３’の厚さをも含め、配線基板１０の表面からの高さが互いに等しい。
より具体的には、例えば、第１の半導体チップ２１１’は、接着部材２３’の厚さを含め、厚さ１６０μｍである。一方、チップ積層体である第２の半導体チップ２２０においては、例えば、半導体チップ片２２１が厚さ５０μｍ、半導体チップ片２２２が厚さ５０μｍ、ＤＡＦ等の接着部材２３およびＦＯＷ等の接着部材２４の合計が厚さ６０μｍであり、総厚１６０μｍである。
図５に示された本変形例においては特に、図２に示された実施例１に比べ、第１の半導体チップ２１１’の厚さが薄い一方、接着部材２３’の厚さが厚い。しかしながら、本変形例においても、実施例１と同様に、半導体装置１００’は、第１の半導体チップ２１１’の上面から封止体６０の表面までの厚さと、第２の半導体チップ（チップ積層体）２２０の上面から封止体６０の表面までの厚さとが等しい。このため、配線基板１０上の封止体６０のバランスが良好であり、半導体装置１００’全体として、封止体６０の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置１００’のマザーボードへの実装が阻害されることがない。また、第１の半導体チップ２１１’を第２の半導体チップ（チップ積層体）２２０と同等の厚さとすることで、封止体６０のレジン量を少なくできるため、より一層の反り量低減を期待できる。
半導体装置１００’においてはまた、第１の半導体チップ２１１’および第２の半導体チップ２２０はそれぞれ、配線基板１０上に接触する底面を持っている。第１の半導体チップ２１１’の底面と、第２の半導体チップ２２０の底面とは、互いに等しい面積である。
半導体装置１００’においてはさらに、第１の半導体チップ２１１と、第２の半導体チップ２２０とは、配線基板１０の表面上において、互いに対称的な位置に搭載される。
本発明の実施例２の半導体装置は、半導体チップ（チップ積層体）の構造が実施例１と異なっている。このため、実施例１と同一または同様の構成や動作については、実施例１の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。
図６を参照すると、本発明の実施例２の半導体装置３００は、単一の配線基板１０と、配線基板１０上に搭載された第１の半導体チップ３１１と、配線基板１０上に第１の半導体チップ３１１に並列して搭載された第２の半導体チップ３２０と、第１の半導体チップ３１１および第２の半導体チップ３２０を覆う封止体６０とを有している。
配線基板１０は、例えば０．２ｍｍ厚のガラスエポキシ基材に所定の配線パターンを形成して成る。
第１の半導体チップ３１１および第２の半導体チップ３２０はそれぞれ、接着部材２３を介して配線基板１０に搭載されている。接着部材２３は、例えば、ＤＡＦ（Die Attached Film）である。
第２の半導体チップ３２０は、複数の半導体チップ片３２１、３２２および後述するスペーサ３２３が高さ方向に積層されて成るチップ積層体である。上側の半導体チップ片３２２は、スペーサ３２３ならびにＤＡＦ等の接着部材２３を介して下側の半導体チップ片３２１上に積層されている。
実施例２においては特に、スペーサ３２３は、半導体チップ片３２１のワイヤ４１の導出部である電極パッド２２が露出するように下側の半導体チップ片３２１に積層されている。上側の半導体チップ片３２２は、スペーサ３２３を介して下側の半導体チップ片３２１に積層されている。
第１の半導体チップ３１１ならびに第２の半導体チップ３２０の複数の半導体チップ片３２１、３２２はそれぞれ、各電極パッド２２が、ワイヤ４１を介して配線基板１０の表面に形成された接続パッド１２に接続される。
封止体６０の第１の半導体チップ３１１に重なる領域の上面と、封止体６０の第２の半導体チップ３２０に重なる領域の上面とは、配線基板１０の表面からの高さが互いに等しい。即ち、半導体チップ３１１に重なる領域をも含め、封止体６０の上面は平坦である。
半導体装置３００においても、実施例１の半導体装置１００と同様に、第１の半導体チップ３１１の上面と、第２の半導体チップ３２０の上面とは、配線基板１０の表面からの高さが互いに等しい。第１の半導体チップ３１１の上面と、第２の半導体チップ３２０の上面とは、ＤＡＦ等の接着部材２３の厚さをも含め、配線基板１０の表面からの高さが互いに等しい。
より具体的には、例えば、第１の半導体チップ３１１は、接着部材２３の厚さを含め、厚さ１６０μｍである。一方、チップ積層体である第２の半導体チップ３２０においては、例えば、半導体チップ片３２１、スペーサ３２３および半導体チップ片３２２の厚さがそれぞれ４０μｍ、ＤＡＦ等の３層の接着部材２３の厚さ４０μｍであり、総厚１６０μｍである。
実施例２においても、実施例１と同様に、半導体装置３００は、第１の半導体チップ３１１の上面から封止体６０の表面までの厚さと、第２の半導体チップ（チップ積層体）３２０の上面から封止体６０の表面までの厚さとが等しい。このため、配線基板１０上の封止体６０のバランスが良好であり、半導体装置３００全体として、封止体６０の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置３００のマザーボードへの実装が阻害されることがない。また、第１の半導体チップ３１１を第２の半導体チップ（チップ積層体）３２０と同等の厚さとすることで、封止体６０のレジン量を少なくできるため、より一層の反り量低減を期待できる。
さらに、半導体チップ片３２１と半導体チップ片３２２との間にスペーサ３２３を配置することで、ＦＯＷでワイヤ４１を埋め込むように構成した実施例１に比べ、半導体チップ片３２１を接続するワイヤ４１と半導体チップ片３２２の裏面とのショートのリスクを低減できる。
半導体装置３００においてはまた、第１の半導体チップ３１１および第２の半導体チップ３２０はそれぞれ、配線基板１０上に接触する底面を持っている。第１の半導体チップ３１１の底面と、第２の半導体チップ３２０の底面とは、互いに等しい面積である。
半導体装置３００においてはさらに、第１の半導体チップ３１１と、第２の半導体チップ３２０とは、配線基板１０の表面上において、互いに対称的な位置に搭載される。
本発明の実施例３の半導体装置は、半導体チップ（チップ積層体）の構造が実施例１と異なっている。このため、実施例１と同一または同様の構成や動作については、実施例１の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。
図７を参照すると、本発明の実施例３の半導体装置４００は、単一の配線基板１０と、配線基板１０上に搭載された第１の半導体チップ２１１と、配線基板１０上に第１の半導体チップ２１１に並列して搭載された第２の半導体チップ４２０と、第１の半導体チップ２１１および第２の半導体チップ４２０を覆う封止体６０とを有している。
配線基板１０は、例えば０．２ｍｍ厚のガラスエポキシ基材に所定の配線パターンを形成して成る。
第１の半導体チップ２１１および第２の半導体チップ４２０はそれぞれ、接着部材２３を介して配線基板１０に搭載されている。接着部材２３は、例えば、ＤＡＦ（Die Attached Film）である。
第２の半導体チップ４２０は、複数の半導体チップ片４２１、４２２が高さ方向に積層されて成るチップ積層体である。上側の半導体チップ片４２２は、ＤＡＦ等の接着部材２３を介して下側の半導体チップ片４２１上に積層されている。
実施例３においては特に、上側の半導体チップ片４２２は、下側の半導体チップ片４２１のワイヤ４１の導出部である電極パッド２２が露出するように下側の半導体チップ片４２１に積層されている。上側の半導体チップ片４２２は、下側の半導体チップ片４２１に積層されている。
第１の半導体チップ２１１ならびに第２の半導体チップ４２０の複数の半導体チップ片４２１、４２２はそれぞれ、各電極パッド２２が、ワイヤ４１を介して配線基板１０の表面に形成された接続パッド１２に接続される。
封止体６０の第１の半導体チップ２１１に重なる領域の上面と、封止体６０の第２の半導体チップ４２０に重なる領域の上面とは、配線基板１０の表面からの高さが互いに等しい。即ち、半導体チップ２１１に重なる領域をも含め、封止体６０の上面は平坦である。
半導体装置４００においても、実施例１の半導体装置１００と同様に、第１の半導体チップ２１１の上面と、第２の半導体チップ４２０の上面とは、配線基板１０の表面からの高さが互いに等しい。第１の半導体チップ２１１の上面と、第２の半導体チップ４２０の上面とは、ＤＡＦ等の接着部材２３の厚さをも含め、配線基板１０の表面からの高さが互いに等しい。
より具体的には、例えば、第１の半導体チップ２１１は、接着部材２３の厚さを含め、厚さ１６０μｍである。一方、チップ積層体である第２の半導体チップ４２０においては、例えば、半導体チップ片４２１が厚さ５０μｍ、半導体チップ片４２２が厚さ５０μｍ、２層のＤＡＦ等の接着部材２３の合計が厚さ６０μｍであり、総厚１６０μｍである。
実施例３においても、実施例１と同様に、半導体装置４００は、第１の半導体チップ２１１の上面から封止体６０の表面までの厚さと、第２の半導体チップ（チップ積層体）４２０の上面から封止体６０の表面までの厚さとが等しい。このため、配線基板１０上の封止体６０のバランスが良好であり、半導体装置４００全体として、封止体６０の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置４００のマザーボードへの実装が阻害されることがない。また、第１の半導体チップ２１１を第２の半導体チップ（チップ積層体）４２０と同等の厚さとすることで、封止体６０のレジン量を少なくできるため、より一層の反り量低減を期待できる。
さらに、上側の半導体チップ片４２２が、下側の半導体チップ片４２１のワイヤ４１の導出部である電極パッド２２が露出するように積層されるため、ＦＯＷでワイヤ４１を埋め込むように構成した実施例１に比べ、半導体チップ片４２１を接続するワイヤ４１と半導体チップ片４２２の裏面とのショートのリスクを低減できる。
半導体装置４００においてはまた、第１の半導体チップ２１１および第２の半導体チップ４２０はそれぞれ、配線基板１０上に接触する底面を持っている。第１の半導体チップ２１１の底面と、第２の半導体チップ４２０の底面とは、互いに等しい面積である。
半導体装置４００においてはさらに、第１の半導体チップ２１１と、第２の半導体チップ４２０とは、配線基板１０の表面上において、互いに対称的な位置に搭載される。
本発明の実施例４の半導体装置は、半導体チップ（チップ積層体）の構造が実施例１と異なっている。このため、実施例１と同一または同様の構成や動作については、実施例１の図面および説明を援用的に参照することとし、以下の説明では詳細な説明を省略する。
図８を参照すると、本発明の実施例４の半導体装置５００は、単一の配線基板１０と、配線基板１０上に搭載された第１の半導体チップ３１１と、配線基板１０上に第１の半導体チップ３１１に並列して搭載された第２の半導体チップ５２０と、第１の半導体チップ３１１および第２の半導体チップ５２０を覆う封止体６０とを有している。
配線基板１０は、例えば０．２ｍｍ厚のガラスエポキシ基材に所定の配線パターンを形成して成る。
第１の半導体チップ３１１は、接着部材２３を介して配線基板１０に搭載されている。接着部材２３は、例えば、ＤＡＦ（Die Attached Film）である。
第２の半導体チップ５２０は、複数の半導体チップ片５２１、５２２、５２３が高さ方向に積層されて成るチップ積層体である。
実施例４においては特に、第２の半導体チップ（チップ積層体）５２０の半導体チップ片５２１、５２２、５２３がそれぞれ、図示しない内部回路に接続されると共に厚さ方向に貫通して形成された貫通電極２５と、半導体チップ片の一方および他方の板面にそれぞれ貫通電極２５に電気的に接続するように形成された端子としてのバンプ２６とを備えている。
そして、上側の半導体チップ片５２２は、その貫通電極２５と、その下側のバンプ２６と、下側の半導体チップ片５２１の上側のバンプ２６と、半導体チップ片５２１の貫通電極２５と、半導体チップ片５２１の下側のバンプ２６とを介して配線基板１０の表面に形成された接続パッド１２に接続される。同様に、上側の半導体チップ片５２３は、その貫通電極２５と、その下側のバンプ２６と、下側の半導体チップ片５２２の上側のバンプ２６と、半導体チップ片５２２の貫通電極２５と、半導体チップ片５２２の下側のバンプ２６と、さらに下側の半導体チップ片５２１の上側のバンプ２６と、半導体チップ片５２１の貫通電極２５と、半導体チップ片５２１の下側のバンプ２６とを介して配線基板１０の表面に形成された接続パッド１２に接続される。
上下のバンプ２６間は、例えば、フリップチップボンディングによって接合される。より具体的には、高温、例えば３００℃程度で荷重を印加することにより、上下のバンプ２６間は接合される。尚、フリップチップボンディング時に、荷重だけではなく、超音波を印加するようにしても良い。
さらに、積層された半導体チップ片５２１、５２２、５２３は、アンダーフィル２７によって接着固定されている。
封止体６０の第１の半導体チップ３１１に重なる領域の上面と、封止体６０の第２の半導体チップ５２０に重なる領域の上面とは、配線基板１０の表面からの高さが互いに等しい。即ち、半導体チップ３１１に重なる領域をも含め、封止体６０の上面は平坦である。
半導体装置５００においても、実施例１の半導体装置１００と同様に、第１の半導体チップ３１１の上面と、第２の半導体チップ５２０の上面とは、配線基板１０の表面からの高さが互いに等しい。第１の半導体チップ３１１の上面と、第２の半導体チップ５２０の上面とは、ＤＡＦ等の接着部材２３の厚さをも含め、配線基板１０の表面からの高さが互いに等しい。
より具体的には、例えば、第１の半導体チップ３１１は、接着部材２３の厚さを含め、厚さ１６０μｍである。一方、チップ積層体である第２の半導体チップ５２０も、総厚１６０μｍである。
実施例４においても、実施例１と同様に、半導体装置５００は、第１の半導体チップ３１１の上面から封止体６０の表面までの厚さと、第２の半導体チップ（チップ積層体）５２０の上面から封止体６０の表面までの厚さとが等しい。このため、配線基板１０上の封止体６０のバランスが良好であり、半導体装置５００全体として、封止体６０の熱硬化時の硬化収縮に起因した不均一なねじれや歪みを発生し難い。したがって、半導体装置５００のマザーボードへの実装が阻害されることがない。また、第１の半導体チップ３１１を第２の半導体チップ（チップ積層体）５２０と同等の厚さとすることで、封止体６０のレジン量を少なくできるため、より一層の反り量低減を期待できる。
さらに、実施例４においては、ワイヤを用いずに、チップ積層体における半導体チップ片に形成された貫通電極およびバンプを用いて半導体チップ片を配線基板に接続するため、ＦＯＷでワイヤを埋め込むように構成した実施例１に比べ、ワイヤと半導体チップ片のとのショートのリスクを低減できる。さらにまた、チップ積層体における半導体チップ片を貫通電極を介して電気的に接続することで、大容量化と信号の高速化を図ることができる。
半導体装置５００においてはまた、第１の半導体チップ３１１および第２の半導体チップ５２０はそれぞれ、配線基板１０上に接触する底面を持っている。第１の半導体チップ３１１の底面と、第２の半導体チップ５２０の底面とは、互いに等しい面積である。
半導体装置５００においてはさらに、第１の半導体チップ３１１と、第２の半導体チップ５２０とは、配線基板１０の表面上において、互いに対称的な位置に搭載される。
以上説明した幾つかの実施例に限定されることなく、本発明は、その要旨を逸脱しない技術範囲内であれば、種々の変形が可能であることは云うまでもない。
例えば、本実施例では、配線基板の上に並列して搭載された第１の半導体チップと、第２の半導体チップ（チップ積層体）との上面がほぼ同一になるように、主に第１の半導体チップの厚さを調整する場合について説明したが、本発明は、単一チップまたはチップ積層体に関わらず３個以上の半導体チップを搭載した半導体装置であってもよい。また、半導体チップ同士の高さを調整するために、単一チップに応じてチップ積層体の高さを調整するようにしてもよい。
また、本実施例では、チップ積層体を構成する複数の半導体チップ片の厚さを同じ厚さで構成した場合について説明したが、本発明は、チップ積層体の上面と下面と第１の半導体チップが同一平面を構成するように配置されていれば、複数の半導体チップ片の厚さは異なっていてもよい。
さらに、本実施例では、チップ積層体の厚さと、ほぼ同じ厚さになるように第１の半導体チップの厚さを調整する場合について説明したが、２チップの積層体と３チップの積層体等、２つの搭載領域において、半導体チップの積層数の異なる半導体装置にも同様に適用可能である。
以上説明した実施例の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）単一の配線基板と、前記配線基板上に搭載された第１の半導体チップと、前記配線基板上に前記第１の半導体チップに並列して搭載された第２の半導体チップと、前記第１および前記第２の半導体チップを覆う封止体とを有し、
前記第２の半導体チップは、複数の半導体チップ片が高さ方向に積層されて成るチップ積層体であり、
前記第１の半導体チップの上面と、前記第２の半導体チップの上面とは、前記配線基板の表面からの高さが互いに等しいことを特徴とする半導体装置。
（付記２）前記第１の半導体チップおよび前記第２の半導体チップはそれぞれ、接着部材を介して前記配線基板に搭載され、
前記第１の半導体チップの上面と、前記第２の半導体チップの上面とは、前記接着部材の厚さをも含め、前記前記配線基板の表面からの高さが互いに等しい付記１の半導体装置。
（付記３）前記封止体の前記第１の半導体チップに重なる領域の上面と、前記封止体の前記第２の半導体チップに重なる領域の上面とは、前記配線基板の表面からの高さが互いに等しい付記１または２の半導体装置。
（付記４）前記第１の半導体チップおよび前記第２の半導体チップはそれぞれ、前記配線基板上に接触する底面を持ち、
前記第１の半導体チップの前記底面と、前記第２の半導体チップの前記底面とは、互いに等しい面積である付記１〜３のいずれかの半導体装置。
（付記５）前記第１の半導体チップと、前記第２の半導体チップとは、前記配線基板上の互いに対称的な位置に搭載される付記１〜４のいずれかの半導体装置。
（付記６）前記第２の半導体チップの前記複数の半導体チップ片同士は、接着部材を介して積層される付記１〜５のいずれかの半導体装置。
（付記７）前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、
上側の前記半導体チップ片は、フィルム・オン・ワイヤを介して下側の前記半導体チップ片上に積層される付記１〜６のいずれかの半導体装置。
（付記８）前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、
下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片に積層されたスペーサをさらに有し、
前記上側の前記半導体チップ片は、前記スペーサを介して下側の前記半導体チップ片上に積層される付記１〜６のいずれかの半導体装置。
（付記９）前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、
上側の前記半導体チップ片は、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片上に積層される付記１〜６のいずれかの半導体装置。
（付記１０）前記第２の半導体チップの前記複数の半導体チップ片はそれぞれ、厚さ方向に貫通した貫通電極と、当該半導体チップ片の一方および他方の板面にそれぞれ前記貫通電極に電気的に接続するように形成されたバンプとを備え、
上側の前記半導体チップ片は、その前記貫通電極と、その下側の前記バンプと、下側の前記半導体チップ片の上側のバンプと、下側の前記半導体チップ片の前記貫通電極と、下側の前記半導体チップ片の下側の前記バンプとを介して前記配線基板の表面に形成された接続パッドに接続される付記１〜６のいずれかの半導体装置。
（付記１１）単一の配線基板上に第１の半導体チップおよび第２の半導体チップを並列して搭載する工程と、
前記配線基板上に搭載された前記第１および前記第２の半導体チップを封止体によって覆う工程とを有し、
前記第１の半導体チップおよび前記第２の半導体チップを搭載する前記工程は、複数の半導体チップ片を高さ方向に積層してチップ積層体を前記第２の半導体チップとして形成する工程を含み、
前記第１の半導体チップおよび前記第２の半導体チップを搭載する前記工程において、前記第１の半導体チップの上面と、前記第２の半導体チップの上面とを、前記配線基板の表面からの高さが互いに等しくなるように前記第１の半導体チップおよび前記第２の半導体チップを搭載することを特徴とする半導体装置の製造方法。
（付記１２）前記第１の半導体チップおよび前記第２の半導体チップはそれぞれ、接着部材を介して前記配線基板に搭載され、
前記第１の半導体チップおよび前記第２の半導体チップを搭載する前記工程において、前記第１の半導体チップの上面と、前記第２の半導体チップの上面とを、前記接着部材の厚さをも含め、前記配線基板の表面からの高さが互いに等しくなるように前記第１の半導体チップおよび前記第２の半導体チップを搭載する付記１１の半導体装置の製造方法。
（付記１３）前記第１の半導体チップおよび前記第２の半導体チップを封止体によって覆う前記工程において、前記封止体の前記第１の半導体チップに重なる領域の上面と、前記封止体の前記第２の半導体チップに重なる領域の上面とを、前記配線基板の表面からの高さが互いに等しくなるように前記封止体を形成する付記１１または１２の半導体装置の製造方法。
（付記１４）前記第１の半導体チップおよび前記第２の半導体チップはそれぞれ、前記配線基板上に接触する底面を持ち、
前記第１の半導体チップの前記底面と、前記第２の半導体チップの前記底面とは、互いに等しい面積である付記１１〜１３のいずれかの半導体装置の製造方法。
（付記１５）前記第１の半導体チップおよび前記第２の半導体チップを搭載する前記工程において、前記第１の半導体チップと、前記第２の半導体チップとを、前記配線基板上の互いに対称的な位置に搭載する付記１１〜１４のいずれかの半導体装置の製造方法。
（付記１６）チップ積層体を前記第２の半導体チップとして形成する工程において、前記第２の半導体チップの前記複数の半導体チップ片同士を、接着部材を介して積層する付記１１〜１５のいずれかの半導体装置の製造方法。
（付記１７）前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片をそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続する工程をさらに有し、
チップ積層体を前記第２の半導体チップとして形成する工程において、上側の前記半導体チップ片を、フィルム・オン・ワイヤを介して下側の前記半導体チップ片上に積層する付記１１〜１６のいずれかの半導体装置の製造方法。
（付記１８）前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片をそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続する工程をさらに有し、
チップ積層体を前記第２の半導体チップとして形成する工程において、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように、下側の前記半導体チップ片にスペーサを積層し、さらに、前記上側の前記半導体チップ片を、前記スペーサを介して下側の前記半導体チップ片上に積層する付記１１〜１６のいずれかの半導体装置の製造方法。
（付記１９）前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片をそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続する工程をさらに有し、
チップ積層体を前記第２の半導体チップとして形成する工程において、上側の前記半導体チップ片を、下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片上に積層する付記１１〜１６のいずれかの半導体装置の製造方法。
（付記２０）前記第２の半導体チップの前記複数の半導体チップ片にそれぞれ、厚さ方向に貫通した貫通電極と、当該半導体チップ片の一方および他方の板面にそれぞれ前記貫通電極に電気的に接続するように形成されたバンプとを予め形成する工程と、
上側の前記半導体チップ片を、その前記貫通電極と、その下側の前記バンプと、下側の前記半導体チップ片の上側のバンプと、下側の前記半導体チップ片の前記貫通電極と、下側の前記半導体チップ片の下側の前記バンプとを介して前記配線基板の表面に形成された接続パッドに接続する工程とをさらに有する付記１１〜１６のいずれかの半導体装置の製造方法。
１０ 配線基板
１２ 接続パッド
１３ ランド
１４ 配線
１６ 半田ボール
２２ 電極パッド
２３、２３’、２４ 接着部材
２５ 貫通電極
２６ バンプ
２７ アンダーフィル
６０ 封止体
１００、１００’、３００、４００、５００ 半導体装置
２１１、２１１’、３１１ 第１の半導体チップ
２２０、３２０、４２０、５２０ 第２の半導体チップ（チップ積層体）
２２１、２２２、３２１、３２２、４２１、４２２、５２１、５２２、５２３ 半導体チップ片
３２３ スペーサ
ＢＴ ボンディングテープ
ＤＢ ダイシングブレード
ＤＴ ダイシングテープ
ＧＳ バックグラインド用砥石
ＰＲ 一括封止体
ＳＷ 半導体ウエハ
ＷＢ 配線母基板

Claims (5)

  1. 単一の配線基板と、前記配線基板上に搭載された第１の半導体チップと、前記配線基板上に前記第１の半導体チップに並列して搭載された第２の半導体チップと、前記第１および前記第２の半導体チップを覆う封止体とを有し、
    前記第２の半導体チップは、複数の半導体チップ片が高さ方向に積層されて成るチップ積層体であり、
    前記第１の半導体チップの上面と、前記第２の半導体チップの上面とは、前記配線基板の表面からの高さが互いに等しいことを特徴とする半導体装置。
  2. 前記第１の半導体チップおよび前記第２の半導体チップはそれぞれ、接着部材を介して前記配線基板に搭載され、
    前記第１の半導体チップの上面と、前記第２の半導体チップの上面とは、前記接着部材の厚さをも含め、前記前記配線基板の表面からの高さが互いに等しい請求項１に記載の半導体装置。
  3. 前記第１の半導体チップならびに前記第２の半導体チップの前記複数の半導体チップ片はそれぞれ、ワイヤを介して前記配線基板の表面に形成された接続パッドに接続され、
    下側の前記半導体チップ片の前記ワイヤの導出部が露出するように下側の前記半導体チップ片に積層されたスペーサをさらに有し、
    前記上側の前記半導体チップ片は、前記スペーサを介して下側の前記半導体チップ片上に積層される請求項１または２に記載の半導体装置。
  4. 前記第２の半導体チップの前記複数の半導体チップ片はそれぞれ、厚さ方向に貫通した貫通電極と、当該半導体チップ片の一方および他方の板面にそれぞれ前記貫通電極に電気的に接続するように形成されたバンプとを備え、
    上側の前記半導体チップ片は、その前記貫通電極と、その下側の前記バンプと、下側の前記半導体チップ片の上側のバンプと、下側の前記半導体チップ片の前記貫通電極と、下側の前記半導体チップ片の下側の前記バンプとを介して前記配線基板の表面に形成された接続パッドに接続される請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 単一の配線基板上に第１の半導体チップおよび第２の半導体チップを並列して搭載する工程と、
    前記配線基板上に搭載された前記第１および前記第２の半導体チップを封止体によって覆う工程とを有し、
    前記第１の半導体チップおよび前記第２の半導体チップを搭載する前記工程は、複数の半導体チップ片を高さ方向に積層してチップ積層体を前記第２の半導体チップとして形成する工程を含み、
    前記第１の半導体チップおよび前記第２の半導体チップを搭載する前記工程において、前記第１の半導体チップの上面と、前記第２の半導体チップの上面とを、前記配線基板の表面からの高さが互いに等しくなるように前記第１の半導体チップおよび前記第２の半導体チップを搭載することを特徴とする半導体装置の製造方法。
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