JP5666211B2 - 配線基板及び半導体装置の製造方法 - Google Patents

配線基板及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体チップが実装される配線基板、及びこの配線基板を用いた半導体装置の製造方法に関する。
従来、ＢＧＡ（Ball Grid Array）型の半導体装置では、配線基板が有する複数の製品形成部のそれぞれに半導体チップを搭載し、配線基板上の複数の製品形成部を一体的に覆う封止体を形成した後、配線基板を個々の製品形成部毎に分割するＭＡＰ（Mold Array Process）方式が用いられている（例えば、特許文献１、２参照）。
配線基板は、半導体チップが実装される複数の製品形成部が配列された製品形成エリアと、製品形成エリアに実装された半導体チップを覆う封止体としての封止樹脂材が設けられる成形エリアとを有している。製品形成エリアは、半導体チップと電気的に接続される配線パターンが形成されている。成形エリアは、製品形成エリアの周囲に亘って配置されている。また、配線基板は、成形エリアに封止樹脂材を形成するときに成形金型の上金型と下金型との間に配線基板を挟んで保持するためのクランプエリアを有している。クランプエリアは、成形エリアの外周側に配置されており、配線基板の外周部に沿って枠状に形成されている。
また、配線基板の剛性を高めて反りの発生を抑えるために、所望の配線パターンが形成された製品形成部の外周側に、配線を形成する材料によって塗り潰されたベタパターンが設けられている。このベタパターンは、配線基板の成形エリアとクランプエリアに亘って形成されている。
ただし、配線基板の一面を連続的に覆うように、いわゆる塗り潰すようにベタパターンを構成した場合には、ベタパターンを形成する材料と、配線基板を形成する材料との熱膨張率の差によって、配線基板に厚み方向に反りが生じてしまう不都合がある。また、塗り潰すようにベタパターンを構成した場合には、ベタパターンが配線基板から剥離してしまう不都合がある。
そのため、ベタパターンは、配線基板に生じる反りを緩和し、ベタパターンの剥離を抑えるために、所定の大きさに形成された複数のドットに分割されており、複数のドットがマトリックス状に配列されて構成されている。また、ベタパターンを構成するドットは、ベタパターンによって配線基板に生じる反りがある程度小さくなるように、所定の大きさに形成されている。
また、クランプエリアは、成形金型のゲートに対応する位置に、ゲートエリアが設けられている。ゲートエリアは、配線を形成する材料によって塗り潰されて形成されており、封止樹脂材との剥離性を確保するために絶縁膜が除去されている。
特開２００１−０４４３２４号公報 特開２００１−０４４２２９号公報
近年、携帯型電子機器の小型化、薄型化に伴って、携帯型電子機器に搭載される半導体装置も小型化、薄型化の要求があり、配線基板も薄型化されてきている。配線基板を厚さ０．１ｍｍ程度まで薄型化した場合には、配線基板の機械的な剛性が大幅に低下してしまう。
そのため、配線基板の成形工程において、図８に示すように、成形金型１２１を構成する一組の上金型１２１ａと下金型１２１ｂとの間に、薄い配線基板１０１の外周部のクランプエリア１１３に亘って挟んで保持したときに、成形金型１２１のゲート１２４に対応する、クランプエリア１１３内のゲートエリア１１４の部分が、成形金型１２１の配線基板１０１を挟む力によって、歪んでしまう問題がある。
このように、ゲートエリア１１４の部分が、成形金型１２１のキャビティ１２２側に膨らむように歪むことによって成形金型１２１内に注入された封止樹脂材１３０が、配線基板１０１の一面側から配線基板１０１の他面側に流れて漏れ出してしまい、配線基板１０１の裏面側に形成されたランドを封止樹脂材１３０が覆ってしまう恐れがある。これにより、半導体装置の製造工程における、その後に行われるボールマウント工程において、配線基板のランドに半田ボールを形成できなくなる。その結果、半導体装置の製造不良となり、半導体装置を実装基板に実装することが不能になるという問題があった。
本発明は、上述のような課題を解決するものである。
本発明の配線基板の一態様によれば、半導体チップが実装される複数の製品形成部が配置された製品形成エリアと、製品形成エリアの外周側に設けられ製品形成部に実装された半導体チップを覆う封止部が形成される成形エリアと、成形エリアの外周側に設けられ封止部を形成するための成形金型によって保持されるクランプエリアと、製品形成エリアに設けられ半導体チップと電気的に接続される配線と、成形エリアに設けられ複数のドットが配列されてなる第１のベタパターンと、クランプエリアに設けられ第１のベタパターンのドットよりも大きい複数のドットが配列されてなる第２のベタパターンと、を備える。
以上のように構成した本発明に係る配線基板は、成形エリアに設けられた第１のベタパターンよりも大きなドットからなる第２のベタパターンが、クランプエリアに設けられたことによって、配線基板のクランプエリアの剛性が向上される。このため、配線基板の成形エリアに封止部を形成するときに配線基板のクランプエリアに歪みが生じるのを防ぐことができる。その結果、配線基板は、成形エリアに封止部を形成するときに封止樹脂材が配線基板の一面側から他面側に流れ込むことによって、成形不良を生じることを防ぐことができる。
また、本発明に係る半導体装置の製造方法の一態様によれば、半導体チップが実装される複数の製品形成部が配置された製品形成エリアと、製品形成エリアの外周側に設けられ製品形成部に実装された半導体チップを覆う封止部が形成される成形エリアと、成形エリアの外周側に設けられ封止部を形成するための成形金型によって保持されるクランプエリアと、製品形成エリアに設けられ半導体チップと電気的に接続される配線と、成形エリアに設けられ複数のドットが配列されてなる第１のベタパターンと、クランプエリアに設けられ第１のベタパターンのドットよりも大きい複数のドットが配列されてなる第２のベタパターンと、を備える配線基板を用いる。そして、半導体装置の製造方法は、半導体チップを製品形成部に実装する工程と、半導体チップが製品形成部に実装された配線基板のクランプエリアを成形金型で保持し、成形エリア及び製品形成エリアを覆うように封止部を形成する工程と、を有する。
本発明によれば、クランプエリアに設けられた第２のベタパターンを備えることによって、配線基板のクランプエリアの剛性の向上を図り、封止部を形成したときに配線基板に歪みを生じることを防ぐことができる。
本実施例の配線基板を示す平面図である。 本実施例の配線基板を示す断面図である。 本実施例の配線基板が備える第１及び第２のベタパターンを示す平面図である。 本実施例における第１及び第２のベタパターンを構成するドットの配置を説明するための平面図である。 本実施例の配線基板を用いた半導体装置の製造方法を説明するための断面図である。 本実施例の配線基板を用いた半導体装置の製造方法におけるモールド工程を示す断面図である。 本実施例の配線基板を用いたモールド工程を説明するための断面図である。 本発明に関連する配線基板を用いたモールド工程を示す断面図である。
以下、本発明の具体的な実施例について、図面を参照して説明する。
図１は実施例の配線基板の概略構成を示す平面図である。図２は実施例の配線基板の概略構成を示す断面図である。図３は、実施例の配線基板が備える第１及び第２のベタパターンの構成を示す平面図である。図４は、実施例における第１及び第２のベタパターンを構成するドットの配置を説明するための平面図である。
配線基板１としては、例えば厚さ０．１ｍｍのガラスエポキシ配線基板が用いられている。配線基板１の一面には、図１に示すように、マトリックス状に配置された複数の製品形成部５を有している。配線基板１には、例えば４×５（縦×横）で配列された２０個の製品形成部５を有する製品形成エリア６が２つ配置されている。また、配線基板１の各製品形成部５には、それぞれ所定の配線パターン（不図示）が形成されている。配線パターンを形成する配線は部分的に絶縁膜、例えばソルダーレジストで覆われている。
図２及び図３に示すように、製品形成部５の一面側には、配線を覆うソルダーレジストから配線が露出された部位に、複数の接続パッド７が形成されている。また、図３に示すように、製品形成部５の他面側には、配線を覆うソルダーレジストから配線が露出された部位に、複数のランド８が形成されている。そして、接続パッド７と、接続パッド７に対応するランド８とは、配線基板１が有する配線によってそれぞれ電気的に接続されている。
また、配線基板１は、複数の製品形成部５がマトリックス状に配置された製品形成エリア６の周囲に設けられた枠部１０を有している。枠部１０には、所定の間隔で位置決め孔９が設けられており、半導体装置の製造工程における搬送、位置決めが可能に構成されている。配線基板１の枠部１０は、製品形成エリア６の周囲に配置されており、半導体チップ１１を封止樹脂材で被覆するモールド工程にて製品形成部５と共に封止樹脂材が成形される成形エリア１２と、成形エリア１２の外周側に配置され、配線基板１の外周部に沿って形成されてモールド工程にて成形金型の間に挟まれて保持されるクランプエリア１３とを有している。
成形エリア１２は、製品形成エリア６の外周に亘って設けられている。クランプエリア１３は、成形エリア１２の外周に亘って設けられている。また、配線基板１のクランプエリア１３には、成形金型のゲートに対応するゲートエリア１４が設けられている。ゲートエリア１４は、配線を形成する材料によって塗り潰されて形成されている。
また、配線基板１が有する成形エリア１２の一面側には、図３及び図４に示すように、例えば略正方形状で、０．３ｍｍ×０．３ｍｍ程度（縦×横）のサイズの複数のドットによって構成された第１のベタパターン１６が形成されている。第１のベタパターン１６の各ドットは、０．０５ｍｍの間隔をあけてマトリックス状に配置されている。
なお、本実施例において、ベタパターンは、複数のドットが配列されて構成されているので、連続的に塗り潰された「ベタ」状態と異なっており、厳密にはいわゆるドットパターンであるが、便宜上、ベタパターンと称する。
また、成形エリア１２の他面側にも、一面側と同様に、第１のベタパターン１６が形成されている。ただし、成形エリア１２の他面側に形成される第１のベタパターン１６は、ドットの配置のみが、一面側に形成される第１のベタパターン１６と異なっている。配線基板１の一面側の第１のベタパターン１６と、配線基板１の他面側の第１のベタパターン１６は、ドットの位置が、マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている。
すなわち、成形エリア１２の他面側に形成された第１のベタパターン１６を構成する１つのドットの中心点は、図４に点線で示すように、成形エリア１２の一面側に形成された第１のベタパターン１６において、２×２（縦×横）で配置された互いに隣接する４つのドットの中心点が形成する四角形の中心に位置するように配置されている。
言い換えると、成形エリア１２の他面側の第１のベタパターン１６が有する１つの正方形状のドットは、成形エリア１２の一面側の第１のベタパターン１６において、２×２（縦×横）で配置された４つの正方形状のドットの各角にそれぞれ跨るように配置されている。
実施例では、配線が形成されない領域である成形エリア１２の上下面（表裏面）に、ドットの配置を互いにずらした第１のベタパターン１６をそれぞれ形成することで、配線が形成された製品形成部５と、成形エリア１２との剛性のバランスがとられるので、配線基板１の厚み方向に生じる反りを抑制することができる。また、正方形状等の四角形状のドットからなる第１のベタパターン１６を配置することで、第１のベタパターン１６の各ドット間の隙間を小さくし、成形エリア１２の剛性を向上できる。
さらに、実施例の配線基板１では、図２及び図３に示すように、枠部１０のクランプエリアに、例えば略正方形状で、第１のベタパターン１６のドットよりも大きなサイズ、例えば１ｍｍ×１ｍｍ程度以上のサイズのドットからなる第２のベタパターン１７が、０．０５ｍｍの間隔をあけてマトリックス状に配置されている。このように、配線基板１のクランプエリア１３に第１のベタパターン１６のドットよりも大きいドットからなる第２のベタパターン１７が配置されたことで、成形エリアのモールド時にクランプされる配線基板の外周端部における剛性を更に向上することができる。
このため、モールド工程で配線基板１のクランプエリア１３をクランプする際に、ゲートエリア１４で生じる配線基板１の歪みを低減することができる。また、第２のベタパターン１７に関しても、第１のベタパターン１６と同様に、配線基板１の一面側の第２のベタパターン１７と他面側の第２のベタパターン１７は、第２のベタパターン１７を構成するドットの隙間の位置が表裏面で可能な限り重ならないように、互いにドットの位置をズラして配置されている。
また、図３において図示を省略しているが、図２に示すように、成形エリア１２とクランプエリア１３に形成された第１及び第２のベタパターン１６、１７上には、絶縁膜１９、例えばソルダーレジスト膜が形成されている。なお、ゲートエリア１４の部分は、モールド（成形）後に配線基板１から図６（ｃ）に示すカル部３４の除去を容易に行えるように剥離性を確保するために、絶縁膜が除去されている。
なお、本実施例では、配線基板１の搬送性時の機械的強度を十分に確保することも考慮し、配線基板１の外周部の全てのクランプエリア１３に第２のベタパターン１７を形成するように構成された。しかし、モールド工程において、配線基板１のゲートエリア１４の部分に生じる歪みを低減することだけを目的とする場合には、ゲートエリア１４を有するクランプエリア１３が配置された、配線基板１の外周部の一辺のみに第２のベタパターン１７を配置するように構成されても良い。
以上のように構成された配線基板１を用いた半導体装置の製造方法について説明する。図４は、ＢＧＡ（Ball Grid Array）型の半導体装置の組立フローを示す断面図である。図５は、本実施例の配線基板１を用いた半導体装置の製造方法を説明するための断面図である。図６は、本実施例の配線基板１を用いた半導体装置の製造方法におけるモールド工程を示す断面図である。図７は、本実施例の配線基板１を用いたモールド工程を説明するための断面図である。
まず、図５（ａ）に示すように、配線基板１は、ダイボンディング工程に移行され、各製品形成部５に半導体チップ１１が載置される。
半導体チップ１１は、例えばＳｉ基板の一面に論理回路や記憶回路等が形成され、周辺近傍位置には複数の電極パッド（図示せず）が形成されている。また、電極パッドを除く半導体チップ１１の一面には、パッシベーション膜（図示せず）が形成され、回路形成面が保護されている。
そして、ダイボンディング工程では、図示しないダイボンディング装置を用いて、配線基板１の一面側の各製品形成部５の略中央部に、それぞれ半導体チップ１１の他面（電極パッドが形成された面の反対の面）が、絶縁性を有する接着材、あるいはＤＡＦ（Die Attached Film）等を介して接着固定される。全ての製品形成部５に半導体チップ１１が載置された配線基板１は、ワイヤボンディング工程に移行される。
ワイヤボンディング工程では、図５（ｂ）に示すように、半導体チップ１１の一面に形成された電極パッドと、それに対応する製品形成部５の接続パッド７とを、導電性を有するワイヤ２０によって結線する。ワイヤ２０は、例えばＡｕまたはＣｕ等によって形成されており、図示しないワイヤボンディング装置を用いて、溶融されて一端にボールが形成されたワイヤ２０が半導体チップ１１の電極パッド上に超音波熱圧着することで接続される。その後、ワイヤ２０は、所定のループ形状を描くように延ばされ、ワイヤ２０の他端を、電極パッドに対応する接続パッド７上に超音波熱圧着することで接続される。全ての製品形成部５へのワイヤ２０の接続が完了した配線基板１は、図５（ｂ）に示すように構成されてモールド工程に移行される。
次に、本実施例の半導体装置の製造方法におけるモールド工程について説明する。
図６（ａ）は、本実施例におけるモールド工程で用いられる成形金型としての成形装置（トランスファモールド装置）の概略構成を示す断面図である。
図６（ａ）に示すように、成形装置は、一対の上金型２１ａと下金型２１ｂからなる成形金型２１を有している。上金型２１ａには、封止樹脂材が充填されるキャビティ２２が形成されており、下金型２１ｂには配線基板１が載置される凹部２３が形成されている。また、上金型２１ａには、キャビティ２２に連通して、ゲート２４、ポット２５が形成されると共に、ゲート２４側の端部に対向する端部にエアベント２６が形成されている。
ワイヤボンディングの完了した配線基板１は、図６（ｂ）に示すように、下金型２１ａの凹部２３内に載置される。そして、配線基板１は、成形金型２１を型締することで、クランプエリア１３が上金型２１ａと下金型２１ｂとの間に挟まれて保持される。続いて、図７に示すように、成形金型２１のゲート２４から封止樹脂材３０が供給されることで、封止樹脂材３０によって、配線基板１の製品形成エリア６と成形エリア１２とに跨って覆われた封止部２８やランナー部２９が形成される。
本実施例では、配線基板１の成形エリア１２に設けられた第１のベタパターン１６よりも大きなドットからなる第２のベタパターン１７が、クランプエリア１３に設けられたことで、クランプエリア１３の剛性が向上されている。また、配線基板１の両面において、第１のベタパターン１６のドットの位置が互いにずれていることによって、成形エリア１２の剛性が更に向上されている。また同様に、配線基板１の両面において、第２のベタパターン１７のドットの位置が互いにずれていることによって、クランプエリア１３の剛性が更に向上されている。
また、本実施例では、ＭＡＰ方式が用いられているので、キャビティ２２は、複数の製品形成部５を一括で覆う大きさに形成されている。また、本実施例において、キャビティは２つに分割されて配置されている。そして、下金型２１ｂのポット２５にタブレット（レジンタブレット）３１が供給され、タブレット３１が加熱溶融される。
そして、図６（ｃ）に示すように、溶融された封止樹脂材をプランジャー３２によってゲート２４からキャビティ２２内に注入する。キャビティ２２内に封止樹脂材を充填した後、所定の温度、例えば１８０℃で加熱処理することで、封止樹脂材が硬化され、封止部２８が形成される。
その後、成形金型２１から、配線基板１を取り出し、所定の温度、例えば２４０℃でリフローすることで封止部２８が完全に硬化される。
このようにして、図４（ａ）及び（ｂ）に示すような、配線基板１の製品形成部５に封止部２８が形成された半導体装置の中間構造体が形成される。また、図５（ｃ）に示すように、中間構造体の封止部２８に連結されたゲート部３３とランナー部２９及びカル部３４を形成する封止樹脂材が除去される。
次に、配線基板１は、ボールマウント工程に移行され、図５（ｄ）に示すように、配線基板１の他面に格子状に配置された複数のランド８上に、導電性を有する半田ボール３６を設けることで、外部端子となるバンプ電極が形成される。
ボールマウント工程では、配線基板１上のランド８の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、例えば半田等からなる半田ボール３６を吸着孔に保持し、保持された半田ボール３６を、フラックスを介して配線基板１の全てのランド８に一括搭載する。そして、全ての製品形成部５への半田ボール３６の搭載後、配線基板１をリフローすることでバンプ電極（外部端子）が形成される。
最後に、半田ボール３６の搭載された配線基板１は基板ダイシング工程に移行される。
図５（ｅ）に示すように、配線基板１をダイシングライン３８（図５（ｄ）参照）で切断し、製品形成部５毎に分離する。基板ダイシング工程は、配線基板１の封止部２８側をダイシングテープ３９に接着層を介して接着し、ダイシングテープ３９によって配線基板１を支持する。その後、配線基板１を、図示しないダイシング装置のダイシングブレードによって縦横にダイシングライン３８に沿って切断して製品形成部５毎に切断分離する。切断分離後、ダイシングテープ３９から製品形成部５をピックアップすることで、半導体装置が得られる。
上述したように、本実施例の配線基板１は、半導体チップ１１が実装される複数の製品形成部５が配置された製品形成エリア６と、製品形成エリア６の外周側に設けられ製品形成部５に実装された半導体チップ１１を覆う封止部２８が形成される成形エリア１２と、成形エリア１２の外周側に設けられ封止部２８を形成するための成形金型２１によって保持されるクランプエリア１３と、製品形成エリア６に設けられ半導体チップ１１と電気的に接続される配線と、成形エリア１２に設けられ複数のドットが配列されてなる第１のベタパターン１６と、クランプエリア１３に設けられ第１のベタパターン１６のドットよりも大きい複数のドットが配列されてなる第２のベタパターン１７と、を備える。
このように、配線基板１は、成形エリア１２に設けられた第１のベタパターン１６よりも大きなドットからなる第２のベタパターン１７が、クランプエリア１３に設けられることによって、配線基板１のクランプエリア１３の剛性を向上することが可能になる。このため、封止部２８を形成するモールド工程で配線基板１の厚み方向に歪みが生じることを防ぐことができる。
また、本実施例において、クランプエリア１３は、成形金型２１が有するゲート２４に対応するゲートエリア１４を有している。また、第２のベタパターン１７は、ゲートエリア１４に隣接する位置に設けられている。これによって、配線基板１のゲートエリア１４に生じるクランプ時の歪みを防ぐことができる。
また、本実施例において、第１のベタパターン１６は、マトリックス状に配列された複数のドットを有している。第１のベタパターン１６は、配線基板１の一面側の成形エリア１２と、配線基板１の他面側の、成形エリア１２に対応する領域にそれぞれ設けられている。そして、配線基板１の一面側の第１のベタパターン１６と、配線基板１の他面側の第１のベタパターン１６は、ドットの位置が、マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている。これによって、配線基板１の成形エリア１２の剛性を更に向上することができる。
また、本実施例において、第２のベタパターン１７は、マトリックス状に配列された複数のドットを有している。第２のベタパターン１７は、配線基板１の一面側のクランプエリア１３と、配線基板１の他面側のクランプエリア１３にそれぞれ設けられている。そして、配線基板１の一面側の第２のベタパターン１７と、配線基板１の他面側の第２のベタパターン１７は、ドットの位置が、マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている。これによって、配線基板１のクランプエリア１３の剛性を更に向上することができる。
また、本実施例において、第１のベタパターン１６及び第２のベタパターン１７は、絶縁材料（絶縁膜）によって覆われていることによって、剛性の更なる向上が図られている。
また、本実施例において、第２のベタパターン１７は、配線基板１の外周部の、ゲートエリア１４を除く全周に亘って設けられることによって、配線基板１の外周部全体の剛性を向上することができる。
また、本実施例において、第１のベタパターン１６及び第２のベタパターン１７は、配線と同一の材料で形成されることによって、配線パターンの形成時に容易に形成することができる。
以上、本発明者によってなされた発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本実施例では、略四角形状のドットがマトリックス状に配置されたベタパターンを用いる場合について説明したが、四角形状のドットの短辺が１ｍｍ以上のサイズであれば、例えば円形状等の他の形状のドットからなるベタパターンが配置される構成であっても良い。
また、本実施例では、１つの製品形成部５に１つの半導体チップ１１が搭載された半導体装置の製造方法に用いた場合について説明したが、１つの製品形成部に複数の半導体チップが積層されて搭載されたＭＣＰ（Multi Chip Package）型の半導体装置の製造方法に適用されても良い。
さらに、本実施例では、２つの製品形成エリア６の間にも、第２のベタパターン１７が配置された構成について説明したが、配線基板１の外周部のクランプエリア１３にのみ、第２のベタパターン１７が配置されるように構成されても良い。
また、本発明は、以下の態様の配線基板を含んでいる。
本発明に係る配線基板は、半導体チップが実装される複数の製品形成部が配置された製品形成エリアと、製品形成エリアの外周に亘って設けられ製品形成部に実装された半導体チップを覆う封止部が形成される成形エリアと、成形エリアの外周に亘って設けられ封止部を形成するための成形金型によって保持されるクランプエリアと、クランプエリアに設けられ成形金型が有するゲートに対応するゲートエリアと、製品形成エリアに設けられ半導体チップと電気的に接続される配線と、成形エリアに設けられ複数のドットがマトリックス状に配列されてなる第１のベタパターンと、クランプエリアのゲートエリアに隣接する位置に設けられ第１のベタパターンのドットよりも大きい複数のドットがマトリックス状に配列されてなる第２のベタパターンと、を備える。
また、本発明に係る配線基板において、第１のベタパターンは、マトリックス状に配列された複数のドットを有する。また、第１のベタパターンは、配線基板の一面側の成形エリアと、配線基板の他面側の、成形エリアに対応する領域にそれぞれ設けられる。そして、配線基板の一面側の第１のベタパターンと、配線基板の他面側の第１のベタパターンは、一方の第１のベタパターンにおいて互いに隣接する４つのドットの中心点が形成する四角形の中心に、他方の第１のベタパターンの１つのドットの中心点が位置するように、ドットの位置が互いにずれている。
また、本発明に係る配線基板において、第２のベタパターンは、マトリックス状に配列された複数のドットを有する。第２のベタパターンは、配線基板の一面側のクランプエリアと、配線基板の他面側のクランプエリアにそれぞれ設けられている。そして、配線基板の一面側の第２のベタパターンと、配線基板の他面側の第２のベタパターンは、一方の第２のベタパターンにおいて互いに隣接する４つのドットの中心点が形成する四角形の中心に、他方の第２のベタパターンの１つのドットの中心点が位置するように、ドットの位置が互いにずれている。
１ 配線基板
５ 製品形成部
６ 製品形成エリア
１１ 半導体チップ
１２ 成形エリア
１３ クランプエリア
１４ ゲートエリア
１６ 第１のベタパターン
１７ 第２のベタパターン
２１ 成形金型
２４ ゲート

Claims (10)

  1. 半導体チップが実装される複数の製品形成部が配置された製品形成エリアと、
    前記製品形成エリアの外周側に設けられ、前記製品形成部に実装された前記半導体チップを覆う封止部が形成される成形エリアと、
    前記成形エリアの外周側に設けられ、前記封止部を形成するための成形金型によって保持されるクランプエリアと、
    前記製品形成エリアに設けられ、前記半導体チップと電気的に接続される配線と、
    前記成形エリアに設けられ、複数のドットが配列されてなる第１のベタパターンと、
    前記クランプエリアに設けられ、前記第１のベタパターンのドットよりも大きい複数のドットが配列されてなる第２のベタパターンと、
    を備える、配線基板。
  2. 前記クランプエリアは、前記成形金型が有するゲートに対応するゲートエリアを有し、
    前記第２のベタパターンは、前記ゲートエリアに隣接する位置に設けられている、請求項１に記載の配線基板。
  3. 前記第１のベタパターンは、マトリックス状に配列された前記複数のドットを有し、
    前記第１のベタパターンは、前記配線基板の一面側の前記成形エリアと、前記配線基板の他面側の、前記成形エリアに対応する領域にそれぞれ設けられ、
    前記配線基板の一面側の前記第１のベタパターンと、前記配線基板の他面側の前記第１のベタパターンは、ドットの位置が、前記マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている、請求項１または２に記載の配線基板。
  4. 前記第２のベタパターンは、マトリックス状に配列された前記複数のドットを有し、
    前記第２のベタパターンは、前記配線基板の一面側の前記クランプエリアと、前記配線基板の他面側の前記クランプエリアにそれぞれ設けられ、
    前記配線基板の一面側の前記第２のベタパターンと、前記配線基板の他面側の前記第２のベタパターンは、ドットの位置が、前記マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている、請求項１ないし３のいずれか１項に記載の配線基板。
  5. 前記第１のベタパターン及び前記第２のベタパターンは、絶縁材料によって覆われている、請求項１ないし４のいずれか１項に記載の配線基板。
  6. 前記第２のベタパターンは、前記配線基板の外周部の、前記ゲートエリアを除く全周に亘って設けられている、請求項２に記載の配線基板。
  7. 前記第１のベタパターン及び前記第２のベタパターンは、前記配線と同一の材料で形成されている、請求項１ないし６のいずれか１項に記載の配線基板。
  8. 半導体チップが実装される複数の製品形成部が配置された製品形成エリアと、前記製品形成エリアの外周側に設けられ前記製品形成部に実装された前記半導体チップを覆う封止部が形成される成形エリアと、前記成形エリアの外周側に設けられ前記封止部を形成するための成形金型によって保持されるクランプエリアと、前記製品形成エリアに設けられ前記半導体チップと電気的に接続される配線と、前記成形エリアに設けられ複数のドットが配列されてなる第１のベタパターンと、前記クランプエリアに設けられ前記第１のベタパターンのドットよりも大きい複数のドットが配列されてなる第２のベタパターンと、を備える配線基板を用いて、前記半導体チップを前記製品形成部に実装する工程と、
    前記半導体チップが前記製品形成部に実装された前記配線基板の前記クランプエリアを成形金型で保持し、前記成形エリア及び前記製品形成エリアを覆うように前記封止部を形成する工程と、
    を有する半導体装置の製造方法。
  9. 前記配線基板は、前記第１のベタパターンが、マトリックス状に配列された前記複数のドットを有し、
    前記第１のベタパターンは、前記配線基板の一面側の前記成形エリアと、前記配線基板の他面側の、前記成形エリアに対応する領域にそれぞれ設けられ、
    前記配線基板の一面側の前記第１のベタパターンと、前記配線基板の他面側の前記第１のベタパターンは、ドットの位置が、前記マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている、請求項８に記載の半導体装置の製造方法。
  10. 前記配線基板は、前記第２のベタパターンが、マトリックス状に配列された前記複数のドットを有し、
    前記第２のベタパターンは、前記配線基板の一面側の前記クランプエリアと、前記配線基板の他面側の前記クランプエリアにそれぞれ設けられ、
    前記配線基板の一面側の前記第２のベタパターンと、前記配線基板の他面側の前記第２のベタパターンは、ドットの位置が、前記マトリックス状に直交する２つの配列方向に対してそれぞれ互いにずれている、請求項８または９に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP6387256B2 (ja) * 2014-07-07 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11469149B2 (en) * 2019-11-15 2022-10-11 Semtech Corporation Semiconductor device and method of forming mold degating structure for pre-molded substrate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3066251B2 (ja) * 1994-08-05 2000-07-17 シャープ株式会社 プリント配線基板
JP3544895B2 (ja) 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP3521325B2 (ja) 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US7956471B2 (en) * 2008-11-12 2011-06-07 Freescale Semiconductor, Inc. Mold and substrate for use with mold
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP5259369B2 (ja) * 2008-12-16 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

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