JP3521325B2 - 樹脂封止型半導体装置の製造方法 - Google Patents
樹脂封止型半導体装置の製造方法Info
- Publication number
- JP3521325B2 JP3521325B2 JP21610999A JP21610999A JP3521325B2 JP 3521325 B2 JP3521325 B2 JP 3521325B2 JP 21610999 A JP21610999 A JP 21610999A JP 21610999 A JP21610999 A JP 21610999A JP 3521325 B2 JP3521325 B2 JP 3521325B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- cutting
- substrate
- semiconductor device
- cutting blade
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 238000005520 cutting process Methods 0.000 claims description 70
- 239000011347 resin Substances 0.000 claims description 47
- 229920005989 resin Polymers 0.000 claims description 47
- 238000007789 sealing Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 14
- 239000002245 particle Substances 0.000 claims description 7
- 238000005538 encapsulation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 238000012790 confirmation Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 239000000047 product Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Injection Moulding Of Plastics Or The Like (AREA)
- Dicing (AREA)
Description
置及びその製造方法に関するものであり、特に、チップ
サイズパッケージ(Chip Size Pakag
e、以下、「CSP」とする)と呼ばれるボールグリッ
ドアレイ(Ball Grid Array、以下、
「BGA」とする)型半導体装置に適した技術に関する
ものである。
CSPと呼ばれるBGA型の樹脂封止型半導体装置の製
造工程図を説明する。図9は従来の樹脂封止型半導体装
置の製造工程における、封止樹脂及び配線基板切断工程
の断面図であり、図10は従来の切断後の樹脂封止型半
導体装置の断面図である。
配列された、外部接続用端子が搭載される第1の貫通孔
31を形成し、半導体チップ21搭載面に配線パターン
26を形成する。その際、配線パターン26の一部が第
1の貫通孔31の開口部をそれぞれすべて覆っており、
外部接続用端子24との接続領域となる外部接続用ラン
ド27を形成する。次に、配線基板25上に半導体チッ
プ21を搭載した後、Auワイヤー23を用いたワイヤ
ーボンドにより配線基板25と半導体チップ21との間
の電気的接続を確保する。次に、トランスファーモール
ド法により配線基板25上に配列された半導体チップ2
1およびAuワイヤー23を全て1つの領域で封止樹脂
22により封止する。
々に分離する際、配線基板25の外部端子搭載面側を配
線基板固定用治具33に接着、固定させ、配線基板25
の半導体チップ21搭載面側を上にし、切断ライン確認
用パターン30を配線基板の外部端子搭載面側から確認
できるようにする。切断するラインの認識は配線基板5
の端部に存在する切断ライン確認用パターン30の各々
2点とし、その2点を結んだラインを一直線に封止樹脂
22と配線基板25を1枚の切断用刃物29を用いて、
1回の動作で切断、分割し、図9(b)に示すような状
態にする。
端子搭載面上の外部接続端子用ランド27に外部接続用
端子24を搭載、リフローによって外部接続用端子24
と配線パターン26とを金属接合し、最終製品となる。
脂22によって封止された基板から切断によって製品を
個々に分離する際、従来の方法では、配線基板25と封
止樹脂22からなる基板全体を1枚の切断用刃物29を
用いて1回の動作で切断していたが、この方式では、材
質の異なる封止樹脂22と配線基板25を一度に切断す
ることにより、切断用刃物29の摩耗が激しくなったり
することが懸念される。また、封止樹脂22と配線基板
25との切断面が同一面上になることにより、封止樹脂
22と配線基板25の界面剥離が生じることも懸念され
る。
体装置の製造方法は、一の基板上に複数の半導体チップ
を搭載し、且つ2以上の前記半導体チップ毎に一体樹脂
封止する樹脂封止型半導体装置の製造方法において、前
記基板に、複数の外部接続用の第1の貫通孔を形成し、
半導体チップ搭載領域側の前記基板上に導電膜を形成
し、該導電膜をパターニングすることによって、配線パ
ターンと第1の貫通孔の開口部全体を覆う、前記配線パ
ターンの一部となるランドを形成する工程と、前記半導
体チップを搭載し、且つ該半導体チップ搭載面と反対側
の面から前記第1の貫通孔に前記外部接続用端子を搭載
し、前記半導体チップと前記外部接続用端子とを前記ラ
ンドを介して電気的に接続する工程と、2以上の前記半
導体チップ毎に、該半導体チップを封止樹脂を用いて一
体樹脂封止する工程と、前記外部接続用端子搭載面側か
ら切断位置を認識し、第1の切断用刃物を用いて前記基
板を切断し、その後、前記第1の切断用刃物よりも刃の
厚さの薄い第2の切断用刃物を用いて、2以上の前記半
導体チップを一括封止した前記封止樹脂を切断すること
により、前記半導体チップ毎に上記基板を分割すること
を特徴とするものである。
造方法は、前記基板の2以上の領域において、2以上の
半導体チップを一括樹脂封止することが望ましい。
造方法は、前記第1の切断用刃物は前記封止樹脂よりも
前記基板の切断に適した刃物であり、前記第2の切断用
刃物は前記基板よりも前記封止樹脂の切断に適した刃物
であることが望ましい。
造方法は、前記第1の切断用刃物は所定の粒径を有する
粒状研磨材を有する円盤状の回転部材であり、且つ、前
記第2の切断用刃物は前記第1の切断用刃物の粒状研磨
材よりも大きい粒径を有する粒状研磨材を有する円盤状
の回転部材であることが望ましい。
樹脂封止型半導体装置は、一の基板に複数の半導体チッ
プが搭載され、前記基板の該半導体チップ搭載側におい
て配線パターンを成す導電膜からなるランドで開口部が
すべて覆われた複数の外部接続用の第1の貫通孔が形成
され、前記基板の半導体チップ搭載面と反対側から外部
接続用端子が前記第1の貫通孔において、前記ランドと
電気的に接続され、前記半導体チップが樹脂により封止
されている樹脂封止型半導体装置において、前記基板周
縁部が、封止樹脂端部より内側に位置するものとなり得
る。
発明を詳細に説明する。
脂封止型半導体装置の製造工程を示す平面図であり、図
7は同断面図ある。また、図8は樹脂封止する際の金型
の構成図である。尚、図1乃至図6において、(a)は
半導体チップ搭載領域側からの平面図であり、(b)は
外部接続用端子搭載側からの平面図である。
(c)に示すように、一の配線基板5の縁周部が封止樹
脂2の端部より内側に位置することによって、配線基板
5と封止樹脂2との剥離を抑制することができる。
造工程について説明する。
配線基板5となる基板に、外部接続端子が搭載されるエ
リアアレイ状に配列された第1の貫通孔14を形成する
と同時に、第2の貫通孔11を形成する。尚、本実施例
においては、基板には(材料名)を用いている。その
後、半導体チップ1搭載面に導電膜を形成し、配線パタ
ーン6、配線パターン6の一部である外部接続用ランド
7を形成すると同時に第2の貫通孔11の開口部全面を
覆うように導電パターン10を形成する。
この配線基板5に半導体チップ1をペーストあるいはフ
イルム状の接着剤で配線基板5に接着させ、配線基板全
体を所定の温度、時間で熱処理を実施する。その後、プ
ラズマ処理することにより配線基板5、半導体チップ1
等全体を洗浄し、これらの表面改質、ワイヤーボンド性
の向上を実施する。その後、半導体チップ1の電極パッ
ド(図示せず)と配線パターン6のターミナル(図示せ
ず)とをAuワイヤー3で接続する。
トランスファーモールド法により複数の半導体チップ1
およびAuワイヤー3を封止樹脂2で封入する。
空間に仕切りられた金型15と押さえ部材16とで配線
基板5を固定し、金型15の空間15aから空間15b
の内部に封止樹脂を注入することにより、1つの配線基
板5上に搭載された半導体チップ1を2つの領域に分割
して封止樹脂2により一括で封入する。その後、樹脂封
止された配線基板5全体を所定の温度、時間で熱処理を
実施する。尚、封止樹脂2、2間の境界線(配線基板5
の露出領域)は配線基板5の長手方向に対して垂直方向
となることが、半導体装置の反り抑制のためには望まし
い。
配線基板5の外部接続用ランド7に外部接続用端子4を
搭載する際、1回の動作で配線基板5の外部接続用ラン
ド7に全ての外部接続用端子4を搭載する。その後、リ
フローによって外部接続用端子4と外部接続用ランド7
とを金属接合する。
ように、外部接続用端子4が搭載された配線基板5から
切断によって個々の製品にする際、配線基板の封止樹脂
面側を基板固定用治具13に接着、固定させ、配線基板
5の外部接続用端子搭載面側を上にし、導電パターン1
0と第2の貫通孔11とから構成される切断ライン確認
用マーク12を配線基板の外部端子搭載面側から確認で
きるようにする。切断するラインAの認識は配線基板5
の端部に存在する切断ライン確認用マーク12の対向す
る各々2点(切断ライン確認用マーク対)を用い、その
2点を結んだラインを一直線に切断用刃物8、9で切断
する。
に適した切断用刃物8を用いて、配線基板5のみを切断
し、次に、封止樹脂の切断に適した、切断用刃物8より
刃の厚さの薄い切断用刃物9を用いて、封止樹脂を切断
する。樹脂封止型半導体装置形成後に、封止樹脂2と配
線基板5との界面剥離を防止するためには、切断用刃物
8に比べて、刃の厚さの薄い切断用刃物9を用いればよ
いが、切断用刃物の摩耗を抑制するためには、それぞ
れ、切断する対象に応じて切断用刃物を取り替えること
が望ましい。具体的には、本実施例で用いるポリイミド
系樹脂からなる配線基板の切断には、平均粒径が8μm
のダイヤモンド粒からなる研磨材を有する回転部材から
なる切断用刃物を用い、同様に本実施例で用いるエポキ
シ樹脂からなる封止樹脂の切断には、平均粒径が20μ
mのダイヤモンド粒からなる研磨材を有する回転部材か
らなる切断用刃物を用いる。
に示すように、個々に切断された樹脂封止型半導体装置
を基板固定用治具13から取り出して、最終製品とな
る。
止領域が2つある場合に付いて、説明したが、本発明の
製造方法において、樹脂封止領域が1つの場合や、3つ
以上ある場合においても適用可能である。また、切断ラ
イン確認用マークも本実施例のものに限定されるもので
はない。また、配線基板もポリイミド系樹脂からなる配
線基板に限定されず、ガラスエポキシ系樹脂からなる配
線基板を用いてもよい。
製造方法によれば、BGA型半導体装置において、生産
性の向上、および品質(半導体装置形成後、特に配線基
板5と封止樹脂2の剥離の抑制、予防)の安定化が可能
となる樹脂封止型半導体装置を提供することができる。
複数の半導体チップを搭載し、且つ2以上の前記半導体
チップ毎に一体樹脂封止する樹脂封止型半導体装置の製
造方法において、前記基板に、複数の外部接続用の第1
の貫通孔を形成し、半導体チップ搭載領域側の前記基板
上に導電膜を形成し、該導電膜をパターニングすること
によって、配線パターンと第1の貫通孔の開口部全体を
覆う、前記配線パターンの一部となるランドを形成する
工程と、前記半導体チップを搭載し、且つ該半導体チッ
プ搭載面と反対側の面から前記第1の貫通孔に前記外部
接続用端子を搭載し、前記半導体チップと前記外部接続
用端子とを前記ランドを介して電気的に接続する工程
と、2以上の前記半導体チップ毎に、該半導体チップを
封止樹脂を用いて一体樹脂封止する工程と、前記外部接
続用端子搭載面側から切断位置を認識し、第1の切断用
刃物を用いて前記基板を切断し、その後、前記第1の切
断用刃物よりも刃の厚さの薄い第2の切断用刃物を用い
て、2以上の前記半導体チップを一括封止した前記封止
樹脂を切断することにより、前記半導体チップ毎に上記
基板を分割することを特徴とする、樹脂封止型半導体装
置の製造方法を用いることによって、第1の貫通孔と封
止樹脂端との位置関係を正確に制御することができ、且
つ、生産性を向上させることができる。
において、2以上の半導体チップを一括樹脂封止するこ
とを特徴とする、樹脂封止型半導体装置の製造方法を用
いることにより、樹脂封止型半導体装置の反りを低減す
ることができる。
前記封止樹脂よりも前記基板の切断に適した刃物であ
り、前記第2の切断用刃物は前記基板よりも前記封止樹
脂の切断に適した刃物であることを特徴とする、請求項
1又は請求項2に記載の樹脂封止型半導体装置の製造方
法を用いることにより、樹脂封止型半導体装置の封止樹
脂と基板との剥離を抑制することができる。
所定の粒径を有する粒状研磨材を有する円盤状の回転部
材であり、且つ、前記第2の切断用刃物は前記第1の切
断用刃物の粒状研磨材よりも大きい粒径を有する粒状研
磨材を有する円盤状の回転部材であることを特徴とす
る、樹脂封止型半導体装置の製造方法を用いることによ
り、切断用刃物の摩耗を抑制することができる。
装置の製造工程の半導体チップ搭載面側からの一部平面
図、(b)は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
装置の製造工程の半導体チップ搭載面側からの一部平面
図、(b)は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
装置の製造工程の半導体チップ搭載面側からの一部平面
図、(b)は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
装置の製造工程の半導体チップ搭載面側からの一部平面
図、(b)は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
装置の製造工程の半導体チップ搭載面側からの一部平面
図、(b)は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
装置の製造工程の半導体チップ搭載面側からの一部平面
図、(b)は本発明の一実施例の樹脂封止型半導体装置
の製造工程の外部接続用端子搭載面側からの一部平面図
である。
造工程の一部断面図である。
る際の金型の平面図であり、(b)は(a)のB−Bに
おける断面図である。
断面図である。
る。
Claims (4)
- 【請求項1】 一の基板上に複数の半導体チップを搭
載し、且つ2以上の前記半導体チップ毎に一体樹脂封止
する樹脂封止型半導体装置の製造方法において、前記基
板に、複数の外部接続用の第1の貫通孔を形成し、半導
体チップ搭載領域側の前記基板上に導電膜を形成し、該
導電膜をパターニングすることによって、配線パターン
と第1の貫通孔の開口部全体を覆う、前記配線パターン
の一部となるランドを形成する工程と、前記半導体チッ
プを搭載し、且つ該半導体チップ搭載面と反対側の面か
ら前記第1の貫通孔に前記外部接続用端子を搭載し、前
記半導体チップと前記外部接続用端子とを前記ランドを
介して電気的に接続する工程と、2以上の前記半導体チ
ップ毎に、該半導体チップを封止樹脂を用いて一体樹脂
封止する工程と、前記外部接続用端子搭載面側から切断
位置を認識し、第1の切断用刃物を用いて前記基板を切
断し、その後、前記第1の切断用刃物よりも刃の厚さの
薄い第2の切断用刃物を用いて、2以上の前記半導体チ
ップを一括封止した前記封止樹脂を切断することによ
り、前記半導体チップ毎に上記基板を分割することを特
徴とする、樹脂封止型半導体装置の製造方法。 - 【請求項2】 前記基板の2以上の領域において、2
以上の半導体チップを一括樹脂封止することを特徴とす
る、請求項1に記載の樹脂封止型半導体装置の製造方
法。 - 【請求項3】 前記第1の切断用刃物は前記封止樹脂
よりも前記基板の切断に適した刃物であり、前記第2の
切断用刃物は前記基板よりも前記封止樹脂の切断に適し
た刃物であることを特徴とする、請求項1又は請求項2
に記載の樹脂封止型半導体装置の製造方法。 - 【請求項4】 前記第1の切断用刃物は所定の粒径を
有する粒状研磨材を有する円盤状の回転部材であり、且
つ、前記第2の切断用刃物は前記第1の切断用刃物の粒
状研磨材よりも大きい粒径を有する粒状研磨材を有する
円盤状の回転部材であることを特徴とする、請求項3に
記載の樹脂封止型半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21610999A JP3521325B2 (ja) | 1999-07-30 | 1999-07-30 | 樹脂封止型半導体装置の製造方法 |
US09/534,176 US6573612B1 (en) | 1999-07-30 | 2000-03-24 | Resin-encapsulated semiconductor device including resin extending beyond edge of substrate |
TW089105701A TW455955B (en) | 1999-07-30 | 2000-03-28 | Resin-encapsulated semiconductor device and process for fabricating the same |
KR10-2000-0043458A KR100380891B1 (ko) | 1999-07-30 | 2000-07-27 | 수지밀봉형 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21610999A JP3521325B2 (ja) | 1999-07-30 | 1999-07-30 | 樹脂封止型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001044229A JP2001044229A (ja) | 2001-02-16 |
JP3521325B2 true JP3521325B2 (ja) | 2004-04-19 |
Family
ID=16683394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21610999A Expired - Lifetime JP3521325B2 (ja) | 1999-07-30 | 1999-07-30 | 樹脂封止型半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6573612B1 (ja) |
JP (1) | JP3521325B2 (ja) |
KR (1) | KR100380891B1 (ja) |
TW (1) | TW455955B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101779701B1 (ko) | 2015-03-04 | 2017-10-10 | 토와 가부시기가이샤 | 제조 장치 및 제조 방법 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100365781C (zh) * | 2002-10-14 | 2008-01-30 | 矽品精密工业股份有限公司 | 球栅阵列式半导体芯片封装制程 |
WO2004097896A2 (en) * | 2003-04-26 | 2004-11-11 | Freescale Semiconductor, Inc. | A packaged integrated circuit having a heat spreader and method therefor |
JP5148445B2 (ja) * | 2008-10-06 | 2013-02-20 | シャープ株式会社 | 半導体装置の製造方法及び半導体装置の製造装置 |
JP5557439B2 (ja) | 2008-10-24 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP5579982B2 (ja) * | 2008-12-15 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の中間構造体及び中間構造体の製造方法 |
JP5590814B2 (ja) | 2009-03-30 | 2014-09-17 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP2010245337A (ja) * | 2009-04-07 | 2010-10-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2010272734A (ja) | 2009-05-22 | 2010-12-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2010278138A (ja) * | 2009-05-27 | 2010-12-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2011228603A (ja) | 2010-04-23 | 2011-11-10 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
JP2012028513A (ja) | 2010-07-22 | 2012-02-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP5666211B2 (ja) | 2010-09-01 | 2015-02-12 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 配線基板及び半導体装置の製造方法 |
JP6193665B2 (ja) * | 2013-07-26 | 2017-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2015142088A (ja) * | 2014-01-30 | 2015-08-03 | 株式会社ディスコ | パッケージ基板の分割方法 |
KR102368069B1 (ko) * | 2014-10-22 | 2022-02-25 | 삼성전자주식회사 | 반도체 패키지의 제조 방법 |
JP2016213240A (ja) * | 2015-04-30 | 2016-12-15 | Towa株式会社 | 製造装置及び製造方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5216278A (en) * | 1990-12-04 | 1993-06-01 | Motorola, Inc. | Semiconductor device having a pad array carrier package |
US5557150A (en) * | 1992-02-07 | 1996-09-17 | Lsi Logic Corporation | Overmolded semiconductor package |
US5976912A (en) * | 1994-03-18 | 1999-11-02 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
US5541450A (en) * | 1994-11-02 | 1996-07-30 | Motorola, Inc. | Low-profile ball-grid array semiconductor package |
JP3176542B2 (ja) * | 1995-10-25 | 2001-06-18 | シャープ株式会社 | 半導体装置及びその製造方法 |
JP3080579B2 (ja) * | 1996-03-06 | 2000-08-28 | 富士機工電子株式会社 | エアリア・グリッド・アレイ・パッケージの製造方法 |
US5852870A (en) * | 1996-04-24 | 1998-12-29 | Amkor Technology, Inc. | Method of making grid array assembly |
US5776798A (en) | 1996-09-04 | 1998-07-07 | Motorola, Inc. | Semiconductor package and method thereof |
JPH10163368A (ja) * | 1996-12-02 | 1998-06-19 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
US5990545A (en) * | 1996-12-02 | 1999-11-23 | 3M Innovative Properties Company | Chip scale ball grid array for integrated circuit package |
JPH1134553A (ja) * | 1997-07-18 | 1999-02-09 | Rohm Co Ltd | Icモジュール、およびその製造方法、ならびにこれを備えたicカード |
JPH1154658A (ja) * | 1997-07-30 | 1999-02-26 | Hitachi Ltd | 半導体装置及びその製造方法並びにフレーム構造体 |
US6097101A (en) * | 1998-01-30 | 2000-08-01 | Shinko Electric Industries Co., Ltd. | Package for semiconductor device having frame-like molded portion and producing method of the same |
US6172419B1 (en) * | 1998-02-24 | 2001-01-09 | Micron Technology, Inc. | Low profile ball grid array package |
JP3481117B2 (ja) * | 1998-02-25 | 2003-12-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP3310617B2 (ja) * | 1998-05-29 | 2002-08-05 | シャープ株式会社 | 樹脂封止型半導体装置及びその製造方法 |
JP3512657B2 (ja) * | 1998-12-22 | 2004-03-31 | シャープ株式会社 | 半導体装置 |
JP3437107B2 (ja) * | 1999-01-27 | 2003-08-18 | シャープ株式会社 | 樹脂封止型半導体装置 |
US6261869B1 (en) * | 1999-07-30 | 2001-07-17 | Hewlett-Packard Company | Hybrid BGA and QFP chip package assembly and process for same |
US6204559B1 (en) * | 1999-11-22 | 2001-03-20 | Advanced Semiconductor Engineering, Inc. | Ball grid assembly type semiconductor package having improved chip edge support to prevent chip cracking |
US6242815B1 (en) * | 1999-12-07 | 2001-06-05 | Advanced Semiconductor Engineering, Inc. | Flexible substrate based ball grid array (BGA) package |
-
1999
- 1999-07-30 JP JP21610999A patent/JP3521325B2/ja not_active Expired - Lifetime
-
2000
- 2000-03-24 US US09/534,176 patent/US6573612B1/en not_active Expired - Lifetime
- 2000-03-28 TW TW089105701A patent/TW455955B/zh not_active IP Right Cessation
- 2000-07-27 KR KR10-2000-0043458A patent/KR100380891B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101779701B1 (ko) | 2015-03-04 | 2017-10-10 | 토와 가부시기가이샤 | 제조 장치 및 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US6573612B1 (en) | 2003-06-03 |
KR20010015452A (ko) | 2001-02-26 |
JP2001044229A (ja) | 2001-02-16 |
KR100380891B1 (ko) | 2003-04-18 |
TW455955B (en) | 2001-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3521325B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP3544895B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US6841414B1 (en) | Saw and etch singulation method for a chip package | |
KR100665777B1 (ko) | 반도체장치 및 그 제조방법 | |
US7397113B2 (en) | Semiconductor device | |
US6949821B2 (en) | Semiconductor package | |
US6215179B1 (en) | Semiconductor device | |
JP3526731B2 (ja) | 半導体装置およびその製造方法 | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
US8685834B2 (en) | Fabrication method of package structure with simplified encapsulation structure and simplified wiring | |
EP0923120A1 (en) | Method for manufacturing semiconductor device | |
JP2002110718A (ja) | 半導体装置の製造方法 | |
JP3673442B2 (ja) | 半導体装置の製造方法 | |
JP3701949B2 (ja) | 半導体チップ搭載用配線基板及びその製造方法 | |
KR20000061035A (ko) | 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 | |
JP2006245459A (ja) | 半導体装置の製造方法 | |
JP3544655B2 (ja) | 半導体装置 | |
KR100388288B1 (ko) | 반도체패키지의 제조 방법 | |
KR20010004610A (ko) | 트랜스퍼 몰드형 칩 사이즈 패키지 및 그의 제조 방법 | |
KR19990049171A (ko) | 마이크로 볼 그리드 어레이 패키지의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040127 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3521325 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |