JP3544655B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3544655B2 JP3544655B2 JP2002136026A JP2002136026A JP3544655B2 JP 3544655 B2 JP3544655 B2 JP 3544655B2 JP 2002136026 A JP2002136026 A JP 2002136026A JP 2002136026 A JP2002136026 A JP 2002136026A JP 3544655 B2 JP3544655 B2 JP 3544655B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- resin
- grinding
- active surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、とくに薄型化に有利な半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の典型的な組立工程は、半導体ウエハをダイシングして個別半導体チップを作製する工程と、半導体チップをリードフレームにダイボンディングする工程と、半導体チップのパッドとリードフレームとをワイヤボンディングする工程と、リードを外部に引き出した状態で樹脂モールドする工程とを含む。
半導体装置全体の薄型化のためには半導体チップ自体の薄型化が必要である。そこで、半導体ウエハのダイシングに先立ち、ウエハの非活性表面（裏面）をグラインダーで研削する研削工程が行われる。こうして一定の厚さまで薄くしたウエハをダイシングして個別半導体チップが切り出される。
【０００３】
ところが、薄い半導体ウエハをダイシングソーで分割すると、ウエハの割れやチップの欠けが生じる。そのため、ダイシング前のウエハの薄型化には限界がある。
そこで、最近では、先にダイシングを行い、その後に、ウエハの裏面研削を行うことが提案されている。すなわち、図４（ａ）に示されているように、ウエハ１００の活性表面１０１を露出させた状態で、非活性表面１０２側がダイシングテープ１０５に接着させられる。この状態で、ダイシングソー１０７によって、活性表面１０１側から、約５０μｍの深さまでウエハ１００に切り溝１０３を付けるハーフカット工程が行われる。このハーフカット工程に引き続いて、図４（ｂ）に示すように、非活性表面１０２側のダイシングテープ１０５を剥がし、活性表面１０１側にダイシングテープ１０６を貼着する。この状態で、グラインダー１０９を用いて、非活性表面１０２側の研削、すなわち裏面研削が行われる。この裏面研削は、切り溝１０３に到達するまで行われる。裏面研削によって切り溝１０３が現れたときには、厚さが約５０μｍの半導体チップ個片１１０が得られることになる（図４（ｃ）参照）。
【０００４】
このようにして、ダイシング時における割れや欠けの問題を生じさせることなく、薄型化された半導体チップ１１０を作製できる。
こうして作製された半導体チップは、その後、実装基板に搭載され、外部端子の接続および樹脂モールドなどの工程を経て、半導体装置（集積回路素子）として完成されることになる。
【０００５】
【発明が解決しようとする課題】
ところが、薄型化された半導体チップ１１０は、ハンドリング時に割れや欠けが生じるおそれがある。すなわち、たとえば、実装基板への搭載は、ロボットによって自動で行われることになるが、ロボットのハンドで保持される際などに加わる外力により、薄い半導体チップ１１０は、割れてしまったり、また、角部が容易に欠けてしまったりする。
【０００６】
したがって、上述の従来技術は、ダイシング時におけるチップの割れおよび欠けを防ぐことができても、ハンドリング時における割れや欠けといった新たな問題を招来することとなっていた。
そこで、この発明の目的は、上述の技術的課題を解決し、半導体チップの割れや欠けを生じさせることなく製造することができる構造の半導体装置を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、基板と、この基板の一方表面に活性表面を対向させた状態で当該基板に接合され、上記活性表面とは反対側の表面である非活性表面を露出させた半導体チップと、上記基板の上記半導体チップが接合された上記一方表面とは反対側の他方表面に接合された外部端子と、上記基板上に配置され、上記半導体チップの側壁を全周に渡って覆うとともに、上記非活性表面と面一で、かつ、上記基板と実質的に同一平面サイズの上面を有する保護樹脂とを含むことを特徴とする半導体装置である。
【０００９】
請求項２に記載のように、上記基板は、配線パターンが形成された配線基板であってもよい。
上記外部接続端子は、基板に接合された半田ボールなどのボール状端子であってもよい。
基板に対する半導体チップの接合は、たとえば、金バンプなどのバンプを介して行われてもよい。
【００１０】
この発明によれば、半導体チップは、活性表面が上記基板に対向した状態で、当該基板に接合されている。すなわち、半導体チップは、いわゆるフェースダウンで基板に接合されている。したがって、半導体チップは、その活性表面が基板によって保護されるとともに、この基板に接合された外部端子を介して外部接続することができる。
【００１１】
最終製品の形態において、基板の非活性表面は、保護樹脂などにより覆われることなく外部に露出することになるが、基板に対向している活性表面側の表層領域に形成されている素子に対する外部からの影響は無視できる。活性表面は、基板と対向させられることにより保護されることになるが、必要に応じて、活性表面と基板との間に樹脂剤を充填すれば、活性表面側の表層領域に形成された素子の保護には十分である。
【００１２】
なお、上記半導体チップは、非活性表面に対する研磨または研削処理によって、薄型化（好ましくは、１００μｍないし２００μｍの厚さに薄型化）されていることが好ましい。
このような半導体チップは、基板上に、半導体チップを、当該半導体チップの活性表面を上記基板の一方表面に対向させて接合するチップ接合工程と、上記半導体チップの活性表面とは反対側の表面である非活性表面側を研削または研磨する研削工程と、上記基板の上記半導体チップが接合される上記一方表面とは反対側の他方表面に外部端子を接合する工程とを含む方法により製造することができる。
【００１３】
たとえば、チップ接合工程では、比較的厚い半導体ウエハ（たとえば、３００〜７００μｍ厚）をダイシングして得られた半導体チップ個片が、基板に接合される。このような厚い半導体ウエハからの半導体チップ個片の切り出しは、容易であり、半導体チップに割れや欠けが生じることがない。そして、このような厚い半導体ウエハから取り出された厚い半導体チップは、ロボットなどによるハンドリングの際に、割れや欠けが生じることがない。
【００１５】
研削工程に先だって、半導体チップを保護樹脂で封止し、さらにこの保護樹脂と半導体チップの非活性表面側とを同時に研削することとすれば、研削の際、半導体チップは、保護樹脂により周囲が保護された状態で研削されていくので、欠けが生じたりするおそれがない。
こうして得られた半導体装置は、半導体チップの側壁が保護樹脂により覆われていて、半導体チップのいずれの角部も保護樹脂により保護されている。したがって、たとえ研削によって半導体チップを非常に薄くした場合（たとえば、１００〜２００μｍ）であっても、半導体チップが損傷を受けるおそれはない。
【００１６】
すなわち、半導体装置をロボットを用いてプリント配線基板などに実装する場合であっても、半導体チップに割れや欠けが生じるおそれがない。
【００１７】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。図１（ａ）は、半導体チップ接合工程を示す。ポリイミド基板などの基板１には、予め配線パターンが、たとえば銅箔のエッチングなどによって形成されている。この基板１の一方表面には、複数の半導体チップＣがフェースダウンで接合される。すなわち、半導体チップＣは、トランジスタや抵抗などの素子が形成された活性表層領域側の表面である活性表面１１を基板１に対向させた状態で、バンプ２を介して、基板１に接合されており、この基板１に形成された配線パターンに電気的に接続されている。
【００１８】
基板１に接合される半導体チップＣは、比較的大きな厚み、たとえば、３００〜７００μｍ程度の厚みを有している。このような半導体チップＣは、３００〜７００μｍの厚い半導体ウエハ（図示せず）をダイシングソーで分割することによって得られる。このように十分に厚いウエハは、ダイシング工程において割れや欠けが生じることがなく、かつ、このダイシング工程を経て得られる厚い半導体チップＣは、その後に基板１に接合するためのハンドリング時においても割れや欠けが生じるおそれがない。
【００１９】
半導体チップＣが基板１に接合された後には、必要に応じて、活性表面１１と基板１との間の空隙に液状樹脂３（アンダーフィル）が注入される。
図１（ｂ）は、半導体チップ接合工程に続いて行われる樹脂封止工程を示す。この樹脂封止工程では、基板１に接合された複数個の半導体チップＣを一括して収容するキャビティが形成された金型（図示せず）が用いられ、基板１上の複数個の半導体チップＣが樹脂５によって一括して封止される。これにより、各半導体チップＣの側壁１２と、活性表面１１とは反対側の非活性表面１３とが樹脂５で覆われる。また、活性表面１１と基板１との間の空隙の側方が、樹脂５で封止され、こうして活性表面１１が保護される。
【００２０】
図１（ｃ）は、樹脂封止工程に続いて、樹脂５の硬化後に行われる研削工程を示す。研削工程では、図１（ｂ）において二点鎖線で示す研削目標厚Ｔまで、グラインダーを用いて研削が行われる。すなわち、樹脂５が研削され、半導体チップＣの非活性表面１３が露出させられる。その後は、樹脂５および半導体チップＣの非活性表面１３側の研削が同時に進行し、研削目標厚Ｔまで研削される。この研削目標厚Ｔは、たとえば、研削後の半導体チップＣの厚みｔが、１００〜２００μｍ程度となるように設定される。
【００２１】
続いて、たとえば、ダイシングソーを用いて、半導体チップＣ同士の間に設定された切断ラインＤに沿って、樹脂５および基板１が切断され、図１（ｄ）に示すように、半導体装置の個片が切り出される。この切り出し工程によって切り出された半導体装置は、半導体チップＣの側壁が全周にわたって樹脂５で覆われている。そして、この樹脂５の上面５ａと研削後の非活性表面１３とは面一になっており、半導体チップＣの角部は樹脂５により覆われていて、いずれの位置においても保護されている。切断ラインＤに沿って樹脂５および基板１が切断されることにより、樹脂５の上面５ａは、基板１と実質的に同一の平面サイズを有することになる。
【００２２】
この切り出し工程の後には、必要に応じて、図１（ｅ）に示すように半田ボール７などの外部端子が、基板１の半導体チップＣが接合された表面とは反対側の表面に設けられる。
図２は、半田ボール７の近傍の構成を拡大して示す断面図である。基板１の半導体チップＣ側の表面には、バンプ２の接合位置に、予め導体パターン１５が形成されている。基板１には、所定の位置において、導体パターン１５を反対側の面において露出させるための孔１６が形成されている。この孔１６の内壁と、導体パターン１５とは反対側の表面における孔１６の縁部付近には、導体パターン１７が形成されている。導体パターン１５および１７の形成は、たとえば、銅の電解めっきにより行うことができる。
【００２３】
このような基板１の裏面側には、印刷により半田ボール７が孔１６の位置に転写される。そして、必要に応じてリフローを施すことにより、半田ボール７を構成する半田の一部が孔１６に入り込み、導体パターン１５および１７と接合されることになる。このようにして、図１（ｅ）に示すボールグリッドアレイ（ＢＧＡ）型の半導体装置が得られる。なお、孔１６の内壁から基板１の裏面にかけて形成された導体パターン１７は省略することができ、この導体パターン１７が無くても、導体パターン１５に接合された良好な半田ボール７の形成が可能である。
【００２４】
むろん、図１（ｄ）に示すように、外部端子のないランドグリッドアレイ（ＬＧＡ）型の半導体装置を完成品としてもよい。
以上のようにこの実施形態によれば、半導体チップＣのダイシングは厚いウエハから行い、その後、厚い半導体チップＣを基板１に実装し、さらに樹脂封止した後に、研削を行って半導体チップＣを薄型化している。したがって、ダイシング時における割れや欠け、またはハンドリング時における割れや欠けが生じるおそれがない。そして、半導体装置個片への切り出しは、樹脂５によって薄い半導体チップＣが保護されている状態で行われるので、この切り出し工程において半導体チップＣが損傷を受けることもない。
【００２５】
さらに、最終的に得られる半導体装置は、半導体チップＣの側壁の全周が樹脂５で覆われており、さらに、半導体チップＣの非活性表面１３と樹脂５とが面一になっていて、半導体チップＣの角部が露出することがない。そのため、その後のハンドリング時においても、樹脂５によって半導体チップＣを保護することができる。このようにして、半導体チップＣに割れや欠けを生じさせることなく、極めて薄型の半導体装置を作製することができる。
【００２６】
なお、半導体チップＣの非活性表面１３は露出することになるが、半導体チップＣの活性表面１１は基板１に対向しており、かつ、半導体チップＣの側壁は樹脂５で覆われているため、半導体チップＣの活性表層領域は十分に保護されている。
図３は、この発明の第２の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。この図３において上述の図１に示された各部に対応する各部には図１の場合と同一の参照符号を付して示す。
【００２７】
上述の第１の実施形態においては、複数の半導体チップＣを一括して樹脂モールドするようにしているが（図１（ａ）参照）、この実施形態においては、個々の半導体チップＣに対応した複数のキャビティ２１が形成された金型２０を用いて、各半導体チップＣの樹脂モールドを個別に行うようにしている（図３（ａ），図３（ｂ））。
【００２８】
樹脂封止工程の後には、樹脂５の硬化後、基板１の切断に先だって、研削工程が行われる（図３（ｃ））。すなわち、グラインダーなどを用いて、研磨目標厚Ｔ（図３（ｂ）参照）まで、樹脂および半導体チップＣの非活性表面１３側が研削される。
切り出し工程で個片に切り出された半導体装置（図３（ｄ））には、必要に応じて、外部端子形成工程（図３（ｅ））が施され、たとえば、半田ボール７からなる外部端子が、基板１の半導体チップＣとは反対側の表面に設けられる。
切断ラインＤを個別樹脂モールドの間の位置に設定し、モールド樹脂５を切断せずに基板１のみを切断すると、図３ （ｄ） において参照符号６０で示すように、封止樹脂５から基板１がはみ出ることになる。そこで、樹脂５を通るように切断ラインＤ１（図３ （ｃ） 参照）を設定し、この切断ラインＤ１に沿って樹脂５および基板１を切断すれば、樹脂５の上面５ａは基板１と実質的に同じ平面サイズを有することになる。
【００３６】
以上、この発明の２つの実施形態について説明したが、この発明は、他の形態でも実施することができる。たとえば、上述の第２の実施形態においては、個々の半導体チップＣを個別に樹脂モールドすることとしているが、２〜３個ずつ（すなわち、所定の複数個）の半導体チップＣにグループ分けして、各グループの複数個の半導体チップを一括して樹脂モールドするようにしてもよい。
【００３７】
さらに、上述の各実施形態では、研削工程では、グラインダーによる機械的研削が行われることとしたが、この研削工程は、エッチング液を用いた化学的研削工程であってもよく、また、ＣＭＰ（化学的機械的研磨）法のような化学的機械的研磨工程であってもよい。ただし、半導体チップの非活性表面側の研削または研磨は、研削精度よりも研削速度の方が重視されるから、上述の３つの方法のなかでは、グラインダーによる機械的研削方法が、生産効率の向上の観点からは、もっとも好ましい。
【００３８】
グラインダーによる機械的研削が行われた樹脂および半導体チップの非活性表面は、連続した削り跡を有することになろうが、この削り跡は、必要に応じて、エッチングなどの化学的方法によって消すことができる。
また、上述の実施形態では、半導体装置の個片を切り出すための切り出し工程に、ダイシングソーを用いることとしたが、たとえば、レーザビームによる切断などの他の切断手法が採用されてもよい。
【００３９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図２】半田ボールの近傍の構成を拡大して示す断面図である。
【図３】この発明の第２の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図４】先行技術による薄型半導体装置の製造工程を説明するための断面図である。
【符号の説明】
１ 基板
２ バンプ
５ 樹脂
７ 半田ボール
１１ 活性表面
１２ 側壁
１３ 非活性表面
Ｄ 切断ライン
Ｄ１ 切断ライン
Ｔ 研磨目標厚
【発明の属する技術分野】
この発明は、とくに薄型化に有利な半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の典型的な組立工程は、半導体ウエハをダイシングして個別半導体チップを作製する工程と、半導体チップをリードフレームにダイボンディングする工程と、半導体チップのパッドとリードフレームとをワイヤボンディングする工程と、リードを外部に引き出した状態で樹脂モールドする工程とを含む。
半導体装置全体の薄型化のためには半導体チップ自体の薄型化が必要である。そこで、半導体ウエハのダイシングに先立ち、ウエハの非活性表面（裏面）をグラインダーで研削する研削工程が行われる。こうして一定の厚さまで薄くしたウエハをダイシングして個別半導体チップが切り出される。
【０００３】
ところが、薄い半導体ウエハをダイシングソーで分割すると、ウエハの割れやチップの欠けが生じる。そのため、ダイシング前のウエハの薄型化には限界がある。
そこで、最近では、先にダイシングを行い、その後に、ウエハの裏面研削を行うことが提案されている。すなわち、図４（ａ）に示されているように、ウエハ１００の活性表面１０１を露出させた状態で、非活性表面１０２側がダイシングテープ１０５に接着させられる。この状態で、ダイシングソー１０７によって、活性表面１０１側から、約５０μｍの深さまでウエハ１００に切り溝１０３を付けるハーフカット工程が行われる。このハーフカット工程に引き続いて、図４（ｂ）に示すように、非活性表面１０２側のダイシングテープ１０５を剥がし、活性表面１０１側にダイシングテープ１０６を貼着する。この状態で、グラインダー１０９を用いて、非活性表面１０２側の研削、すなわち裏面研削が行われる。この裏面研削は、切り溝１０３に到達するまで行われる。裏面研削によって切り溝１０３が現れたときには、厚さが約５０μｍの半導体チップ個片１１０が得られることになる（図４（ｃ）参照）。
【０００４】
このようにして、ダイシング時における割れや欠けの問題を生じさせることなく、薄型化された半導体チップ１１０を作製できる。
こうして作製された半導体チップは、その後、実装基板に搭載され、外部端子の接続および樹脂モールドなどの工程を経て、半導体装置（集積回路素子）として完成されることになる。
【０００５】
【発明が解決しようとする課題】
ところが、薄型化された半導体チップ１１０は、ハンドリング時に割れや欠けが生じるおそれがある。すなわち、たとえば、実装基板への搭載は、ロボットによって自動で行われることになるが、ロボットのハンドで保持される際などに加わる外力により、薄い半導体チップ１１０は、割れてしまったり、また、角部が容易に欠けてしまったりする。
【０００６】
したがって、上述の従来技術は、ダイシング時におけるチップの割れおよび欠けを防ぐことができても、ハンドリング時における割れや欠けといった新たな問題を招来することとなっていた。
そこで、この発明の目的は、上述の技術的課題を解決し、半導体チップの割れや欠けを生じさせることなく製造することができる構造の半導体装置を提供することである。
【０００８】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、基板と、この基板の一方表面に活性表面を対向させた状態で当該基板に接合され、上記活性表面とは反対側の表面である非活性表面を露出させた半導体チップと、上記基板の上記半導体チップが接合された上記一方表面とは反対側の他方表面に接合された外部端子と、上記基板上に配置され、上記半導体チップの側壁を全周に渡って覆うとともに、上記非活性表面と面一で、かつ、上記基板と実質的に同一平面サイズの上面を有する保護樹脂とを含むことを特徴とする半導体装置である。
【０００９】
請求項２に記載のように、上記基板は、配線パターンが形成された配線基板であってもよい。
上記外部接続端子は、基板に接合された半田ボールなどのボール状端子であってもよい。
基板に対する半導体チップの接合は、たとえば、金バンプなどのバンプを介して行われてもよい。
【００１０】
この発明によれば、半導体チップは、活性表面が上記基板に対向した状態で、当該基板に接合されている。すなわち、半導体チップは、いわゆるフェースダウンで基板に接合されている。したがって、半導体チップは、その活性表面が基板によって保護されるとともに、この基板に接合された外部端子を介して外部接続することができる。
【００１１】
最終製品の形態において、基板の非活性表面は、保護樹脂などにより覆われることなく外部に露出することになるが、基板に対向している活性表面側の表層領域に形成されている素子に対する外部からの影響は無視できる。活性表面は、基板と対向させられることにより保護されることになるが、必要に応じて、活性表面と基板との間に樹脂剤を充填すれば、活性表面側の表層領域に形成された素子の保護には十分である。
【００１２】
なお、上記半導体チップは、非活性表面に対する研磨または研削処理によって、薄型化（好ましくは、１００μｍないし２００μｍの厚さに薄型化）されていることが好ましい。
このような半導体チップは、基板上に、半導体チップを、当該半導体チップの活性表面を上記基板の一方表面に対向させて接合するチップ接合工程と、上記半導体チップの活性表面とは反対側の表面である非活性表面側を研削または研磨する研削工程と、上記基板の上記半導体チップが接合される上記一方表面とは反対側の他方表面に外部端子を接合する工程とを含む方法により製造することができる。
【００１３】
たとえば、チップ接合工程では、比較的厚い半導体ウエハ（たとえば、３００〜７００μｍ厚）をダイシングして得られた半導体チップ個片が、基板に接合される。このような厚い半導体ウエハからの半導体チップ個片の切り出しは、容易であり、半導体チップに割れや欠けが生じることがない。そして、このような厚い半導体ウエハから取り出された厚い半導体チップは、ロボットなどによるハンドリングの際に、割れや欠けが生じることがない。
【００１５】
研削工程に先だって、半導体チップを保護樹脂で封止し、さらにこの保護樹脂と半導体チップの非活性表面側とを同時に研削することとすれば、研削の際、半導体チップは、保護樹脂により周囲が保護された状態で研削されていくので、欠けが生じたりするおそれがない。
こうして得られた半導体装置は、半導体チップの側壁が保護樹脂により覆われていて、半導体チップのいずれの角部も保護樹脂により保護されている。したがって、たとえ研削によって半導体チップを非常に薄くした場合（たとえば、１００〜２００μｍ）であっても、半導体チップが損傷を受けるおそれはない。
【００１６】
すなわち、半導体装置をロボットを用いてプリント配線基板などに実装する場合であっても、半導体チップに割れや欠けが生じるおそれがない。
【００１７】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。図１（ａ）は、半導体チップ接合工程を示す。ポリイミド基板などの基板１には、予め配線パターンが、たとえば銅箔のエッチングなどによって形成されている。この基板１の一方表面には、複数の半導体チップＣがフェースダウンで接合される。すなわち、半導体チップＣは、トランジスタや抵抗などの素子が形成された活性表層領域側の表面である活性表面１１を基板１に対向させた状態で、バンプ２を介して、基板１に接合されており、この基板１に形成された配線パターンに電気的に接続されている。
【００１８】
基板１に接合される半導体チップＣは、比較的大きな厚み、たとえば、３００〜７００μｍ程度の厚みを有している。このような半導体チップＣは、３００〜７００μｍの厚い半導体ウエハ（図示せず）をダイシングソーで分割することによって得られる。このように十分に厚いウエハは、ダイシング工程において割れや欠けが生じることがなく、かつ、このダイシング工程を経て得られる厚い半導体チップＣは、その後に基板１に接合するためのハンドリング時においても割れや欠けが生じるおそれがない。
【００１９】
半導体チップＣが基板１に接合された後には、必要に応じて、活性表面１１と基板１との間の空隙に液状樹脂３（アンダーフィル）が注入される。
図１（ｂ）は、半導体チップ接合工程に続いて行われる樹脂封止工程を示す。この樹脂封止工程では、基板１に接合された複数個の半導体チップＣを一括して収容するキャビティが形成された金型（図示せず）が用いられ、基板１上の複数個の半導体チップＣが樹脂５によって一括して封止される。これにより、各半導体チップＣの側壁１２と、活性表面１１とは反対側の非活性表面１３とが樹脂５で覆われる。また、活性表面１１と基板１との間の空隙の側方が、樹脂５で封止され、こうして活性表面１１が保護される。
【００２０】
図１（ｃ）は、樹脂封止工程に続いて、樹脂５の硬化後に行われる研削工程を示す。研削工程では、図１（ｂ）において二点鎖線で示す研削目標厚Ｔまで、グラインダーを用いて研削が行われる。すなわち、樹脂５が研削され、半導体チップＣの非活性表面１３が露出させられる。その後は、樹脂５および半導体チップＣの非活性表面１３側の研削が同時に進行し、研削目標厚Ｔまで研削される。この研削目標厚Ｔは、たとえば、研削後の半導体チップＣの厚みｔが、１００〜２００μｍ程度となるように設定される。
【００２１】
続いて、たとえば、ダイシングソーを用いて、半導体チップＣ同士の間に設定された切断ラインＤに沿って、樹脂５および基板１が切断され、図１（ｄ）に示すように、半導体装置の個片が切り出される。この切り出し工程によって切り出された半導体装置は、半導体チップＣの側壁が全周にわたって樹脂５で覆われている。そして、この樹脂５の上面５ａと研削後の非活性表面１３とは面一になっており、半導体チップＣの角部は樹脂５により覆われていて、いずれの位置においても保護されている。切断ラインＤに沿って樹脂５および基板１が切断されることにより、樹脂５の上面５ａは、基板１と実質的に同一の平面サイズを有することになる。
【００２２】
この切り出し工程の後には、必要に応じて、図１（ｅ）に示すように半田ボール７などの外部端子が、基板１の半導体チップＣが接合された表面とは反対側の表面に設けられる。
図２は、半田ボール７の近傍の構成を拡大して示す断面図である。基板１の半導体チップＣ側の表面には、バンプ２の接合位置に、予め導体パターン１５が形成されている。基板１には、所定の位置において、導体パターン１５を反対側の面において露出させるための孔１６が形成されている。この孔１６の内壁と、導体パターン１５とは反対側の表面における孔１６の縁部付近には、導体パターン１７が形成されている。導体パターン１５および１７の形成は、たとえば、銅の電解めっきにより行うことができる。
【００２３】
このような基板１の裏面側には、印刷により半田ボール７が孔１６の位置に転写される。そして、必要に応じてリフローを施すことにより、半田ボール７を構成する半田の一部が孔１６に入り込み、導体パターン１５および１７と接合されることになる。このようにして、図１（ｅ）に示すボールグリッドアレイ（ＢＧＡ）型の半導体装置が得られる。なお、孔１６の内壁から基板１の裏面にかけて形成された導体パターン１７は省略することができ、この導体パターン１７が無くても、導体パターン１５に接合された良好な半田ボール７の形成が可能である。
【００２４】
むろん、図１（ｄ）に示すように、外部端子のないランドグリッドアレイ（ＬＧＡ）型の半導体装置を完成品としてもよい。
以上のようにこの実施形態によれば、半導体チップＣのダイシングは厚いウエハから行い、その後、厚い半導体チップＣを基板１に実装し、さらに樹脂封止した後に、研削を行って半導体チップＣを薄型化している。したがって、ダイシング時における割れや欠け、またはハンドリング時における割れや欠けが生じるおそれがない。そして、半導体装置個片への切り出しは、樹脂５によって薄い半導体チップＣが保護されている状態で行われるので、この切り出し工程において半導体チップＣが損傷を受けることもない。
【００２５】
さらに、最終的に得られる半導体装置は、半導体チップＣの側壁の全周が樹脂５で覆われており、さらに、半導体チップＣの非活性表面１３と樹脂５とが面一になっていて、半導体チップＣの角部が露出することがない。そのため、その後のハンドリング時においても、樹脂５によって半導体チップＣを保護することができる。このようにして、半導体チップＣに割れや欠けを生じさせることなく、極めて薄型の半導体装置を作製することができる。
【００２６】
なお、半導体チップＣの非活性表面１３は露出することになるが、半導体チップＣの活性表面１１は基板１に対向しており、かつ、半導体チップＣの側壁は樹脂５で覆われているため、半導体チップＣの活性表層領域は十分に保護されている。
図３は、この発明の第２の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。この図３において上述の図１に示された各部に対応する各部には図１の場合と同一の参照符号を付して示す。
【００２７】
上述の第１の実施形態においては、複数の半導体チップＣを一括して樹脂モールドするようにしているが（図１（ａ）参照）、この実施形態においては、個々の半導体チップＣに対応した複数のキャビティ２１が形成された金型２０を用いて、各半導体チップＣの樹脂モールドを個別に行うようにしている（図３（ａ），図３（ｂ））。
【００２８】
樹脂封止工程の後には、樹脂５の硬化後、基板１の切断に先だって、研削工程が行われる（図３（ｃ））。すなわち、グラインダーなどを用いて、研磨目標厚Ｔ（図３（ｂ）参照）まで、樹脂および半導体チップＣの非活性表面１３側が研削される。
切り出し工程で個片に切り出された半導体装置（図３（ｄ））には、必要に応じて、外部端子形成工程（図３（ｅ））が施され、たとえば、半田ボール７からなる外部端子が、基板１の半導体チップＣとは反対側の表面に設けられる。
切断ラインＤを個別樹脂モールドの間の位置に設定し、モールド樹脂５を切断せずに基板１のみを切断すると、図３ （ｄ） において参照符号６０で示すように、封止樹脂５から基板１がはみ出ることになる。そこで、樹脂５を通るように切断ラインＤ１（図３ （ｃ） 参照）を設定し、この切断ラインＤ１に沿って樹脂５および基板１を切断すれば、樹脂５の上面５ａは基板１と実質的に同じ平面サイズを有することになる。
【００３６】
以上、この発明の２つの実施形態について説明したが、この発明は、他の形態でも実施することができる。たとえば、上述の第２の実施形態においては、個々の半導体チップＣを個別に樹脂モールドすることとしているが、２〜３個ずつ（すなわち、所定の複数個）の半導体チップＣにグループ分けして、各グループの複数個の半導体チップを一括して樹脂モールドするようにしてもよい。
【００３７】
さらに、上述の各実施形態では、研削工程では、グラインダーによる機械的研削が行われることとしたが、この研削工程は、エッチング液を用いた化学的研削工程であってもよく、また、ＣＭＰ（化学的機械的研磨）法のような化学的機械的研磨工程であってもよい。ただし、半導体チップの非活性表面側の研削または研磨は、研削精度よりも研削速度の方が重視されるから、上述の３つの方法のなかでは、グラインダーによる機械的研削方法が、生産効率の向上の観点からは、もっとも好ましい。
【００３８】
グラインダーによる機械的研削が行われた樹脂および半導体チップの非活性表面は、連続した削り跡を有することになろうが、この削り跡は、必要に応じて、エッチングなどの化学的方法によって消すことができる。
また、上述の実施形態では、半導体装置の個片を切り出すための切り出し工程に、ダイシングソーを用いることとしたが、たとえば、レーザビームによる切断などの他の切断手法が採用されてもよい。
【００３９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図２】半田ボールの近傍の構成を拡大して示す断面図である。
【図３】この発明の第２の実施形態に係る半導体装置の組立工程を工程順に示す断面図である。
【図４】先行技術による薄型半導体装置の製造工程を説明するための断面図である。
【符号の説明】
１ 基板
２ バンプ
５ 樹脂
７ 半田ボール
１１ 活性表面
１２ 側壁
１３ 非活性表面
Ｄ 切断ライン
Ｄ１ 切断ライン
Ｔ 研磨目標厚
Claims (2)
- 基板と、
この基板の一方表面に活性表面を対向させた状態で当該基板に接合され、上記活性表面とは反対側の表面である非活性表面を露出させた半導体チップと、
上記基板の上記半導体チップが接合された上記一方表面とは反対側の他方表面に接合された外部端子と、
上記基板上に配置され、上記半導体チップの側壁を全周に渡って覆うとともに、上記非活性表面と面一で、かつ、上記基板と実質的に同一平面サイズの上面を有する保護樹脂とを含むことを特徴とする半導体装置。 - 上記基板は、配線パターンが形成された配線基板であることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136026A JP3544655B2 (ja) | 1999-06-07 | 2002-05-10 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16006699 | 1999-06-07 | ||
| JP11-160066 | 1999-06-07 | ||
| JP2002136026A JP3544655B2 (ja) | 1999-06-07 | 2002-05-10 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24585499A Division JP3339838B2 (ja) | 1999-06-07 | 1999-08-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002367942A JP2002367942A (ja) | 2002-12-20 |
| JP3544655B2 true JP3544655B2 (ja) | 2004-07-21 |
Family
ID=26486668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002136026A Expired - Lifetime JP3544655B2 (ja) | 1999-06-07 | 2002-05-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3544655B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196657A (ja) * | 2005-01-13 | 2006-07-27 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| US8252665B2 (en) * | 2009-09-14 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection layer for adhesive material at wafer edge |
-
2002
- 2002-05-10 JP JP2002136026A patent/JP3544655B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002367942A (ja) | 2002-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3339838B2 (ja) | 半導体装置およびその製造方法 | |
| KR100699649B1 (ko) | 반도체장치 및 그 제조방법 | |
| US8796561B1 (en) | Fan out build up substrate stackable package and method | |
| JP4856328B2 (ja) | 半導体装置の製造方法 | |
| KR100985809B1 (ko) | 반도체 장치의 제조 방법 | |
| US6495916B1 (en) | Resin-encapsulated semiconductor device | |
| KR100297451B1 (ko) | 반도체 패키지 및 그의 제조 방법 | |
| US20120326288A1 (en) | Method of assembling semiconductor device | |
| JP3833859B2 (ja) | 半導体装置およびその製造方法 | |
| US8779573B2 (en) | Semiconductor package having a silicon reinforcing member embedded in resin | |
| TWI677035B (zh) | 半導體封裝及半導體封裝的製程方法 | |
| JP3673442B2 (ja) | 半導体装置の製造方法 | |
| JP2001044229A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| CN213782012U (zh) | 半导体封装结构 | |
| KR20010051976A (ko) | 패키지 그룹 몰드 및 다이싱법으로 제조되는 반도체 장치 | |
| JP2000228465A (ja) | 半導体装置及びその製造方法 | |
| TW202123396A (zh) | 半導體封裝結構 | |
| JP3544655B2 (ja) | 半導体装置 | |
| JP3825370B2 (ja) | 半導体装置の製造方法 | |
| KR102635853B1 (ko) | 반도체 패키지 및 이의 제조방법 | |
| KR100881394B1 (ko) | 웨이퍼 레벨 패키지의 제조 방법 | |
| TWI747404B (zh) | 半導體封裝方法及封裝結構 | |
| KR100369394B1 (ko) | 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법 | |
| CN114256165A (zh) | 半导体封装结构 | |
| CN113990759A (zh) | 半导体封装方法及半导体封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040331 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040405 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3544655 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110416 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120416 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140416 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |