JP3833859B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、三次元実装に有利な半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体パッケージの薄型化とその三次元実装とにより、半導体装置の設置スペースの削減を図ることが提案されている。
図９には、このような目的のために提案されている半導体装置７０の構成例を示す断面図である。この半導体装置７０は、テープ状基板７１の打ち抜き部に薄い半導体チップ７２を配置して、その活性表面側（図９の上面側）保護樹脂７３で封止して構成されている。半導体チップ７２には、シングルポイントボンディングによりインナーリード７４が接続されていて、外部の実装基板８０との接続は、基板７１上でインナーリード７４に接続されたアウターリード７５によって行うようになっている。この半導体装置７０の三次元実装は、アウターリード７５をそれぞれ実装基板８０に接続することによって行われる。
【０００３】
【発明が解決しようとする課題】
しかし、このような構成では、三次元実装の際に、各半導体装置７０のアウターリード７５を個別に実装基板８０に接続する必要があるから、三次元実装の工程が複雑で、かつ、困難である。
また、アウターリード７５を外方に引き出す構成であるので、半導体装置７０全体の専有面積が比較的大きいという問題もある。
【０００４】
そこで、この発明の目的は、上述の技術的課題を解決し、三次元実装に有利な半導体装置およびその製造方法を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、基板と、この基板の表面に活性表面を対向させたフェースダウン状態で接合された半導体チップと、前記基板の前記半導体チップが接合された表面から突出させて設けられた突起電極と、この突起電極の頭部が露出する状態で、この突起電極および前記半導体チップを封止する保護樹脂とを含み、前記基板には、この基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔が形成されており、前記保護樹脂、前記突起電極の頭部および前記半導体チップの非活性表面が面一をなしていることを特徴とする半導体装置である。
【０００６】
前記突起電極は、半導体チップの周囲（可及的に半導体チップの近傍）に設けられていることが好ましい。
また、前記基板は、テープ状基板等の薄型の基板であることが好ましい。
請求項１の発明によれば、半導体チップと、外部接続用の電極としての突起電極とが基板の同じ側の表面に設けられている。また、前記基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔が形成されている。この貫通孔を介して、三次元的に積層された複数の半導体装置相互間の接続を容易に図ることができる。
【０００７】
しかも、突起電極を用いていることにより、半導体装置の占有面積を少なくすることができるうえ、三次元実装された半導体装置間の配線長も短くできる。
なお、前記貫通孔は、突起電極の直下の位置に形成されることが好ましい。
請求項２記載の発明は、基板の表面に活性表面を対向させたフェースダウン状態で、半導体チップを前記基板に接合するチップ接合工程と、前記基板の表面に、この表面から突出した突起電極を形成する電極形成工程と、前記半導体チップおよび突起電極を、前記突起電極の頭部を露出させた状態で保護樹脂により封止する樹脂封止工程と、前記基板に、この基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【０００８】
この方法により、請求項１に記載された半導体装置を作製することができる。前記貫通孔は、突起電極の基部の直下に形成することが好ましい。
請求項３記載の発明は、前記チップ接合工程では、複数の半導体チップが前記基板に接合され、前記電極形成工程では、前記複数の半導体チップに対応した複数の突起電極が形成され、前記製造方法は、さらに、前記基板を予め定める切断ラインに沿って切断することにより、半導体装置の個片を切り出す切り出し工程を含むことを特徴とする請求項２記載の半導体装置の製造方法である。
【０００９】
この方法により、複数個の半導体装置を一括して生産することができる。
なお、この場合に、樹脂封止工程は、複数の半導体チップおよび複数の突起電極を一括して封止するようにして行われることが好ましい。複数の半導体チップを封止する保護樹脂は、一体化されていてもよいし、個別の半導体チップごとに分かれていてもよい。複数の半導体チップを封止する保護樹脂が一体化されている場合には、切り出し工程では、保護樹脂および基板が同時に切断されることが好ましい。したがって、切り出し工程は、樹脂封止工程の後に行われることが好ましい。
【００１０】
なお、樹脂封止工程は、突起電極および半導体チップを保護樹脂で封止する工程と、突起電極の頭部を露出させるために保護樹脂の表層部を除去する工程とを含んでいてもよい。
また、前記製造方法には、半導体チップの非活性表面を研磨または研削して半導体チップを薄型化する工程がさらに含まれていることが好ましい。この工程では、保護樹脂が同時に研磨または研削されて、装置全体の薄型化が図られてもよい。
【００１２】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す斜視図である。この半導体装置１０は、ポリイミド基板やガラスエボキシ基板などのテープ状の基板１の表面に、半導体チップＣを、その表面（活性表面）を対向させたフェースダウン状態で接合した構造を有している。この実施形態においては、半導体チップＣは、平面視において矩形形状に成形されていて、半導体チップＣの周囲の領域には、基板１の表面から突出した外部接続電極としての突起電極（この実施形態では柱状の電極）Ｔが複数個形成されている。
【００１３】
基板１の表面において半導体チップＣまたは突起電極Ｔが形成されていない領域は、保護樹脂（たとえばエポキシ樹脂など）５で樹脂封止されており、半導体装置１０全体を補強しているとともに、突起電極Ｔの変形を防止する役割などをに担っている。半導体チップＣの表面は、基板１に対向しており、かつ、その側面が保護樹脂５で封止されていることにより、外部から保護されている。
【００１４】
この実施形態では、保護樹脂５、突起電極Ｔの頭部および半導体チップＣの非活性表面Ｃｂは、面一をなしている。
図２は、上記の半導体装置の組立工程を工程順に示す断面図である。図２(a)は、半導体チップ接合工程を示す。ポリイミド基板などの基板１には、予め配線パターンが、たとえば銅の電解めっきなどによって形成されている。この配線パターン上には、複数の突起電極Ｔが形成される（電極形成工程）。この突起電極Ｔが形成された基板１の表面１ａには、複数の半導体チップＣがフェースダウンで接合される。すなわち、半導体チップＣは、トランジスタや抵抗などの素子が形成された活性表層領域側の表面である活性表面Ｃａを基板１に対向させた状態で、その表面に形成されたバンプＢを介して、基板１に接合され、この基板１に形成された配線パターンに電気的に接続される。これにより、半導体チップＣは、基板１上の配線パターンを介して突起電極Ｔと電気的に接続されることになる。
【００１５】
基板１に接合される半導体チップＣは、比較的大きな厚み、たとえば、３００〜７００μｍ程度の厚みを有している。このような半導体チップＣは、３００〜７００μｍの厚い半導体ウエハ（図示せず）をダイシングソーで分割することによって得られる。このように十分に厚いウエハは、ダイシング工程において割れや欠けが生じることがなく、かつ、このダイシング工程を経て得られる厚い半導体チップＣは、その後に基板１に接合するためのハンドリング時においても割れや欠けが生じるおそれがない。
【００１６】
半導体チップＣが基板１に接合された後には、必要に応じて、活性表面Ｃａと基板１との間の空隙に液状樹脂（アンダーフィル）が注入される。
図２(b)は、半導体チップ接合工程に続いて行われる樹脂封止工程を示す。この樹脂封止工程では、基板１に接合された複数個の半導体チップＣおよびその周囲に配置された複数の突起電極Ｔを一括して収容するキャビティが形成された金型（図示せず）が用いられ、基板１上の複数個の半導体チップＣおよび突起電極Ｔが保護樹脂５によって一括して封止される（樹脂封止工程）。これにより、各半導体チップＣの側壁１２と、活性表面Ｃａとは反対側の非活性表面Ｃｂとが保護樹脂５で覆われ、突起電極Ｔはその全体が保護樹脂５中に埋没する。また、活性表面Ｃａと基板１との間の空隙の側方が、保護樹脂５で封止され、こうして活性表面Ｃａが保護される。
【００１７】
なお、この樹脂封止工程では、突起電極Ｔの頭部および／または半導体チップＣの裏面（非活性表面）Ｃｂが保護樹脂５から露出するようにされてもよい。
図２(c)は、樹脂封止工程に続いて、保護樹脂５の硬化後に行われる研削工程を示す。研削工程では、研削目標厚Ｔｏまで、グラインダーを用いて研削が行われる。すなわち、保護樹脂５が研削され、半導体チップＣの非活性表面Ｃｂが露出させられる。その後は、保護樹脂５および半導体チップＣの非活性表面Ｃｂ側の研削が同時に進行し、研削目標厚Ｔｏまで研削される。この研削目標厚Ｔｏは、たとえば、研削後の半導体チップＣの厚みｔが、１００〜２００μｍ程度となるように設定される。
【００１８】
続いて、図２(d)に示すように、たとえば、ダイシングソー１５を用いて、半導体チップＣ同士の間に設定された切断ラインＤに沿って、保護樹脂５および基板１が切断され、図２(e)に示すように、半導体装置１０の個片が切り出される。この切り出し工程によって切り出された半導体装置１０は、半導体チップＣの側壁が全周にわたって保護樹脂５で覆われている。そして、この保護樹脂５の上面５ａと研削後の非活性表面Ｃｂとは面一になっており、半導体チップＣの角部は保護樹脂５により覆われていて、いずれの位置においても保護されている。
【００１９】
こうして切り出された半導体装置１０の個片には、必要に応じて、図２(e)に示すように、突起電極Ｔの基部の直下において、基板１に貫通孔７が形成される。この貫通孔７は、基板１の裏側から、貫通孔７を介して突起電極Ｔへの電気接続を図るためのものである。
そこで、さらに、必要に応じて、図２(f)に示すように、貫通孔７には、たとえば、半田ボール８が印刷により転写されて形成される。この半田ボール８は、必要に応じてリフローを施すことにより、図３に示すように、貫通孔７を通って、基板１の表面１ａ側に形成された配線パターン１３に接続される。この配線パターン１３には、半導体チップＣがバンプＢを介して接続されており、かつ、別の位置で突起電極Ｔが接合されている。
【００２０】
図４は、上述のような半導体装置１０の三次元実装を説明するための斜視図である。実装基板５０の表面には、銅などによる印刷配線５１が形成されており、半導体装置１０の実装領域５２が設定されている。この実装領域５２上に、複数の半導体装置１０が積み重ねられて実装される。ただし、複数の半導体装置１０は、同じ種類の半導体チップＣを内蔵したものであってもよく、また、異なる種類の半導体チップＣを内蔵したものであってもよい。
【００２１】
各層の半導体装置１０の相互間の接続は、各層の半導体装置１０の突起電極Ｔ同士が、基板１の貫通孔７(図２および図３参照）を介して接続されることにより達成されている。そして、各層の半導体装置１０の実装基板５０上の回路への電気接続は、最下層（実装基板５０の最も近い層）の半導体装置１０の突起電極Ｔが、実装基板５０の表面の印刷配線５１に貫通孔７を介して接続されることにより達成される。各層の半導体装置１０間の接合および最下層の半導体装置１０の印刷配線５１に対する接合は、半田ボール８をリフローにより溶融させることにより達成される。
【００２２】
以上のようにこの実施形態によれば、基板１の同じ表面側に半導体チップＣおよび突起電極Ｔを設け、これらを樹脂封止することにより、薄型の半導体パッケージを実現している。したがって、パッケージの外方にリードを引き出す必要がないので、実装基板５０上での占有面積が少なくなる。また、半導体装置１０の三次元実装は、基板１に貫通孔７を設けることによって達成されており、上述の従来技術のように、各層の半導体装置のリードを個別に実装基板に接合する必要がない。したがって、半導体装置１０の三次元実装を極めて簡単に行うことができる。
【００２３】
また、突起電極Ｔは、その周囲が保護樹脂５（絶縁物）に包囲されているので、リーク電流などが生じることがなく電気的に安定であり、かつ、変形や破損のおそれがなく機械的にも安定である。
さらには、突起電極Ｔを用いていることにより、上下の半導体装置１０の各半導体チップＣの間の配線距離が短く、電気的動作を高速化することができるという利点もある。
【００２４】
なお、上下に積層される複数の半導体装置１０のうち、いずれか１つの特定の半導体装置１０の特定の突起電極Ｔのみを独立して実装基板５０に接続したい場合には、図５に示す構成を採用すればよい。すなわち、当該特定の半導体装置１０よりも下層の半導体装置１０の基板１には、当該特定の突起電極Ｔに対応する位置に、独立した（すなわち、当該下層の半導体装置１０の半導体チップＣとは電気的に接続されていない）中継用の突起電極Ｔｃを設ける。これにより、この中継用の突起電極Ｔｃを介して、上記特定の半導体装置の特定の突起電極Ｔを、他の半導体装置１０とは独立した状態で、実装基板５０に接続することができる。
【００２５】
以上、この発明の一実施形態について説明したが、この発明は、他の形態で実施することもできる。
たとえば、上述の実施形態では、同じ大きさの半導体チップＣを有する複数の半導体装置１０を積層して三次元実装する例を説明したが、図６に示すように、異なる大きさの半導体チップＣを内蔵した複数の半導体装置１００についても、突起電極Ｔの配置を合わせておくことによって、上述の実施形態の場合と同様な三次元実装が可能である。
【００２６】
また、上述の実施形態では、半導体チップＣを上方に向けたフェースアップ状態で半導体装置１０，１００を実装基板５０上に実装する例について説明したが、半導体チップＣを実装基板５０に対向させたフェースダウン状態で半導体装置１０，１００の実装を行ってもよい。
さらに、上述の実施形態では、基板１の貫通孔７に半田ボール８を設けるようにしているが、半田ボール８を設ける代わりに、貫通孔７にクリーム半田を配置し、リフロー法により、実装基板５０または他の層の半導体装置１０との接続を行うようにしてもよい。
【００２７】
図７および図８は、参考例の構成を示す断面図である。上述の実施形態では、保護樹脂５、突起電極Ｔおよび半導体チップＣの非活性表面Ｃｂが面一になるようにしているが、図７の参考例では、突起電極Ｔの頭部が保護樹脂５の表面から突出しており、図８の参考例では、保護樹脂５の表面から半導体チップＣの非活性表面Ｃｂ側が突出している。図７または図８の構造は、たとえば、保護樹脂５を十分に薄く形成することにより作製可能である。この場合に、突起電極Ｔの頭部に保護樹脂５が付着するおそれがあれば、グラインダーなどによる研磨または研削やエッチングによって、突起電極Ｔの頭部に付着した保護樹脂を除去すればよい。
【００２８】
また、上記の実施形態では、基板１上に１つの半導体チップＣが接合されて１つの半導体装置１０，１００が構成される例について説明したが、基板１上に２つ以上の半導体チップＣを共通に接合し、２つ以上の半導体チップＣを内蔵した半導体装置を構成してもよい。
さらに、上述の実施形態では、突起電極Ｔは、柱状のものとしたが、バンプ形状のものであっても構わない。
【００２９】
また、上述の実施形態においては、製造工程において、複数の半導体チップＣを一括して樹脂封止することとしているが、個々の半導体チップＣまたは２〜３個ずつ（すなわち、所定の複数個）の半導体チップＣごとに、樹脂封止を行ってもよい。
さらに、上述の各実施形態では、研削工程では、グラインダーによる機械的研削が行われることとしたが、この研削工程は、エッチング液を用いた化学的研削工程であってもよく、また、ＣＭＰ（化学的機械的研磨）法のような化学的機械的研磨工程であってもよい。ただし、半導体チップの非活性表面側の研削または研磨は、研削精度よりも研削速度の方が重視されるから、上述の３つの方法のなかでは、グラインダーによる機械的研削方法が、生産効率の向上の観点からは、もっとも好ましい。
【００３０】
グラインダーによる機械的研削が行われた樹脂および半導体チップの非活性表面は、連続した削り跡を有することになろうが、この削り跡は、必要に応じて、エッチングなどの化学的方法によって消すことができる。
また、上述の実施形態では、半導体装置の個片を切り出すための切り出し工程に、ダイシングソーを用いることとしたが、たとえば、レーザビームによる切断などの他の切断手法が採用されてもよい。
【００３１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の構成を示す斜視図である。
【図２】上記半導体装置の製造方法を工程順に示す断面図である。
【図３】突起電極の近傍の構成を拡大して示す断面図である。
【図４】上記半導体装置の三次元実装を説明するための斜視図である。
【図５】特定の半導体装置の特定の突起電極を他の半導体装置から独立して実装基板に接続するための構成を示す斜視図である。
【図６】異なるサイズの半導体チップを内蔵した半導体装置の三次元実装例を示す断面図である。
【図７】参考例に係る半導体装置の構成を示す断面図である。
【図８】他の参考例に係る半導体装置の構成を示す断面図である。
【図９】先行技術による薄型半導体装置の三次元実装例を示す断面図である。
【符号の説明】
１ 基板
５ 保護樹脂
１０ 半導体装置
５０ 実装基板
１００ 半導体装置
Ｂ バンプ
Ｃ 半導体チップ
Ｃａ 活性表面
Ｃｂ 非活性表面
Ｔｏ 研削目標厚
Ｔ 突起電極
Ｔｃ 中継用の突起電極
【発明の属する技術分野】
この発明は、三次元実装に有利な半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体パッケージの薄型化とその三次元実装とにより、半導体装置の設置スペースの削減を図ることが提案されている。
図９には、このような目的のために提案されている半導体装置７０の構成例を示す断面図である。この半導体装置７０は、テープ状基板７１の打ち抜き部に薄い半導体チップ７２を配置して、その活性表面側（図９の上面側）保護樹脂７３で封止して構成されている。半導体チップ７２には、シングルポイントボンディングによりインナーリード７４が接続されていて、外部の実装基板８０との接続は、基板７１上でインナーリード７４に接続されたアウターリード７５によって行うようになっている。この半導体装置７０の三次元実装は、アウターリード７５をそれぞれ実装基板８０に接続することによって行われる。
【０００３】
【発明が解決しようとする課題】
しかし、このような構成では、三次元実装の際に、各半導体装置７０のアウターリード７５を個別に実装基板８０に接続する必要があるから、三次元実装の工程が複雑で、かつ、困難である。
また、アウターリード７５を外方に引き出す構成であるので、半導体装置７０全体の専有面積が比較的大きいという問題もある。
【０００４】
そこで、この発明の目的は、上述の技術的課題を解決し、三次元実装に有利な半導体装置およびその製造方法を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、基板と、この基板の表面に活性表面を対向させたフェースダウン状態で接合された半導体チップと、前記基板の前記半導体チップが接合された表面から突出させて設けられた突起電極と、この突起電極の頭部が露出する状態で、この突起電極および前記半導体チップを封止する保護樹脂とを含み、前記基板には、この基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔が形成されており、前記保護樹脂、前記突起電極の頭部および前記半導体チップの非活性表面が面一をなしていることを特徴とする半導体装置である。
【０００６】
前記突起電極は、半導体チップの周囲（可及的に半導体チップの近傍）に設けられていることが好ましい。
また、前記基板は、テープ状基板等の薄型の基板であることが好ましい。
請求項１の発明によれば、半導体チップと、外部接続用の電極としての突起電極とが基板の同じ側の表面に設けられている。また、前記基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔が形成されている。この貫通孔を介して、三次元的に積層された複数の半導体装置相互間の接続を容易に図ることができる。
【０００７】
しかも、突起電極を用いていることにより、半導体装置の占有面積を少なくすることができるうえ、三次元実装された半導体装置間の配線長も短くできる。
なお、前記貫通孔は、突起電極の直下の位置に形成されることが好ましい。
請求項２記載の発明は、基板の表面に活性表面を対向させたフェースダウン状態で、半導体チップを前記基板に接合するチップ接合工程と、前記基板の表面に、この表面から突出した突起電極を形成する電極形成工程と、前記半導体チップおよび突起電極を、前記突起電極の頭部を露出させた状態で保護樹脂により封止する樹脂封止工程と、前記基板に、この基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【０００８】
この方法により、請求項１に記載された半導体装置を作製することができる。前記貫通孔は、突起電極の基部の直下に形成することが好ましい。
請求項３記載の発明は、前記チップ接合工程では、複数の半導体チップが前記基板に接合され、前記電極形成工程では、前記複数の半導体チップに対応した複数の突起電極が形成され、前記製造方法は、さらに、前記基板を予め定める切断ラインに沿って切断することにより、半導体装置の個片を切り出す切り出し工程を含むことを特徴とする請求項２記載の半導体装置の製造方法である。
【０００９】
この方法により、複数個の半導体装置を一括して生産することができる。
なお、この場合に、樹脂封止工程は、複数の半導体チップおよび複数の突起電極を一括して封止するようにして行われることが好ましい。複数の半導体チップを封止する保護樹脂は、一体化されていてもよいし、個別の半導体チップごとに分かれていてもよい。複数の半導体チップを封止する保護樹脂が一体化されている場合には、切り出し工程では、保護樹脂および基板が同時に切断されることが好ましい。したがって、切り出し工程は、樹脂封止工程の後に行われることが好ましい。
【００１０】
なお、樹脂封止工程は、突起電極および半導体チップを保護樹脂で封止する工程と、突起電極の頭部を露出させるために保護樹脂の表層部を除去する工程とを含んでいてもよい。
また、前記製造方法には、半導体チップの非活性表面を研磨または研削して半導体チップを薄型化する工程がさらに含まれていることが好ましい。この工程では、保護樹脂が同時に研磨または研削されて、装置全体の薄型化が図られてもよい。
【００１２】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す斜視図である。この半導体装置１０は、ポリイミド基板やガラスエボキシ基板などのテープ状の基板１の表面に、半導体チップＣを、その表面（活性表面）を対向させたフェースダウン状態で接合した構造を有している。この実施形態においては、半導体チップＣは、平面視において矩形形状に成形されていて、半導体チップＣの周囲の領域には、基板１の表面から突出した外部接続電極としての突起電極（この実施形態では柱状の電極）Ｔが複数個形成されている。
【００１３】
基板１の表面において半導体チップＣまたは突起電極Ｔが形成されていない領域は、保護樹脂（たとえばエポキシ樹脂など）５で樹脂封止されており、半導体装置１０全体を補強しているとともに、突起電極Ｔの変形を防止する役割などをに担っている。半導体チップＣの表面は、基板１に対向しており、かつ、その側面が保護樹脂５で封止されていることにより、外部から保護されている。
【００１４】
この実施形態では、保護樹脂５、突起電極Ｔの頭部および半導体チップＣの非活性表面Ｃｂは、面一をなしている。
図２は、上記の半導体装置の組立工程を工程順に示す断面図である。図２(a)は、半導体チップ接合工程を示す。ポリイミド基板などの基板１には、予め配線パターンが、たとえば銅の電解めっきなどによって形成されている。この配線パターン上には、複数の突起電極Ｔが形成される（電極形成工程）。この突起電極Ｔが形成された基板１の表面１ａには、複数の半導体チップＣがフェースダウンで接合される。すなわち、半導体チップＣは、トランジスタや抵抗などの素子が形成された活性表層領域側の表面である活性表面Ｃａを基板１に対向させた状態で、その表面に形成されたバンプＢを介して、基板１に接合され、この基板１に形成された配線パターンに電気的に接続される。これにより、半導体チップＣは、基板１上の配線パターンを介して突起電極Ｔと電気的に接続されることになる。
【００１５】
基板１に接合される半導体チップＣは、比較的大きな厚み、たとえば、３００〜７００μｍ程度の厚みを有している。このような半導体チップＣは、３００〜７００μｍの厚い半導体ウエハ（図示せず）をダイシングソーで分割することによって得られる。このように十分に厚いウエハは、ダイシング工程において割れや欠けが生じることがなく、かつ、このダイシング工程を経て得られる厚い半導体チップＣは、その後に基板１に接合するためのハンドリング時においても割れや欠けが生じるおそれがない。
【００１６】
半導体チップＣが基板１に接合された後には、必要に応じて、活性表面Ｃａと基板１との間の空隙に液状樹脂（アンダーフィル）が注入される。
図２(b)は、半導体チップ接合工程に続いて行われる樹脂封止工程を示す。この樹脂封止工程では、基板１に接合された複数個の半導体チップＣおよびその周囲に配置された複数の突起電極Ｔを一括して収容するキャビティが形成された金型（図示せず）が用いられ、基板１上の複数個の半導体チップＣおよび突起電極Ｔが保護樹脂５によって一括して封止される（樹脂封止工程）。これにより、各半導体チップＣの側壁１２と、活性表面Ｃａとは反対側の非活性表面Ｃｂとが保護樹脂５で覆われ、突起電極Ｔはその全体が保護樹脂５中に埋没する。また、活性表面Ｃａと基板１との間の空隙の側方が、保護樹脂５で封止され、こうして活性表面Ｃａが保護される。
【００１７】
なお、この樹脂封止工程では、突起電極Ｔの頭部および／または半導体チップＣの裏面（非活性表面）Ｃｂが保護樹脂５から露出するようにされてもよい。
図２(c)は、樹脂封止工程に続いて、保護樹脂５の硬化後に行われる研削工程を示す。研削工程では、研削目標厚Ｔｏまで、グラインダーを用いて研削が行われる。すなわち、保護樹脂５が研削され、半導体チップＣの非活性表面Ｃｂが露出させられる。その後は、保護樹脂５および半導体チップＣの非活性表面Ｃｂ側の研削が同時に進行し、研削目標厚Ｔｏまで研削される。この研削目標厚Ｔｏは、たとえば、研削後の半導体チップＣの厚みｔが、１００〜２００μｍ程度となるように設定される。
【００１８】
続いて、図２(d)に示すように、たとえば、ダイシングソー１５を用いて、半導体チップＣ同士の間に設定された切断ラインＤに沿って、保護樹脂５および基板１が切断され、図２(e)に示すように、半導体装置１０の個片が切り出される。この切り出し工程によって切り出された半導体装置１０は、半導体チップＣの側壁が全周にわたって保護樹脂５で覆われている。そして、この保護樹脂５の上面５ａと研削後の非活性表面Ｃｂとは面一になっており、半導体チップＣの角部は保護樹脂５により覆われていて、いずれの位置においても保護されている。
【００１９】
こうして切り出された半導体装置１０の個片には、必要に応じて、図２(e)に示すように、突起電極Ｔの基部の直下において、基板１に貫通孔７が形成される。この貫通孔７は、基板１の裏側から、貫通孔７を介して突起電極Ｔへの電気接続を図るためのものである。
そこで、さらに、必要に応じて、図２(f)に示すように、貫通孔７には、たとえば、半田ボール８が印刷により転写されて形成される。この半田ボール８は、必要に応じてリフローを施すことにより、図３に示すように、貫通孔７を通って、基板１の表面１ａ側に形成された配線パターン１３に接続される。この配線パターン１３には、半導体チップＣがバンプＢを介して接続されており、かつ、別の位置で突起電極Ｔが接合されている。
【００２０】
図４は、上述のような半導体装置１０の三次元実装を説明するための斜視図である。実装基板５０の表面には、銅などによる印刷配線５１が形成されており、半導体装置１０の実装領域５２が設定されている。この実装領域５２上に、複数の半導体装置１０が積み重ねられて実装される。ただし、複数の半導体装置１０は、同じ種類の半導体チップＣを内蔵したものであってもよく、また、異なる種類の半導体チップＣを内蔵したものであってもよい。
【００２１】
各層の半導体装置１０の相互間の接続は、各層の半導体装置１０の突起電極Ｔ同士が、基板１の貫通孔７(図２および図３参照）を介して接続されることにより達成されている。そして、各層の半導体装置１０の実装基板５０上の回路への電気接続は、最下層（実装基板５０の最も近い層）の半導体装置１０の突起電極Ｔが、実装基板５０の表面の印刷配線５１に貫通孔７を介して接続されることにより達成される。各層の半導体装置１０間の接合および最下層の半導体装置１０の印刷配線５１に対する接合は、半田ボール８をリフローにより溶融させることにより達成される。
【００２２】
以上のようにこの実施形態によれば、基板１の同じ表面側に半導体チップＣおよび突起電極Ｔを設け、これらを樹脂封止することにより、薄型の半導体パッケージを実現している。したがって、パッケージの外方にリードを引き出す必要がないので、実装基板５０上での占有面積が少なくなる。また、半導体装置１０の三次元実装は、基板１に貫通孔７を設けることによって達成されており、上述の従来技術のように、各層の半導体装置のリードを個別に実装基板に接合する必要がない。したがって、半導体装置１０の三次元実装を極めて簡単に行うことができる。
【００２３】
また、突起電極Ｔは、その周囲が保護樹脂５（絶縁物）に包囲されているので、リーク電流などが生じることがなく電気的に安定であり、かつ、変形や破損のおそれがなく機械的にも安定である。
さらには、突起電極Ｔを用いていることにより、上下の半導体装置１０の各半導体チップＣの間の配線距離が短く、電気的動作を高速化することができるという利点もある。
【００２４】
なお、上下に積層される複数の半導体装置１０のうち、いずれか１つの特定の半導体装置１０の特定の突起電極Ｔのみを独立して実装基板５０に接続したい場合には、図５に示す構成を採用すればよい。すなわち、当該特定の半導体装置１０よりも下層の半導体装置１０の基板１には、当該特定の突起電極Ｔに対応する位置に、独立した（すなわち、当該下層の半導体装置１０の半導体チップＣとは電気的に接続されていない）中継用の突起電極Ｔｃを設ける。これにより、この中継用の突起電極Ｔｃを介して、上記特定の半導体装置の特定の突起電極Ｔを、他の半導体装置１０とは独立した状態で、実装基板５０に接続することができる。
【００２５】
以上、この発明の一実施形態について説明したが、この発明は、他の形態で実施することもできる。
たとえば、上述の実施形態では、同じ大きさの半導体チップＣを有する複数の半導体装置１０を積層して三次元実装する例を説明したが、図６に示すように、異なる大きさの半導体チップＣを内蔵した複数の半導体装置１００についても、突起電極Ｔの配置を合わせておくことによって、上述の実施形態の場合と同様な三次元実装が可能である。
【００２６】
また、上述の実施形態では、半導体チップＣを上方に向けたフェースアップ状態で半導体装置１０，１００を実装基板５０上に実装する例について説明したが、半導体チップＣを実装基板５０に対向させたフェースダウン状態で半導体装置１０，１００の実装を行ってもよい。
さらに、上述の実施形態では、基板１の貫通孔７に半田ボール８を設けるようにしているが、半田ボール８を設ける代わりに、貫通孔７にクリーム半田を配置し、リフロー法により、実装基板５０または他の層の半導体装置１０との接続を行うようにしてもよい。
【００２７】
図７および図８は、参考例の構成を示す断面図である。上述の実施形態では、保護樹脂５、突起電極Ｔおよび半導体チップＣの非活性表面Ｃｂが面一になるようにしているが、図７の参考例では、突起電極Ｔの頭部が保護樹脂５の表面から突出しており、図８の参考例では、保護樹脂５の表面から半導体チップＣの非活性表面Ｃｂ側が突出している。図７または図８の構造は、たとえば、保護樹脂５を十分に薄く形成することにより作製可能である。この場合に、突起電極Ｔの頭部に保護樹脂５が付着するおそれがあれば、グラインダーなどによる研磨または研削やエッチングによって、突起電極Ｔの頭部に付着した保護樹脂を除去すればよい。
【００２８】
また、上記の実施形態では、基板１上に１つの半導体チップＣが接合されて１つの半導体装置１０，１００が構成される例について説明したが、基板１上に２つ以上の半導体チップＣを共通に接合し、２つ以上の半導体チップＣを内蔵した半導体装置を構成してもよい。
さらに、上述の実施形態では、突起電極Ｔは、柱状のものとしたが、バンプ形状のものであっても構わない。
【００２９】
また、上述の実施形態においては、製造工程において、複数の半導体チップＣを一括して樹脂封止することとしているが、個々の半導体チップＣまたは２〜３個ずつ（すなわち、所定の複数個）の半導体チップＣごとに、樹脂封止を行ってもよい。
さらに、上述の各実施形態では、研削工程では、グラインダーによる機械的研削が行われることとしたが、この研削工程は、エッチング液を用いた化学的研削工程であってもよく、また、ＣＭＰ（化学的機械的研磨）法のような化学的機械的研磨工程であってもよい。ただし、半導体チップの非活性表面側の研削または研磨は、研削精度よりも研削速度の方が重視されるから、上述の３つの方法のなかでは、グラインダーによる機械的研削方法が、生産効率の向上の観点からは、もっとも好ましい。
【００３０】
グラインダーによる機械的研削が行われた樹脂および半導体チップの非活性表面は、連続した削り跡を有することになろうが、この削り跡は、必要に応じて、エッチングなどの化学的方法によって消すことができる。
また、上述の実施形態では、半導体装置の個片を切り出すための切り出し工程に、ダイシングソーを用いることとしたが、たとえば、レーザビームによる切断などの他の切断手法が採用されてもよい。
【００３１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の構成を示す斜視図である。
【図２】上記半導体装置の製造方法を工程順に示す断面図である。
【図３】突起電極の近傍の構成を拡大して示す断面図である。
【図４】上記半導体装置の三次元実装を説明するための斜視図である。
【図５】特定の半導体装置の特定の突起電極を他の半導体装置から独立して実装基板に接続するための構成を示す斜視図である。
【図６】異なるサイズの半導体チップを内蔵した半導体装置の三次元実装例を示す断面図である。
【図７】参考例に係る半導体装置の構成を示す断面図である。
【図８】他の参考例に係る半導体装置の構成を示す断面図である。
【図９】先行技術による薄型半導体装置の三次元実装例を示す断面図である。
【符号の説明】
１ 基板
５ 保護樹脂
１０ 半導体装置
５０ 実装基板
１００ 半導体装置
Ｂ バンプ
Ｃ 半導体チップ
Ｃａ 活性表面
Ｃｂ 非活性表面
Ｔｏ 研削目標厚
Ｔ 突起電極
Ｔｃ 中継用の突起電極
Claims (3)
- 基板と、
この基板の表面に活性表面を対向させたフェースダウン状態で接合された半導体チップと、
前記基板の前記半導体チップが接合された表面から突出させて設けられた突起電極と、
この突起電極の頭部が露出する状態で、この突起電極および前記半導体チップを封止する保護樹脂とを含み、
前記基板には、この基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔が形成されており、
前記保護樹脂、前記突起電極の頭部および前記半導体チップの非活性表面が面一をなしていることを特徴とする半導体装置。 - 基板の表面に活性表面を対向させたフェースダウン状態で、半導体チップを前記基板に接合するチップ接合工程と、
前記基板の表面に、この表面から突出した突起電極を形成する電極形成工程と、
前記半導体チップおよび突起電極を、前記突起電極の頭部を露出させた状態で保護樹脂により封止する樹脂封止工程と、
前記基板に、この基板の裏面側から前記突起電極の基部への電気接続を可能とするための貫通孔を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記チップ接合工程では、複数の半導体チップが前記基板に接合され、
前記電極形成工程では、前記複数の半導体チップに対応した複数の突起電極が形成され、
前記製造方法は、さらに、前記基板を予め定める切断ラインに沿って切断することにより、半導体装置の個片を切り出す切り出し工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29270399A JP3833859B2 (ja) | 1999-10-14 | 1999-10-14 | 半導体装置およびその製造方法 |
| EP00953542A EP1154474A4 (en) | 1999-08-23 | 2000-08-22 | SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING THEREOF |
| US09/830,092 US7129110B1 (en) | 1999-08-23 | 2000-08-22 | Semiconductor device and method for manufacturing the same |
| PCT/JP2000/005596 WO2001015223A1 (fr) | 1999-08-23 | 2000-08-22 | Dispositif semi-conducteur et son procede de fabrication |
| KR1020017004814A KR100699649B1 (ko) | 1999-08-23 | 2000-08-22 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29270399A JP3833859B2 (ja) | 1999-10-14 | 1999-10-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110829A JP2001110829A (ja) | 2001-04-20 |
| JP3833859B2 true JP3833859B2 (ja) | 2006-10-18 |
Family
ID=17785221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29270399A Expired - Lifetime JP3833859B2 (ja) | 1999-08-23 | 1999-10-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3833859B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4320492B2 (ja) * | 1999-12-08 | 2009-08-26 | 株式会社デンソー | 半導体素子の実装構造および半導体素子の実装構造の製造方法 |
| JP2008118152A (ja) * | 2001-03-26 | 2008-05-22 | Nec Electronics Corp | 半導体装置および積層型半導体装置 |
| JP2002343904A (ja) * | 2001-05-21 | 2002-11-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4595265B2 (ja) * | 2001-08-13 | 2010-12-08 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の製造方法 |
| JP2003224087A (ja) | 2002-01-28 | 2003-08-08 | Disco Abrasive Syst Ltd | 半導体ウエーハの加工方法 |
| JP4271590B2 (ja) * | 2004-01-20 | 2009-06-03 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2007059767A (ja) * | 2005-08-26 | 2007-03-08 | Shinko Electric Ind Co Ltd | アンダーフィル材を用いて電子部品を搭載した基板及びその製造方法 |
| US7344917B2 (en) * | 2005-11-30 | 2008-03-18 | Freescale Semiconductor, Inc. | Method for packaging a semiconductor device |
| JP5477999B2 (ja) * | 2006-10-04 | 2014-04-23 | 三菱電機株式会社 | 半導体装置、および半導体装置の製造方法 |
| JP5010316B2 (ja) * | 2007-03-16 | 2012-08-29 | 日本電気株式会社 | 金属ポストを有する配線基板、半導体装置 |
| US7816176B2 (en) * | 2007-05-29 | 2010-10-19 | Headway Technologies, Inc. | Method of manufacturing electronic component package |
| EP2186134A2 (en) * | 2007-07-27 | 2010-05-19 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| JP2009094457A (ja) | 2007-09-18 | 2009-04-30 | Olympus Corp | 積層実装構造体及び積層実装構造体の製造方法 |
| JP4489821B2 (ja) * | 2008-07-02 | 2010-06-23 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| JP5120305B2 (ja) * | 2009-03-18 | 2013-01-16 | 住友ベークライト株式会社 | 半導体素子封止体の製造方法および半導体パッケージの製造方法 |
-
1999
- 1999-10-14 JP JP29270399A patent/JP3833859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001110829A (ja) | 2001-04-20 |
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| JP2003060123A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040407 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060622 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060720 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |